JPH05289938A

JPH05289938A - メモリアクセス装置

Info

Publication number: JPH05289938A
Application number: JP8581392A
Authority: JP
Inventors: Koji Nakai; 康二仲井
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-04-08
Filing date: 1992-04-08
Publication date: 1993-11-05

Abstract

(57)【要約】【目的】１６ビットのマイクロコンピュータを用いて８
ビット幅の１個のメモリをアクセスする低コストで且つ
ソフトウエア構成の容易なメモリアクセス装置を提供す
る。【構成】１６ビットＣＰＵ２０のアドレスバス２４はメ
モリ２１に接続され、データバス２５の上位８ビットが
上位バッファ２２−１に、下位８ビットが下位バッファ
２２−２に接続される。アンドゲート２３−１は、アド
レスＡＤが奇数のとき、アクセス許可信号ＣＳ及びアド
レスの最下位ビット信号ＡＬが“１”となることからオ
ンとなる。これにより、上位バッファ２２−１がオンと
なり上位８ビットがアクセスされる。アンドゲート２３
−２は、アドレスＡＤが偶数のとき、信号ＣＳ及び信号
ＡＬの反転信号が“１”となることからオンとなる。こ
れにより、下位バッファ２２−２がオンとなり下位８ビ
ットがアクセスされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１６ビットマイクロコ
ンピュータを用いて１個の８ビット幅メモリをアクセス
するメモリアクセス装置に関する。

【０００２】

【従来の技術】従来、１６ビットのマイクロコンピュー
タを用いて８ビット幅のメモリをアクセスする場合、１
６ビットのデータそのままでは８ビット幅のメモリに対
してアクセスできない。したがって、１６ビットのデー
タを上位８ビットと下位８ビットに分割してアクセスし
なければならない。

【０００３】このことから、従来、１６ビットのマイク
ロコンピュータに８ビット幅のメモリを接続する場合、
２つの方法が採られてきた。１つの方法は、図４に示す
ように、１６ビット幅のデータバス３４の内、上位８ビ
ットをメモリ３１−１に接続し、下位８ビットを他のメ
モリ３２−２に接続する。アドレスバス３５については
上位１５ビットを２つのメモリにそれぞれ接続する。こ
れは、図６に示すように、下位第１ビット（ＬＳＢ）か
ら最上位ビット（ＭＳＢ）まで１６ビットで構成される
論理アドレスの、下位第１ビットをメモリ制御信号に用
い、下位第２ビットから最上位ビット（ＭＳＢ）までの
１５ビットを２つのメモリに対する実アドレスとして用
いるものである。

【０００４】つまり、図６に示す１６ビットの論理アド
レス「・・・００」が、偶数、奇数を繰り返しながら
「０」番地から順次「１」インクリメントされて「・・
・００」、「・・・０１」、「・・・１０」、「・・・
１１」となると、下位第１ビットは「０」、「１」、
「０」、「１」を繰り返す。この信号を用いて２個のメ
モリを交互に選択する。この間、下位第２ビットは
「０」、「０」、「１」、「１」を繰り返す。即ち、１
５ビットの実アドレスは、同一番地が２回づつ連続しな
がら順次「１」インクリメントされる。この連続する２
つの同一番地を２個のメモリに振り分けて、このアドレ
スに基づいてアクセスする。

【０００５】図４に戻り、上位８ビット用のメモリ３１
−１に対するチップセレクト信号ＣＳ−１は、アンドゲ
ート３２−１の入力端子に入力するＣＰＵ３０から出力
されたチップセレクト信号ＣＳ及び上位８ビットデータ
のアクセスを許可するイネーブル信号ＭＥが共にアクテ
ィブとなったときオンとなる。また、下位８ビット用の
メモリ３１−２に対するチップセレクト信号ＣＳ−２
は、アンドゲート３２−２の入力端子に入力する上記と
同じくＣＰＵ３０から出力されたチップセレクト信号Ｃ
Ｓ及びインバータ３３の反転出力信号が共にアクティブ
となったときオンとなる。インバータ３３の反転出力信
号は、入力端子に入力する上述した論理アドレスの下位
第１ビットの信号ＡＬが“０”のときアクティブとな
る。

【０００６】したがって、ＣＰＵ３０は、チップセレク
ト信号ＣＳを出力してメモリをアクセスする際、メモリ
３１−２に対しては、論理アドレスの下位第１ビットが
“０”（論理アドレスが偶数番地）を示しているときに
下位８ビットデータをアクセスでき、他方、メモリ３１
−１に対しては、イネーブル信号ＭＥをアクティブとす
ることにより、論理アドレスが偶数番地又は奇数番地い
ずれの場合でも任意に上位８ビットデータをアクセスで
きる。つまり、ＣＰＵ３０は、メモリ３１−１またはメ
モリ３１−２に対して個別にバイトアクセス（８ビット
データのアクセス）できるだけでなく、論理アドレスが
偶数番地のときには２つのメモリ３１−１及びメモリ３
１−２に対して同時にワードアクセス（１６ビットデー
タのアクセス）することもできる。いずれの場合も、１
６ビット分のデータをアクセス完了するまでには、連続
する偶数、奇数の論理アドレスを出力する２回の処理タ
イミングが必要である。

【０００７】次に、他の１つの方法としては、図５に示
すように、１６ビットのデータバス４２の内、下位８ビ
ットのみを１つのメモリ４１に接続するものである。Ｃ
ＰＵ４０は、下位８ビットのみを使用して処理を進める
ために論理アドレスも偶数のみを使用する。上位８ビッ
トについては、メモリ書き込み時は、８ビットのシフト
ダウンをして下位８ビットに変換してからアクセスす
る。メモリ読み出し時は、アクセス後に８ビットのシフ
トアップをして上位８ビットに変換する。

【０００８】

【発明が解決しようとする課題】しかしながら、上記１
番目の方式では、システムが小量のメモリしか必要とし
ていない場合でも、必ず２個のメモリを配設することが
必要とされるため、コストが上昇するという問題点を有
していた。

【０００９】また、２番目の方式では、論理アドレス空
間が０番地、２番地、４番地・・・の偶数（又は奇
数）番地というように全体の半分しか使用できないとい
う制約を受けるばかりでなく、上位８ビットに対するシ
フトダウンやシフトアップの処理のために、ソフトウエ
アが複雑となるという問題点を有していた。

【００１０】本発明は、上記従来の問題点に鑑みてなさ
れたものであり、その目的とするところは、１６ビット
のマイクロコンピュータを用いて８ビット幅のメモリを
アクセスする低コストで且つソフトウエア構成の容易な
メモリアクセス装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、１６ビットの
マイクロコンピュータ１を用いて８ビット幅のメモリ２
をアクセスする装置を前提とする。

【００１２】上位バスバッファ３は、マイクロコンピュ
ータ１の１６ビット幅のデータバスの上位８ビットと入
出力を行う。下位バスバッファ４は、マイクロコンピュ
ータ１の１６ビット幅のデータバスの下位８ビットと入
出力を行う。アクセス切換手段５は、メモリ２に出力さ
れる論理アドレスが偶数のとき下位バッファ２をメモリ
２にアクセスさせ、論理アドレスが奇数のとき上位バッ
ファ１をメモリ２にアクセスさせるように切換える。同
手段５は、例えば、請求項２記載のように、メモリ２に
出力される論理アドレスが偶数のとき上位バッファ３を
メモリ２にアクセスさせ、論理アドレスが奇数のとき下
位バッファ３をメモリ２にアクセスさせるように切換え
てもよい。

【００１３】

【作用】本発明では、上位バスバッファ３がマイクロコ
ンピュータ１の１６ビット幅のデータバスの上位８ビッ
ト、下位バスバッファ４がマイクロコンピュータ１の１
６ビット幅のデータバスの下位８ビットとそれぞれ入出
力を行い、アクセス切換手段５は、論理アドレスが偶数
のとき下位バッファ２がメモリ２をアクセスするように
切換え、論理アドレスが奇数のとき上位バッファ１がメ
モリ２をアクセスするように切換える。

【００１４】これにより、１６ビットのマイクロコンピ
ュータを用いて８ビット幅のメモリをアクセスする低コ
ストで且つソフトウエア構成の容易なメモリアクセス装
置を提供することができる。

【００１５】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。図２は、一実施例に係わるメモリアク
セス装置の構成ブロック図である。

【００１６】同図において、ＣＰＵ２０は１６ビットの
マイクロコンピュータであり、アドレスバス２４及び上
位８ビットバッファ２２−１又は下位８ビットバッファ
２２−２を介して、８ビット幅のデータバス２６を有す
るメモリ２１に接続されている。

【００１７】ＣＰＵ２０の１６ビットのデータバス２５
は、上位８ビットが上位８ビットバッファ２２−１に接
続され、下位８ビットが下位８ビットバッファ２２−２
に接続されている。

【００１８】上位８ビットバッファ２２−１の制御信号
入力端子にはアンドゲート２３−１の出力端子が接続さ
れ、下位８ビットバッファ２２−２の制御信号入力端子
にはアンドゲート２３−２の出力端子が接続されてい
る。

【００１９】上記アンドゲート２３−１の入力端子に
は、ＣＰＵ２０がメモリ２１をアクセスする際のチップ
セレクト信号ＣＳ、及びアドレスデータの下位第１ビッ
ト信号が入力する。また、アンドゲート２３−２の入力
端子には、同じくＣＰＵ２０がメモリ２１をアクセスす
る際のチップセレクト信号ＣＳ、及びインバータ２４を
介してアドレスデータの下位第１ビット信号が入力す
る。

【００２０】ＣＰＵ２０は、アドレスバス２４へ１６ビ
ットのアドレスＡＤを出力し、データバス２５に対して
は１６ビットのデータＤＴを入出力する。ＣＰＵ２０
は、メモリが８ビット幅であることを認識しており、下
位８ビットのデータに対しては偶数のアドレスＡＤを、
上位８ビットに対しては奇数のアドレスＡＤを対応させ
てアクセスを行う。

【００２１】メモリ２１は、上位８ビットバッファ２２
−１又は下位８ビットバッファ２２−２からアクセスさ
れる８ビットデータを、ＣＰＵ２０から入力される１６
ビットのアドレスＡＤに基づいて入出力する。

【００２２】次に上記構成のメモリアクセス装置におけ
る処理動作について図３(a) 〜(h)に示すタイムチャー
トを用いて説明する。同図(a) 〜(h) はデータ書き込み
時における処理を示す。

【００２３】同図の上から(a) 〜(h) は、それぞれアド
レスバス２４上の１６ビットのアドレスＡＤ、データバ
ス２５上の１６ビットのデータＤＴ、チップセレクト信
号ＣＳ、アドレスＡＤの下位第１ビットの信号ＡＬ、イ
ンバータ２４の出力信号、データバス２６上の８ビット
データＢＤ、メモリ２１の偶数番地に格納されるデータ
ＢＤ、及びメモリ２１の奇数番地に格納されるデータＢ
Ｄである。

【００２４】ＣＰＵ２０は、１６ビットのデータＤＴ0
をメモリ２１に書き込む際は、連続する偶数、奇数２つ
のアドレスＡＤ、例えば「・・・００」、「・・・０
１」を出力し、この間１６ビットのデータＤＴ0 を出力
し、チップセレクト信号ＣＳをアクティブとする（同図
(a),(b),(c) のｔ１〜ｔ３の期間）。

【００２５】アドレスＡＤの下位第１ビットは、アドレ
スＡＤのＬＳＢとしてメモリ２１に入力すると共に、
「０」（オフ）、「１」（オン）と切り替わる信号ＡＬ
となって（同図(d) のｔ１〜ｔ３）アンドゲート２３−
１の一方の入力端子、及びインバータ２４の入力端子に
も入力する。

【００２６】この信号ＡＬの入力に対してインバータ２
４の出力が反転し、オン、オフと切り替わる信号となっ
て（同図(e) のｔ１〜ｔ３）アンドゲート２３−２の一
方の入力端子に入力する。

【００２７】期間ｔ１からｔ２では、チップセレクト信
号ＣＳ及びインバータ２４の出力が共にオンとなるので
（同図(c),(e) のｔ１からｔ２）、アンドゲート２３−
２の出力がアクティブとなり、下位８ビットバッファ２
２−２がオンとなる。これにより、データバス２５上の
１６ビットデータＤＴ0 の下位８ビットが、下位８ビッ
トバッファ２２−２に取り込まれてデータバス２６に出
力され、メモリ２１の指定されたアドレス「・・・０
０」に書き込まれる（同図(f),(g) のｔ１からｔ２）。
他方、アンドゲート２３−１は、一方の入力信号である
チップセレクト信号ＣＳがオン、他方の入力信号である
信号ＡＬがオフのため、その出力はインアクティブであ
り、したがって上位８ビットバッファ２２−１はオフと
なるので、上位８ビットがデータバス２６に出力される
ようなことはない。

【００２８】次の期間ｔ２からｔ３では、チップセレク
ト信号ＣＳ及び信号ＡＬが共にオンとなるので（同図
(c),(d) のｔ２からｔ３）、アンドゲート２３−１の出
力がアクティブとなり、上位８ビットバッファ２２−１
がオンとなる。これにより、データバス２５上の１６ビ
ットデータＤＴ0 の上位８ビットが、上位８ビットバッ
ファ２２−１に取り込まれてデータバス２６に出力さ
れ、メモリ２１の指定されたアドレス「・・・０１」に
書き込まれる（同図(f),(g) のｔ２からｔ３）。そし
て、アンドゲート２３−２は、一方の入力信号であるチ
ップセレクト信号ＣＳがオン、他方の入力信号であるイ
ンバータ２４の出力がオフのため、出力はインアクティ
ブであり、したがって下位８ビットバッファ２２−２は
オフであるので下位８ビットがデータバス２６に出力さ
れて上位８ビットに混入するようなことはない。

【００２９】また、特には図示しないが、読み出し時に
ついても同様である。即ち連続する偶数、奇数２つのア
ドレス出力で下位８ビットと上位８ビットが順次読み出
される。これらを、上位８ビットの読み出し時において
単に加算するのみで１６ビットが復元される。

【００３０】このように、本実施例においては、連続す
る偶数、奇数２つのアドレス出力で、１個のメモリ２１
に１６ビットデータＤＴ0 のアクセスを行うことができ
るばかりでなく、１個のメモリでありながら、連続する
アドレス空間を使用できるためアドレス空間に制約を受
けることがない。また、書き込み時には１６ビットデー
タをそのままアクセスでき、読み出し時においては加算
処理を行うのみで１６ビットデータをアクセスでき、デ
ータアクセスのための複雑なソフトウエアを必要としな
い。

【００３１】

【発明の効果】本発明によれば、１６ビットのデータ
を、上位８ビット、下位８ビットに分割し、論理アドレ
スが偶数のとき下位８ビット、論理アドレスが奇数のと
き上位８ビットに切換えて１個のメモリを自動的にアク
セスすることができるので、１６ビットのマイクロコン
ピュータを用いて８ビット幅の１個のメモリをアクセス
する低コストで且つソフトウエア構成の容易なメモリア
クセス装置を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】実施例の回路ブロック図である。

【図３】(a),(b),(c),(d),(e),(f),(g),(h) は実施例の
タイムチャートである。

【図４】従来の回路構成図（その１）である。

【図５】従来の回路構成図（その２）である。

【図６】論理アドレスと実アドレスとの関係を説明する
図である。

【符号の説明】

１マイクロコンピュータ２メモリ３上位バスバッファ４下位バスバッファ５アクセス切換手段

Claims

【特許請求の範囲】

【請求項１】１６ビットのマイクロコンピュータ(1)
を用いて８ビット幅のメモリ(2) をアクセスする装置に
おいて、前記マイクロコンピュータ(1) の１６ビット幅のデータ
バスの上位８ビットと入出力を行う上位バスバッファ
(3) と、前記マイクロコンピュータ(1) の１６ビット幅のデータ
バスの下位８ビットと入出力を行う下位バスバッファ
(4) と、前記メモリ(2) に出力される論理アドレスが偶数のとき
前記下位バッファ(4)を前記メモリ(2) にアクセスさ
せ、論理アドレスが奇数のとき前記上位バッファ(3) を
前記メモリにアクセスさせるように切換えるアクセス切
換手段(5) と、を有することを特徴とするメモリアクセス装置。
【請求項２】前記アクセス切換手段(5) は、前記メモ
リ(2) に出力される論理アドレスが偶数のとき前記上位
バッファ(3) を前記メモリ(2) にアクセスさせ、論理ア
ドレスが奇数のとき前記下位バッファ(4) を前記メモリ
(2) にアクセスさせるように切換えることを特徴とする
請求項１記載のメモリアクセス装置。