JPH05257120A - Liquid crystal driving voltage generating circuit - Google Patents
Liquid crystal driving voltage generating circuitInfo
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- JPH05257120A JPH05257120A JP5481892A JP5481892A JPH05257120A JP H05257120 A JPH05257120 A JP H05257120A JP 5481892 A JP5481892 A JP 5481892A JP 5481892 A JP5481892 A JP 5481892A JP H05257120 A JPH05257120 A JP H05257120A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶表示装置の駆動装
置に設けられる液晶駆動電圧発生回路、特に駆動電圧を
変えてコントラストを調整する集積回路化に適した液晶
駆動電圧発生回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal driving voltage generating circuit provided in a driving device of a liquid crystal display device, and more particularly to a liquid crystal driving voltage generating circuit suitable for an integrated circuit for adjusting contrast by changing driving voltage. is there.
【０００２】[0002]
【従来の技術】従来、液晶パネルの駆動方式として、線
順次走査方式かつ電圧平均化法で交流駆動することが知
られており、これに関する技術として、例えば特公昭６
１−５１７７４号公報に記載されるものがあった。以
下、その構成を図を用いて説明する。図２は、前記文献
に記載された従来の液晶表示装置に設けられる液晶マト
リクスパネル駆動装置の一構成例を示す回路図である。2. Description of the Related Art Conventionally, as a driving method for a liquid crystal panel, it has been known to perform AC driving by a line-sequential scanning method and a voltage averaging method.
There is one described in Japanese Patent Laid-Open No. 1-51774. The configuration will be described below with reference to the drawings. FIG. 2 is a circuit diagram showing a configuration example of a liquid crystal matrix panel driving device provided in the conventional liquid crystal display device described in the above document.
【０００３】この液晶マトリクスパネル駆動装置は、液
晶パネル１０を駆動する装置である。液晶パネル１０
は、複数の走査電極１１とそれと交差配置された複数の
信号電極１２とを有し、その各交差箇所には、図示しな
い液晶がマトリクス状に配列されている。この液晶マト
リクスパネル駆動装置には、液晶駆動電圧である選択電
圧ＶS1，ＶS2及び非選択電圧ＶNS1 ，ＶNS2 を発生する
液晶駆動電圧発生回路２０と、所定の信号レベルがシフ
トしながら繰り返し出力される走査回路３０とが設けら
れている。走査回路３０の出力側には、その出力信号と
インバータ３１で反転された信号とによってオン，オフ
制御される電子スイッチ回路３２が接続されている。電
子スイッチ回路３２は、走査回路３０及びインバータ３
１の出力によってオン，オフ制御される複数の電子スイ
ッチ３２ａ，３２ｂで構成され、それらの電子スイッチ
３２ａ，３２ｂによって液晶駆動電圧発生回路２０の出
力側と走査電極１１との間が導通／非導通になる。The liquid crystal matrix panel driving device is a device for driving the liquid crystal panel 10. Liquid crystal panel 10
Has a plurality of scanning electrodes 11 and a plurality of signal electrodes 12 arranged so as to intersect therewith, and liquid crystal (not shown) is arranged in a matrix at each intersection. The liquid crystal matrix panel drive device includes a liquid crystal drive voltage generation circuit 20 for generating selection voltages V S1 and V S2 and non-selection voltages V NS1 and V NS2 which are liquid crystal drive voltages, and a predetermined signal level which is repeatedly shifted. The output scanning circuit 30 is provided. To the output side of the scanning circuit 30, an electronic switch circuit 32, which is on / off controlled by its output signal and the signal inverted by the inverter 31, is connected. The electronic switch circuit 32 includes the scanning circuit 30 and the inverter 3.
It is composed of a plurality of electronic switches 32a and 32b which are controlled to be turned on and off by the output of 1. The electronic switches 32a and 32b electrically connect or disconnect between the output side of the liquid crystal drive voltage generating circuit 20 and the scanning electrode 11. become.
【０００４】また、液晶の点灯／非点灯のシリアルデー
タをパラレルデータに変換する直／並列変換回路４０が
設けられ、その出力側に、ラインメモリ４１が接続され
ている。ラインメモリ４１の出力側には、その出力信号
とインバータ４２で反転された信号とによってオン，オ
フ制御される電子スイッチ回路４３が接続されている。
電子スイッチ回路４３は、ラインメモリ４１及びインバ
ータ４２の出力によってオン，オフ制御される複数の電
子スイッチ４３ａ，４３ｂで構成されている。複数の電
子スイッチ４３ａ，４３ｂは、液晶駆動電圧発生回路２
０の出力側と信号電極１２との間を導通／非導通にする
機能を有している。Further, a serial / parallel conversion circuit 40 for converting serial data of liquid crystal lighting / non-lighting into parallel data is provided, and a line memory 41 is connected to the output side thereof. The output side of the line memory 41 is connected to an electronic switch circuit 43 which is on / off controlled by its output signal and the signal inverted by the inverter 42.
The electronic switch circuit 43 is composed of a plurality of electronic switches 43a and 43b that are on / off controlled by the outputs of the line memory 41 and the inverter 42. The plurality of electronic switches 43a and 43b are connected to the liquid crystal drive voltage generation circuit 2
It has a function of electrically connecting / disconnecting between the output side of 0 and the signal electrode 12.
【０００５】この種の液晶マトリクスパネル駆動装置で
は、走査回路３０から、所定の信号レベルがシフトしな
がら繰り返し出力されると、電子スイッチ回路３２内の
電子スイッチ３２ａ，３ｂがオン，オフ動作する。これ
により、液晶駆動電圧発生回路２０から出力された選択
電圧ＶS1及び非選択電圧ＶNS1 が電子スイッチ回路３２
を通して液晶パネル１０の走査電極１１に印加される。
これと同時に、液晶の点灯／非点灯のシリアルデータが
直／並列変換回路４０でパラレルデータに変換され、ラ
インメモリ４１を介して電子スイッチ回路４３内の電子
スイッチ４３ａ，４３ｂがオン，オフ動作する。電子ス
イッチ４３ａ，４３ｂがオン，オフ動作すると、液晶駆
動電圧発生回路２０から発生された液晶の選択電圧ＶS2
及び非選択電圧ＶNS2 が該電子スイッチ４３ａ，４３ｂ
を通して液晶パネル１０の信号電極１２へ印加される。
そのため、走査電極１１と信号電極１２に印加された電
位の差により、液晶パネル１０内の液晶が点灯／非点灯
する。In this type of liquid crystal matrix panel driving device, when a predetermined signal level is repeatedly output from the scanning circuit 30 while shifting, the electronic switches 32a and 3b in the electronic switch circuit 32 are turned on and off. As a result, the selection voltage V S1 and the non-selection voltage V NS1 output from the liquid crystal drive voltage generation circuit 20 are transferred to the electronic switch circuit 32.
It is applied to the scanning electrode 11 of the liquid crystal panel 10 through the.
At the same time, the serial data of lighting / non-lighting of the liquid crystal is converted into parallel data by the serial / parallel conversion circuit 40, and the electronic switches 43a and 43b in the electronic switch circuit 43 are turned on / off via the line memory 41. .. When the electronic switches 43a and 43b are turned on and off, the liquid crystal selection voltage V S2 generated by the liquid crystal drive voltage generation circuit 20 is generated.
And the non-selection voltage V NS2 is applied to the electronic switches 43a and 43b.
It is applied to the signal electrode 12 of the liquid crystal panel 10 through the.
Therefore, the liquid crystal in the liquid crystal panel 10 is turned on / off due to the difference in potential applied to the scanning electrode 11 and the signal electrode 12.
【０００６】図３は、前記文献に記載された図２中の従
来の液晶駆動電圧発生回路の回路図である。この液晶駆
動電圧発生回路は、高電源電位ＶDDが印加される第１電
源電位入力端子５１と、第２電源電位入力端子５２と、
高電源電位ＶDDよりも低く、そのＶDDとの間に液晶を点
灯／非点灯するのに充分な電位差を持つ低電源電位ＶEE
が印加される第３電源電位入力端子５３と、選択信号Ｃ
Ｐが入力される選択信号入力端子５４と、選択電圧
ＶS1，ＶS2及び非選択電圧ＶNS1 ，ＶNS2 を出力する出
力端子６１〜６４とを、備えている。第１電源電位入力
端子５１と第２電源電位入力端子５２との間には、液晶
のマトリクス駆動に必要なバイアス電位Ｖ1 〜Ｖ5を出
力するバイアス回路７０が接続されている。バイアス回
路７０は、５個の抵抗７１〜７５を有し、それらが直列
接続された抵抗分圧回路で構成されている。この抵抗比
は、７１，７２，７３，７４，７５＝１：１：（α−
４）：１：１（但し、αは４以上の整数で、バイアス数
を意味する）となっている。FIG. 3 is a circuit diagram of the conventional liquid crystal drive voltage generating circuit shown in FIG. 2 described in the above document. This liquid crystal drive voltage generation circuit includes a first power supply potential input terminal 51 to which a high power supply potential V DD is applied, a second power supply potential input terminal 52,
Low power supply potential V EE , which is lower than the high power supply potential V DD and has a potential difference with the V DD that is sufficient to turn on / off the liquid crystal.
And the selection signal C
A selection signal input terminal 54 to which P is input and output terminals 61 to 64 for outputting the selection voltages V S1 and V S2 and the non-selection voltages V NS1 and V NS2 are provided. Between the first power supply potential input terminal 51 and the second power supply potential input terminal 52, a bias circuit 70 that outputs bias potentials V 1 to V 5 necessary for driving the liquid crystal matrix is connected. The bias circuit 70 has five resistors 71 to 75, and is composed of a resistor voltage dividing circuit in which they are connected in series. This resistance ratio is 71, 72, 73, 74, 75 = 1: 1: (α-
4): 1: 1 (where α is an integer of 4 or more, which means the number of biases).
【０００７】バイアス回路７０の出力側には、電子スイ
ッチ回路８０が接続されている。電子スイッチ回路８０
は、選択信号入力端子５４から入力される選択信号ＣＰ
と、それがインバータ７６で反転された信号とによって
オン，オフ制御される複数の電子スイッチ８１ａ〜８４
ａ，８１ｂ〜８４ｂで構成され、それらの各出力側には
出力端子６１〜６４が接続されている。また、第２電源
電位入力端子５２と第３電源電位入力端子５３との間に
は、バイアス回路７０から出力するバイアス電位Ｖ1 〜
Ｖ5 を調整するバイアス電位調整回路９０が接続されて
いる。このバイアス電位調整回路９０は、可変抵抗９１
で構成されている。図４は、図３の選択信号ＣＰに対す
る選択電圧ＶS1，ＶS2及び非選択電圧ＶNS 1 ，ＶNS2 の
出力波形図である。この図を参照しつつ、図３の動作を
説明する。図３に示す液晶駆動電圧発生回路に電源を投
入すると、バイアス回路７０内の各分圧抵抗７１〜７５
の端子からバイアス電位Ｖ1 〜Ｖ5 が出力され、電子ス
イッチ回路８０へ送られる。選択信号入力端子５４に選
択信号ＣＰを入力すると、その選択信号ＣＰと、インバ
ータ７６で反転された信号とにより、該電子スイッチ回
路８０内の電子スイッチ８１ａ〜８１ｂと８１ｂ〜８４
ｂとが交互にオン，オフ動作し、出力端子６１〜６４
に、選択電圧ＶS1，ＶS2及び非選択電圧ＶNS1，ＶNS2
が出力される。An electronic switch circuit 80 is connected to the output side of the bias circuit 70. Electronic switch circuit 80
Is the selection signal CP input from the selection signal input terminal 54.
And a plurality of electronic switches 81a to 84 controlled to be turned on and off by the signal inverted by the inverter 76.
a, 81b to 84b, and output terminals 61 to 64 are connected to their respective output sides. Further, between the second power supply potential input terminal 52 and the third power supply potential input terminal 53, the bias potential V 1 to
A bias potential adjusting circuit 90 for adjusting V 5 is connected. The bias potential adjusting circuit 90 includes a variable resistor 91.
It is composed of. FIG. 4 is an output waveform diagram of the selection voltages V S1 and V S2 and the non-selection voltages V NS 1 and V NS2 with respect to the selection signal CP of FIG. The operation of FIG. 3 will be described with reference to this figure. When the liquid crystal drive voltage generating circuit shown in FIG. 3 is turned on, each of the voltage dividing resistors 71 to 75 in the bias circuit 70.
Bias potentials V 1 to V 5 are output from the terminals of and are sent to the electronic switch circuit 80. When the selection signal CP is input to the selection signal input terminal 54, the selection signal CP and the signal inverted by the inverter 76 cause the electronic switches 81a to 81b and 81b to 84 in the electronic switch circuit 80.
b and b are alternately turned on and off, and output terminals 61 to 64
To the selection voltages V S1 and V S2 and the non-selection voltages V NS1 and V NS2.
Is output.
【０００８】抵抗７１と可変抵抗９１の抵抗比を１：Ｖ
Ｒとすると、第２電源電位入力端子５２のバイアス電位
Ｖ5 は、（ＶDD−ＶEE）・α／（α＋ＶＲ）となる。こ
のバイアス電位Ｖ5 を基準にして各分圧抵抗７１〜７５
の端子のバイアス電位をＶ1〜Ｖ5 の順に示すと、次の
ようになる。The resistance ratio of the resistor 71 and the variable resistor 91 is set to 1: V.
When R, the bias potential V 5 of the second power supply potential input terminal 52 becomes (V DD −V EE ) · α / (α + VR). Each of the voltage dividing resistors 71 to 75 based on the bias potential V 5
When the bias potentials of the terminals are shown in the order of V 1 to V 5 , they are as follows.
【０００９】[0009]
【数１】 ここで、バイアス数αは、分圧抵抗７１〜７５により決
定されるので、固定値である。これに対し、可変抵抗９
１の抵抗値ＶＲは、変更可能である。そのため、各分圧
抵抗７１〜７５の端子のバイアス電位Ｖ1 〜Ｖ5 は、可
変抵抗９１の抵抗値ＶＲにより決定される。このように
して決定されたバイアス電位Ｖ1 〜Ｖ5は、電子スイッ
チ回路８０を通して選択電圧ＶS1，ＶS2及びＶNS1 ，Ｖ
NS2 の形で、図２の液晶パネル１０における走査電極１
１及び信号電極１２に印加される。[Equation 1] Here, the bias number α is a fixed value because it is determined by the voltage dividing resistors 71 to 75. On the other hand, the variable resistor 9
The resistance value VR of 1 can be changed. Therefore, the bias potentials V 1 to V 5 of the terminals of the voltage dividing resistors 71 to 75 are determined by the resistance value VR of the variable resistor 91. The bias potentials V 1 to V 5 thus determined are passed through the electronic switch circuit 80 to select voltages V S1 , V S2 and V NS1 , V NS1 .
Scan electrode 1 in liquid crystal panel 10 of FIG. 2 in the form of NS2
1 and the signal electrode 12.
【００１０】液晶の点灯／非点灯のコントラスト比は、
ある電圧領域で液晶の走査電極１１と信号電極１２との
電位差で決定されることが知られている。そのため、可
変抵抗９１により、各分圧抵抗７１〜７５の端子のバイ
アス電位Ｖ1 〜Ｖ5 を可変させ、走査電極１１と信号電
極１２との間の電位差を変化させることにより、液晶の
点灯／非点灯のコントラストを調整している。The contrast ratio of lighting / non-lighting of liquid crystal is
It is known that it is determined by the potential difference between the liquid crystal scan electrode 11 and the signal electrode 12 in a certain voltage region. Therefore, the variable resistor 91 changes the bias potentials V 1 to V 5 of the terminals of the voltage dividing resistors 71 to 75 to change the potential difference between the scanning electrode 11 and the signal electrode 12, thereby turning on / off the liquid crystal. The non-lit contrast is adjusted.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、従来の
液晶駆動電圧発生回路を集積回路で構成した場合、液晶
のコントラスト調整を任意に行うために可変抵抗９１を
使用しているので、その可変抵抗９１を集積回路に内蔵
させることが困難である。そのため、可変抵抗９１を外
付け部品として設けなければならず、回路の大型化と製
造工程数の増大によってコスト高になるという問題があ
った。さらに、可変抵抗９１を外付けしなければならな
いので、集積回路内の分圧抵抗７１〜７４と温度係数が
異なり、温度変化によって選択電圧ＶS1，ＶS2及び非選
択電圧ＶNS1 ，ＶNS2 の設定値が変化する等といった不
都合もあった。本発明は、前記従来技術が持っていた課
題として、可変抵抗という外付け部品が必要となってコ
スト高になると共に、温度変化によって液晶駆動電圧が
変化する等の点について解決した液晶駆動電圧発生回路
を提供するものである。However, when the conventional liquid crystal drive voltage generating circuit is formed of an integrated circuit, the variable resistor 91 is used for arbitrarily adjusting the contrast of the liquid crystal, and therefore the variable resistor 91 is used. It is difficult to embed in the integrated circuit. Therefore, the variable resistor 91 must be provided as an external component, and there is a problem that the cost increases due to the increase in the size of the circuit and the increase in the number of manufacturing steps. Further, since the variable resistor 91 must be externally attached, the temperature coefficient differs from that of the voltage dividing resistors 71 to 74 in the integrated circuit, and the selection voltages V S1 and V S2 and the non-selection voltages V NS1 and V NS2 are changed depending on the temperature change. There was also the inconvenience that the set value changed. SUMMARY OF THE INVENTION The present invention solves the problems that the above-mentioned conventional technique has such as the need for an external component such as a variable resistor, which increases the cost, and the liquid crystal driving voltage changes due to temperature changes. A circuit is provided.
【００１２】[0012]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、液晶駆動用バイアス電位を出力する
バイアス回路と、前記バイアス電位を調整するバイアス
電位調整回路とを備え、前記バイアス電位から液晶パネ
ル駆動用の液晶駆動電圧を発生する液晶駆動電圧発生回
路において、前記バイアス発生回路及びバイアス電位調
整回路を次のように構成している。In order to solve the above-mentioned problems, a first invention comprises a bias circuit for outputting a liquid crystal driving bias potential and a bias potential adjusting circuit for adjusting the bias potential. In the liquid crystal drive voltage generation circuit that generates a liquid crystal drive voltage for driving the liquid crystal panel from the bias potential, the bias generation circuit and the bias potential adjustment circuit are configured as follows.
【００１３】即ち、前記バイアス回路は、複数個ｎの第
１抵抗手段が直列接続された第１抵抗手段群を有し、該
第１抵抗手段群の第１末端端子が所定電位印加用の第１
電源電位入力端子に接続され、該第１抵抗手段群の第２
末端端子が第２電源電位入力端子に接続され、所定の前
記バイアス電位を該第１抵抗手段群の所定の端子より取
り出す構成にしている。また、前記バイアス電位調整回
路は、第１端子及び第２端子をそれぞれ有する複数個ｎ
の第２抵抗手段と、第３端子の入力電位によって第１端
子と第２端子間がそれぞれオン，オフ制御される複数個
ｎの能動素子と、その各能動素子の第３端子に接続され
論理レベルの制御信号をそれぞれ入力する複数個ｎの制
御信号入力端子とを備えている。そして、該複数個ｎの
第２抵抗手段の第１端子及び第２端子が順次直列接続さ
れて第２抵抗手段群が形成され、その第１端子側の第１
末端端子が前記第２電源電位入力端子に接続されると共
にその第２端子側の第２末端端子が所定電位印加用の第
３電源電位入力端子に接続され、該各能動素子の第１端
子が該各第２抵抗手段の第１端子にそれぞれ接続される
と共に該各能動素子の第２端子が該各第２抵抗手段の第
２端子にそれぞれ接続された構成にしている。That is, the bias circuit has a first resistance means group in which a plurality of n first resistance means are connected in series, and a first end terminal of the first resistance means group has a first terminal for applying a predetermined potential. 1
The second of the first resistance means group is connected to the power supply potential input terminal.
The terminal terminal is connected to the second power source potential input terminal, and the predetermined bias potential is taken out from the predetermined terminal of the first resistance means group. In addition, the bias potential adjusting circuit includes a plurality of n each having a first terminal and a second terminal.
Of the second resistance means, a plurality of n active elements whose ON and OFF are respectively controlled between the first terminal and the second terminal by the input potential of the third terminal, and a logic element connected to the third terminal of each active element. A plurality of n control signal input terminals for respectively inputting level control signals are provided. Then, the first terminal and the second terminal of the plurality n of second resistance means are sequentially connected in series to form a second resistance means group, and the first terminal on the side of the first terminal is formed.
An end terminal is connected to the second power supply potential input terminal, a second end terminal on the side of the second terminal is connected to a third power supply potential input terminal for applying a predetermined potential, and a first terminal of each active element is The second terminals of the second resistance means are connected to the first terminals of the second resistance means, and the second terminals of the active elements are connected to the second terminals of the second resistance means.
【００１４】第２の発明では、第１の発明の能動素子
を、ＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳとい
う）で構成して前記第１端子をドレイン、前記第２端子
をソース、前記第３端子をゲートとしている。さらに、
前記第１電源電位入力端子に高電位レベルを印加すると
共に、前記第３電源電位入力端子に低電位レベルを印加
する構成にしている。第３の発明では、第１の発明の能
動素子を、ＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳ
という）で構成して前記第１端子をドレイン、前記第２
端子をソース、前記第３端子をゲートとし、前記第１電
源電位入力端子に低電位レベルを印加すると共に、前記
第３電源電位入力端子に高電位レベルを印加する構成に
している。In a second aspect of the invention, the active element of the first aspect of the invention comprises an N-channel MOSFET (hereinafter referred to as an NMOS), the first terminal is the drain, the second terminal is the source, and the third terminal is the third terminal. It's a gate. further,
A high potential level is applied to the first power source potential input terminal and a low potential level is applied to the third power source potential input terminal. In a third invention, the active element of the first invention is a P-channel MOSFET (hereinafter, referred to as a PMOS).
Said), the first terminal is the drain, the second terminal
The terminal is a source, the third terminal is a gate, and a low potential level is applied to the first power supply potential input terminal and a high potential level is applied to the third power supply potential input terminal.
【００１５】第４の発明では、第１の発明の能動素子
を、アナログスイッチで構成して前記第１端子をドレイ
ン、前記第２端子をソース、前記第３端子をゲートと
し、前記第１電源電位入力端子に高電位レベルを印加す
ると共に、前記第３電源電位入力端子に低電位レベルを
印加する構成にしている。第５の発明では、第１の発明
の能動素子を、アナログスイッチで構成して前記第１端
子をドレイン、前記第２端子をソース、前記第３端子を
ゲートとし、前記第１電源電位入力端子に低電位レベル
を印加すると共に、前記第３電源電位入力端子に高電位
レベルを印加する構成にしている。第６の発明では、第
１の発明の第２抵抗手段群を構成する各第２抵抗手段の
抵抗値を、全て異なる構成にしている。第７の発明で
は、第１の発明の第２抵抗手段群を構成する各第２抵抗
手段の抵抗値を、前記第３電源電位入力端子側が小さ
く、前記第２電源電位入力端子側が大きくなる構成にし
ている。第８の発明では、第１の発明の第２抵抗手段群
を構成する各第２抵抗手段の抵抗値を、前記第３電源電
位入力端子側から前記第２電源電位入力端子側へ、各隣
り合う抵抗値がほぼ２倍づつ増加する構成にしている。
第９の発明では、第１の発明の第２抵抗手段群を構成す
る各第２抵抗手段の個数ｎを３以上としている。In a fourth aspect of the invention, the active element of the first aspect of the invention is configured by an analog switch, the first terminal is a drain, the second terminal is a source, the third terminal is a gate, and the first power source is used. A high potential level is applied to the potential input terminal and a low potential level is applied to the third power source potential input terminal. In a fifth invention, the active element of the first invention is configured by an analog switch, the first terminal is a drain, the second terminal is a source, the third terminal is a gate, and the first power supply potential input terminal is used. A low potential level is applied to the third power source potential input terminal and a high potential level is applied to the third power source potential input terminal. In the sixth invention, the resistance values of the respective second resistance means constituting the second resistance means group of the first invention are all different. According to a seventh aspect, the resistance value of each second resistance means constituting the second resistance means group of the first invention is small on the third power supply potential input terminal side and large on the second power supply potential input terminal side. I have to. In the eighth invention, the resistance value of each second resistance means constituting the second resistance means group of the first invention is changed from the third power supply potential input terminal side to the second power supply potential input terminal side by each adjacent value. The structure is such that the matching resistance value is increased by approximately twice.
In the ninth invention, the number n of the respective second resistance means constituting the second resistance means group of the first invention is 3 or more.
【００１６】[0016]
【作用】第１の発明によれば、以上のように液晶駆動電
圧発生回路を構成したので、制御信号によって所定の能
動素子をオン，オフ制御すると、その能動素子のオン抵
抗と第２抵抗手段との合成抵抗値によって第２電源電位
入力端子の電位が変わり、バイアス回路から発生するバ
イアス電位が変化し、液晶のマトリクス駆動に必要な電
圧調整が行える。これにより、従来のような外付け部品
である可変抵抗を設けなくても、集積化が容易なバイア
ス電位調整回路によって液晶のコントラスト調整が行え
る。第２、第３、第４及び第５の発明によれば、能動素
子をＮＭＯＳ、ＰＭＯＳあるいはアナログスイッチで構
成したので、制御信号の電圧によってそれらの能動素子
のオン，オフ制御が簡単に行え、回路構成の簡単化が図
れる。第６の発明によれば、第２抵抗手段群を構成する
全て異なる第２抵抗手段は、液晶の駆動電圧の調整範囲
を拡大する働きがある。According to the first aspect of the invention, since the liquid crystal drive voltage generating circuit is configured as described above, when a predetermined active element is turned on / off by a control signal, the on resistance of the active element and the second resistance means are provided. The combined resistance value of and changes the potential of the second power supply potential input terminal, changes the bias potential generated from the bias circuit, and makes it possible to adjust the voltage required for driving the liquid crystal matrix. As a result, the contrast of the liquid crystal can be adjusted by the bias potential adjusting circuit which can be easily integrated without providing a variable resistor which is an external component as in the prior art. According to the second, third, fourth, and fifth inventions, since the active element is composed of the NMOS, PMOS, or analog switch, ON / OFF control of the active element can be easily performed by the voltage of the control signal. The circuit configuration can be simplified. According to the sixth invention, all the different second resistance means constituting the second resistance means group have a function of expanding the adjustment range of the drive voltage of the liquid crystal.
【００１７】第７の発明によれば、第２抵抗手段群は、
基板効果を抑制して能動素子のオン抵抗値を小さくし、
コントラスト調整の精度を向上する働きがある。第８の
発明によれば、第２抵抗手段群は、コントラストをほぼ
直線的に調整させる働きがある。第９の発明によれば、
第２抵抗手段群は、少ない数の抵抗手段でコントラスト
調整を可能にし、回路構成の簡単化と回路の小型化を図
る働きがある。従って、前記課題を解決できるのであ
る。According to the seventh invention, the second resistance means group comprises:
Suppress the substrate effect to reduce the ON resistance value of the active element,
It works to improve the accuracy of contrast adjustment. According to the eighth aspect, the second resistance means group has a function of adjusting the contrast substantially linearly. According to the ninth invention,
The second resistance means group enables contrast adjustment with a small number of resistance means, and has a function of simplifying the circuit configuration and downsizing the circuit. Therefore, the above problem can be solved.
【００１８】[0018]
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す液晶駆動電圧発生
回路の回路図である。この液晶駆動電圧発生回路は、従
来の図２に示す液晶マトリクスパネル駆動装置に設けら
れるもので、高電源電位Ｖa が印加される第１電源電位
入力端子１０１と、第２電源電位入力端子１０２と、低
電源電位Ｖb が印加される第３電源電位入力端子１０３
と、選択信号ＣＰが入力される選択信号入力端子１０４
と、選択電圧ＶS1，ＶS2及び非選択電圧ＶNS1 ，ＶNS2
を出力する出力端子１１１〜１１４と、論理レベルの制
御信号（例えば、コントラストデータ）Ｃ1 〜Ｃ5 を入
力する制御信号入力端子１２１〜１２５とを、備えてい
る。第１電源電位入力端子１０１と第２電源電位入力端
子１０２との間には、液晶駆動用バイアス電位Ｖ1 〜Ｖ
5 を出力するバイアス回路１３０が接続されている。バ
イアス回路１３０の出力側には、選択信号入力端子１０
４から入力される選択信号ＣＰと該選択信号ＣＰがイン
バータ１３６で反転された信号とによってオン，オフ制
御される電子スイッチ回路１４０が接続され、その出力
側に出力端子１１１〜１１４が接続されている。第２電
源電位入力端子１０２と第３電源電位入力端子１０３と
の間には、バイアス電位Ｖ1 〜Ｖ5 を調整するバイアス
電位調整回路１５０が接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a circuit diagram of a liquid crystal drive voltage generating circuit showing a first embodiment of the present invention. This liquid crystal drive voltage generation circuit is provided in the conventional liquid crystal matrix panel drive device shown in FIG. 2, and has a first power supply potential input terminal 101 and a second power supply potential input terminal 102 to which a high power supply potential V a is applied. And a third power supply potential input terminal 103 to which the low power supply potential V b is applied.
And a selection signal input terminal 104 to which the selection signal CP is input.
And selection voltages V S1 and V S2 and non-selection voltages V NS1 and V NS2
Output terminals 111 to 114 and control signal input terminals 121 to 125 for inputting logic level control signals (for example, contrast data) C 1 to C 5 . Between the first power supply potential input terminal 101 and the second power supply potential input terminal 102, liquid crystal driving bias potentials V 1 to V
A bias circuit 130 that outputs 5 is connected. On the output side of the bias circuit 130, the selection signal input terminal 10
4 is connected to an electronic switch circuit 140 which is on / off controlled by a selection signal CP input from the signal No. 4 and a signal obtained by inverting the selection signal CP by an inverter 136, and output terminals 111 to 114 are connected to the output side thereof. There is. A bias potential adjusting circuit 150 for adjusting the bias potentials V 1 to V 5 is connected between the second power source potential input terminal 102 and the third power source potential input terminal 103.
【００１９】バイアス回路１３０は、複数個の第１抵抗
手段（例えば、分圧抵抗）１３１〜１３５を有し、その
各分圧抵抗１３１〜１３５の第１端子と第２端子が順次
直列接続された第１抵抗手段群からなる抵抗分圧回路で
構成されている。この第１抵抗手段群の第１末端端子は
第１電源電位入力端子１０１に接続され、その第２末端
端子が第２電源電位入力端子１０２に接続され、各分圧
抵抗１３１〜１３５の端子からバイアス電位Ｖ1 〜Ｖ5
を出力するようになっている。電子スイッチ回路１４０
は、選択信号入力端子１０４から入力される選択信号Ｃ
Ｐとそれがインバータ１３６で反転された信号とによっ
て交互にオン，オフ動作する電子スイッチ１４１ａ〜１
４４ａと１４１ｂ〜１４４ｂで構成されている。電子ス
イッチ１４１ａ〜１４４ａ，１４１ｂ〜１４４ｂは、オ
ン，オフ動作してバイアス電位Ｖ1 〜Ｖ5 を選択電圧Ｖ
S1，ＶS2及び非選択電圧ＶNS1 ，ＶNS2の形で出力端子
１１１〜１１４へ出力する機能を有している。バイアス
電位調整回路１５０は、第１端子及び第２端子をそれぞ
れ有する複数個の第２抵抗手段（例えば、バイアス調整
用の調整抵抗）１５１〜１５５と、第３端子（例えば、
ゲート）の入力電位によって第１端子（例えば、ドレイ
ン）と第２端子（例えば、ソース）間がそれぞれオン，
オフ制御される複数個の能動素子（例えば、ＮＭＯＳ）
１６１〜１６５とを備え、そのＮＭＯＳ１６１〜１６５
のゲートに制御信号入力端子１２１〜１２５がそれぞれ
接続されている。調整抵抗１５１の第２端子は調整抵抗
１５２の第１端子に接続され、該調整抵抗１５２の第２
端子が調整抵抗１５３の第１端子に接続されている。以
下同様に、それらの調整抵抗１５１〜１５５が直列に接
続されて第２抵抗手段群が構成され、該第２抵抗手段群
の第１末端端子（調整抵抗１５１の第１端子）が第２電
源電位入力端子１０２に接続されると共に、該第２抵抗
手段群の第２末端端子（調整抵抗１５５の第２端子）が
第３電源電位入力端子１０３に接続されている。The bias circuit 130 has a plurality of first resistance means (for example, voltage dividing resistors) 131 to 135, and the first terminal and the second terminal of each of the voltage dividing resistors 131 to 135 are sequentially connected in series. And a resistance voltage dividing circuit including a first resistance means group. The first end terminal of the first resistance means group is connected to the first power supply potential input terminal 101, the second end terminal thereof is connected to the second power supply potential input terminal 102, and the terminals of the voltage dividing resistors 131 to 135 are connected to each other. Bias potential V 1 to V 5
Is to be output. Electronic switch circuit 140
Is the selection signal C input from the selection signal input terminal 104.
Electronic switches 141a to 1a which alternately turn on and off by P and a signal which is inverted by the inverter 136.
44a and 141b to 144b. The electronic switches 141a to 144a and 141b to 144b are turned on and off to set the bias potentials V 1 to V 5 to the selection voltage V.
It has a function of outputting to the output terminals 111 to 114 in the form of S1 , V S2 and the non-selection voltages V NS1 , V NS2 . The bias potential adjustment circuit 150 includes a plurality of second resistance means (for example, adjustment resistors for bias adjustment) 151 to 155 each having a first terminal and a second terminal, and a third terminal (for example,
Depending on the input potential of the gate, the first terminal (for example, drain) and the second terminal (for example, source) are turned on,
Multiple active devices that are controlled to be off (eg, NMOS)
161 to 165, and the NMOS 161 to 165
Control signal input terminals 121 to 125 are respectively connected to the gates of the. The second terminal of the adjusting resistor 151 is connected to the first terminal of the adjusting resistor 152, and the second terminal of the adjusting resistor 152 is
The terminal is connected to the first terminal of the adjusting resistor 153. Similarly, the adjusting resistors 151 to 155 are connected in series to form a second resistance means group, and the first end terminal (first terminal of the adjusting resistance 151) of the second resistance means group is the second power source. While being connected to the potential input terminal 102, the second end terminal of the second resistance means group (the second terminal of the adjusting resistor 155) is connected to the third power source potential input terminal 103.
【００２０】ＮＭＯＳ１６１のドレインは調整抵抗１５
１の第１端子に接続されると共に、そのソースが該調整
抵抗１５１の第２端子に接続されている。以下同様に、
各ＮＭＯＳ１６２〜１６５は、各調整抵抗１５２〜１５
５の第１端子と第２端子にそれぞれ接続されている。各
ＮＭＯＳ１６１〜１６５のゲートには制御信号入力端子
１２１〜１２５がそれぞれ接続され、該制御信号入力端
子１２１〜１２５に入力されるコントラストデータＣ1
〜Ｃ5 が“Ｈ”レベルのとき、ソース・ドレイン間が短
絡してそれに対応した各調整抵抗１５１〜１５５の第１
端子と第２端子間が短絡する。コントラストデータＣ1
〜Ｃ5 が“Ｌ”レベルのとき、各ＮＭＯＳ１６１〜１６
５のソース・ドレイン間がオフ状態となる。次に、動作
を説明する。例えば、図１の液晶駆動電圧発生回路を１
／１６デューティの図２の液晶パネル１０に適用した場
合、バイアス数は１／５となる。第１電源電位入力端子
１０１に印加される高電源電位Ｖa を５Ｖ、第３電源電
位入力端子１０３に印加される低電源電位Ｖb を０Ｖと
する。各分圧抵抗１３１〜１３５の抵抗値を全て同一の
３ＫΩとする。調整抵抗１５１〜１５５の抵抗値を１５
５〜１５１の順に０．５ＫΩ、１．０ＫΩ、２．０Ｋ
Ω、４．０ＫΩ、８．０ＫΩとし、調整抵抗１５４の抵
抗値は調整抵抗１５５の抵抗値の２倍、調整抵抗１５３
の抵抗値は調整抵抗１５４の抵抗値の２倍、調整抵抗１
５２の抵抗値は調整抵抗１５３の抵抗値の２倍、調整抵
抗１５１の抵抗値は調整抵抗１５２の抵抗値の２倍、つ
まり第３電源電位入力端子１０３から離れる度に抵抗値
が２倍となるように設定する。この調整抵抗１５５〜１
５１の抵抗値の比は１５５：１５４：１５３：１５２：
１５１＝１：２：４：８：１６となる。なお、調整抵抗
１５５〜１５１の抵抗値の比を、１５５：１５４：１５
３：１５２：１５１＝１：２：４：８：１６のように、
第３電源電位入力端子１０３から離れる度に該調整抵抗
の抵抗値が２倍になるように設定しているが、これは厳
密に２倍とする必要はなく、±１５％程度の範囲内であ
ればよい。また、各ＮＭＯＳ１１１〜１６５のディメン
ジョンＷは、２５０μm とする。図示しないコントラス
トデータ発生回路から出力されるコントラストデータＣ
1〜Ｃ5 を２進コードと考え、Ｃ1 側を上位ビット、Ｃ
5 側を下位ビットとし、それらのコントラストデータＣ
1 〜Ｃ5 の５ビットデータを１６進表示した値をコント
ラストデータコードと定義する。図１の回路に電源を投
入すると、第２電源電位入力端子１０２から出力される
バイアス電位Ｖ5 は、Ｖb ＝０Ｖであるため、０Ｖ以上
の電位レベルが出力される。このバイアス電位Ｖ5 とコ
ントラストデータコードとの関係を次の表１に示すと共
に、コントラストデータＣ1 〜Ｃ5 のタイムチャートと
それに対応したバイアス電位Ｖ5 を図５に示す。The drain of the NMOS 161 is the adjustment resistor 15
1 and the source thereof is connected to the second terminal of the adjusting resistor 151. Similarly,
The NMOSs 162 to 165 have the adjustment resistors 152 to 15 respectively.
5 are connected to the first terminal and the second terminal, respectively. Control signal input terminals 121 to 125 are connected to the gates of the NMOSs 161 to 165, respectively, and contrast data C 1 input to the control signal input terminals 121 to 125 is input.
When C 5 is at “H” level, the source and drain are short-circuited and the first of the corresponding adjustment resistors 151 to 155
A short circuit occurs between the terminal and the second terminal. Contrast data C 1
~ C 5 is at "L" level, each NMOS 161-16
The source-drain 5 is turned off. Next, the operation will be described. For example, the liquid crystal drive voltage generation circuit of FIG.
When applied to the liquid crystal panel 10 of / 16 duty in FIG. 2, the number of biases is ⅕. The high power supply potential V a applied to the first power supply potential input terminal 101 is 5 V, and the low power supply potential V b applied to the third power supply potential input terminal 103 is 0 V. The resistance values of the voltage dividing resistors 131 to 135 are all set to the same 3 KΩ. Adjust the resistance value of the adjustment resistors 151-155 to 15
5 to 151 in order of 0.5KΩ, 1.0KΩ, 2.0K
Ω, 4.0 KΩ, and 8.0 KΩ, the resistance value of the adjusting resistor 154 is twice the resistance value of the adjusting resistor 155, and the adjusting resistor 153.
Resistance value is twice the resistance value of the adjustment resistor 154, and the adjustment resistor 1
The resistance value of 52 is twice the resistance value of the adjustment resistor 153, the resistance value of the adjustment resistor 151 is twice the resistance value of the adjustment resistor 152, that is, the resistance value is doubled every time the third power supply potential input terminal 103 is separated. To be set. This adjusting resistor 155-1
The resistance value ratio of 51 is 155: 154: 153: 152:
151 = 1: 2: 4: 8: 16. The ratio of the resistance values of the adjusting resistors 155 to 151 is 155: 154: 15.
3: 152: 151 = 1: 2: 4: 8: 16,
The resistance value of the adjusting resistor is set to double each time it is separated from the third power supply potential input terminal 103. However, this does not need to be exactly doubled, but within a range of about ± 15%. I wish I had it. The dimension W of each of the NMOSs 111 to 165 is 250 μm. Contrast data C output from a contrast data generation circuit (not shown)
1 to C 5 are considered as binary code, C 1 side is upper bit, C
Contrast data C for 5 bits is the lower bit
A value obtained by hexadecimally displaying 5-bit data of 1 to C 5 is defined as a contrast data code. When the circuit of FIG. 1 is powered on, the bias potential V 5 output from the second power supply potential input terminal 102 is V b = 0V, so a potential level of 0V or higher is output. Table 1 below shows the relationship between the bias potential V 5 and the contrast data code, and FIG. 5 shows the time chart of the contrast data C 1 to C 5 and the bias potential V 5 corresponding thereto.
【００２１】[0021]
【表１】 図１において、図示しないコントラストデータ発生回路
から出力されたコントラストデータＣ1 〜Ｃ5 が制御信
号入力端子１２１〜１２５に入力される。このコントラ
ストデータＣ1 〜Ｃ5 が全て“Ｌ”レベル（コントラス
トデータコードでは“００”）のとき、ＮＭＯＳ１６１
〜１６５が全てオフする。そのため、調整抵抗１５１〜
１５５の抵抗値の合計（約１５．５ＫΩ）と、分圧抵抗
１３１〜１３５の抵抗値の合計（約１５ＫΩ）とで、Ｖ
a −Ｖb ＝５Ｖを分圧した約２．５４Ｖのバイアス電位
Ｖ5 が第２電源電位入力端子１０２から出力される。コ
ントラストデータコードが“０１”のとき（即ち、コン
トラストデータＣ1〜Ｃ4 が“Ｌ”レベルで、コントラ
ストデータＣ5 のみが“Ｈ”レベル）、ＮＭＯＳ１６５
のみがオンする。このＮＭＯＳ１６５のオン抵抗と調整
抵抗１５１〜１５４の抵抗値を加算した値（約１５．０
ＫΩ）と、分圧抵抗１３１〜１３５の抵抗値の合計（約
１５ＫΩ）とで、Ｖa −Ｖb ＝５Ｖを分圧した約２．５
０Ｖがバイアス電位Ｖ5 となる。[Table 1] In FIG. 1, contrast data C 1 to C 5 output from a contrast data generating circuit (not shown) are input to control signal input terminals 121 to 125. When all the contrast data C 1 to C 5 are at the “L” level (“00” in the contrast data code), the NMOS 161
~ 165 turn off all. Therefore, the adjustment resistors 151 to
The total resistance value of 155 (about 15.5 KΩ) and the total resistance value of the voltage dividing resistors 131 to 135 (about 15 KΩ)
A bias potential V 5 of about 2.54 V obtained by dividing a −V b = 5 V is output from the second power supply potential input terminal 102. When the contrast data code is "01" (i.e., the contrast data C 1 -C 4 is "L" level, only the contrast data C 5 is "H" level), NMOS165
Only turn on. A value obtained by adding on resistance of the NMOS 165 and resistance values of the adjustment resistors 151 to 154 (about 15.0).
K a) and the sum of the resistance values of the voltage dividing resistors 131 to 135 (about 15 kΩ), about V a -V b = 5 V is divided into about 2.5.
0 V becomes the bias potential V 5 .
【００２２】コントラストデータが“０２”のとき（即
ち、コントラストデータＣ1 〜Ｃ3，Ｃ5 が“Ｌ”レベ
ル、Ｃ4 のみが“Ｈ”レベル）、ＮＭＯＳ１６１のみが
オンする。このＮＭＯＳ１６４のオン抵抗と調整抵抗１
５１〜１５３，１５５の抵抗値を加算した値（約１４．
６ＫΩ）と、分圧抵抗１３１〜１３５の抵抗値の合計
（約１５ＫΩ）とで、Ｖa −Ｖb ＝５Ｖを分圧した約
２．４７Ｖがバイアス電位Ｖ5 となる。[0022] When the contrast data is "02" (i.e., the contrast data C 1 ~C 3, C 5 is "L" level, only the C 4 are "H" level), only the NMOS161 is turned on. ON resistance of this NMOS 164 and adjustment resistance 1
51-153, 155 added resistance value (about 14.
6 KΩ) and the total resistance value of the voltage dividing resistors 131 to 135 (about 15 KΩ), about 2.47 V obtained by dividing V a −V b = 5 V becomes the bias potential V 5 .
【００２３】コントラストデータコードが“０３”のと
き（即ち、コントラストデータＣ1〜Ｃ3 が“Ｌ”レベ
ル、Ｃ4 ，Ｃ5 が“Ｈ”レベル）、ＮＭＯＳ１６４，１
６５がオンする。これらのＮＭＯＳ１６４，１６５のオ
ン抵抗の合計と調整抵抗１５１〜１５３の抵抗値を加算
した値（約１４．１ＫΩ）と、分圧抵抗１３１〜１３５
の抵抗値の合計（約１５ＫΩ）とで、Ｖa −Ｖb ＝５Ｖ
を分圧した約２．４２Ｖがバイアス電位Ｖ5 となる。以
下同様に、図５に示すように、コントラストデータコー
ドが“０４”から順に“１Ｅ”まで変化したとき、ＮＭ
ＯＳ１６１〜１６５がオンしたことを考慮した調整抵抗
１５１〜１５５側の合計の抵抗値が低くなることによ
り、この抵抗値と、分圧抵抗１３１〜１３５の抵抗値の
合計（約１２ＫΩ）とのＶa −Ｖb ＝５Ｖの分圧値で、
バイアス電位Ｖ5 が低くなっていく。そして、コントラ
ストデータコードが“１Ｅ”のとき、コントラストデー
タＣ5 のみが“Ｌ”レベルであり、Ｃ1 〜Ｃ4 が“Ｈ”
レベルのため、ＮＭＯＳ１６１〜１６４がオンする。こ
れらのＮＭＯＳ１６１〜１６４のオン抵抗の合計と調整
抵抗１５５の抵抗値を加算した値（約０．７４ＫΩ）
と、分圧抵抗１３１〜１３５の抵抗値の合計（約１５Ｋ
Ω）とで、Ｖa −Ｖb ＝５Ｖを分圧した約０．２４Ｖが
バイアス電位Ｖ5 となる。[0023] When the contrast data code is "03" (i.e., the contrast data C 1 -C 3 is "L" level, C 4, C 5 is "H" level), NMOS164,1
65 turns on. A value (about 14.1 KΩ) obtained by adding the total ON resistances of the NMOSs 164 and 165 and the resistance values of the adjustment resistors 151 to 153, and the voltage dividing resistors 131 to 135.
With the total resistance value (about 15 KΩ), V a −V b = 5 V
Approximately 2.42 V obtained by dividing the voltage becomes the bias potential V 5 . Similarly, as shown in FIG. 5, when the contrast data code sequentially changes from "04" to "1E", NM
Since the total resistance value on the adjustment resistors 151 to 155 side in consideration of turning on of the OSs 161 to 165 becomes low, V of this resistance value and the sum of the resistance values of the voltage dividing resistors 131 to 135 (about 12 KΩ) With a partial pressure value of a −V b = 5 V,
The bias potential V 5 becomes lower. Then, when the contrast data code is "1E", only the contrast data C 5 is "L" is a level, C 1 -C 4 is "H"
Because of the level, the NMOSs 161 to 164 are turned on. A value obtained by adding the sum of the ON resistances of these NMOSs 161 to 164 and the resistance value of the adjusting resistor 155 (about 0.74 KΩ)
And the total resistance value of the voltage dividing resistors 131 to 135 (about 15 K
Ω), the bias potential V 5 is about 0.24 V obtained by dividing V a −V b = 5 V.
【００２４】コントラストデータコードが“１Ｆ”のと
き、コントラストデータＣ1 〜Ｃ5の全てが“Ｈ”レベ
ルとなるため、全てのＮＭＯＳ１６１〜１６５がオンす
る。これらのＮＭＯＳ１６１〜１６５のオン抵抗の合計
（約０．１５ＫΩ）と、分圧抵抗１３１〜１３５の抵抗
値の合計（約１５ＫΩ）とで、Ｖa −Ｖb ＝５Ｖを分圧
した約０．０５Ｖがバイアス電位Ｖ5 となる。このよう
に、コントラストデータコードが決まれば、バイアス電
位Ｖ5 が一意的に決定されることになる。従って、表１
及び図５から明らかなように、図示しないコントラスト
データ発生回路より出力されたコントラストデータＣ1
〜Ｃ5により、バイアス電位Ｖ5 は０〜２．５４Ｖの範
囲を３２段階に、該コントラストデータコードが大きく
なるにつれ、バイアス電位調整回路１５０によって単調
減少するように制御される。[0024] When the contrast data code is "1F", since all the contrast data C 1 -C 5 becomes "H" level, all NMOS161~165 is turned on. The sum of the on resistances of the NMOSs 161 to 165 (about 0.15 KΩ) and the sum of the resistance values of the voltage dividing resistors 131 to 135 (about 15 KΩ) divides V a −V b = 5 V to about 0. 05 V becomes the bias potential V 5 . Thus, once the contrast data code is determined, the bias potential V 5 is uniquely determined. Therefore, Table 1
As is clear from FIG. 5 and FIG. 5, the contrast data C 1 output from the contrast data generating circuit (not shown)
The bias potential V 5 is controlled in a range of 0 to 2.54 V in 32 steps by C 5 to C 5 so that the bias potential adjusting circuit 150 monotonically decreases as the contrast data code increases.
【００２５】分圧抵抗１３１の第２端子と分圧抵抗１３
２の第１端子との接続点のバイアス電位Ｖ1 と、以下同
様に各分圧抵抗１３２〜１３５の接続点のバイアス電位
Ｖ2，Ｖ3 ，Ｖ4 ，Ｖ5 とにおいて、コントラストデー
タＣ1 〜Ｃ5 によって調整可能なバイアス電位Ｖ5 を基
準にして、他のバイアス電位Ｖ1 〜Ｖ4 を表すと、それ
ぞれ次のようになり、バイアス電位Ｖ5 によって他のバ
イアス電位Ｖ1 〜Ｖ4が決定される。The second terminal of the voltage dividing resistor 131 and the voltage dividing resistor 13
Contrast data C 1 at the bias potential V 1 at the connection point with the first terminal of No. 2 and the bias potentials V 2 , V 3 , V 4 , and V 5 at the connection points of the respective voltage dividing resistors 132 to 135 in the same manner. with respect to the bias potential V 5 adjustable by -C 5, to represent the other bias potential V 1 ~V 4, respectively look like the following, other biased by the bias potential V 5 potential V 1 ~V 4 Is determined.
【００２６】[0026]
【数２】 従って、液晶の駆動電圧（Ｖa −Ｖ5 ）の調整範囲は、
２．４６〜５Ｖとなる。この電圧範囲は、１／１６デュ
ーティの液晶の２５℃における一般的な駆動電圧が約
４．２Ｖ程度であり、液晶の製造変化や、温度変化に対
して液晶駆動電圧が３．９〜４．５Ｖに変化しても、充
分に対応できる電圧レベルである。また、図５に示すよ
うに、コントラストデータＣ1 〜Ｃ5 によって調整され
る電圧の１ステップ幅は、約８０mVと細かくなってお
り、液晶のコントラストの微小調整もできるようになっ
ている。もし、８０mV程度の細かい調整が不要なときに
は、コントラストデータＣ1 〜Ｃ5 、ＮＭＯＳ１６１〜
１６５、調整抵抗１５１〜１５５の数は、５組から４組
あるいは３組に減らせばよい。[Equation 2] Therefore, the adjustment range of the liquid crystal drive voltage (V a -V 5) is
It becomes 2.46-5V. In this voltage range, a typical drive voltage of a 1/16 duty liquid crystal at 25 ° C. is about 4.2 V, and the liquid crystal drive voltage is 3.9 to 4. Even if it changes to 5V, the voltage level is sufficient. Further, as shown in FIG. 5, the one step width of the voltage adjusted by the contrast data C 1 to C 5 is as fine as about 80 mV, and the contrast of the liquid crystal can be finely adjusted. If fine adjustment of about 80 mV is unnecessary, the contrast data C 1 to C 5 and the NMOS 161 to
165 and the number of adjustment resistors 151 to 155 may be reduced from 5 to 4 or 3.
【００２７】図６は、図１の選択信号入力端子１０４か
ら入力される選択信号ＣＰと、出力端子１１１〜１１４
から出力される選択電圧ＶS1，ＶS2及び非選択電圧Ｖ
NS1 ，ＶNS2 の電圧波形図である。図６に示すような選
択信号ＣＰが選択信号入力端子１０４に入力されると、
該選択信号ＣＰとそれがインバータ１３６で反転された
信号とによって、電子スイッチ１４１ａ〜１４４ａと１
４１ｂ〜１４４ｂとが交互にオン，オフ動作し、バイア
ス回路１３０から出力されたバイアス電位Ｖ1 〜Ｖ5 が
出力端子１１１〜１１４へ出力される。出力端子１１１
からは、選択信号ＣＰが“Ｈ”レベルときにバイアス電
位Ｖa、選択信号ＣＰが“Ｌ”レベルのときにバイアス
電位Ｖ5 の選択電圧ＶS1が出力される。出力端子１１２
からは、選択信号ＣＰが“Ｈ”レベルのときにバイアス
電位Ｖ4 、選択信号ＣＰが“Ｌ”レベルのときにバイア
ス電位Ｖ1 の非選択電圧ＶNS1 が出力される。出力端子
１１３からは、選択信号ＣＰが“Ｈ”レベルのときにバ
イアス電位Ｖ5 、選択信号ＣＰが“Ｌ”レベルのときに
バイアス電位Ｖaの選択電圧ＶS2が出力される。また、
出力端子１１４からは、選択信号ＣＰが“Ｈ”レベルの
ときにバイアス電位Ｖ2 、選択信号ＣＰが“Ｌ”レベル
のときにバイアス電位Ｖ3 の非選択電圧ＶNS2 が出力さ
れる。FIG. 6 shows the selection signal CP input from the selection signal input terminal 104 of FIG. 1 and the output terminals 111 to 114.
Select voltages V S1 , V S2 and non-select voltage V output from
It is a voltage waveform diagram of NS1 and V NS2 . When the selection signal CP as shown in FIG. 6 is input to the selection signal input terminal 104,
By the selection signal CP and the signal obtained by inverting the selection signal CP by the inverter 136, the electronic switches 141a to 144a and 1
41b to 144b are alternately turned on and off, and the bias potentials V 1 to V 5 output from the bias circuit 130 are output to the output terminals 111 to 114. Output terminal 111
From, the bias voltage V a is output when the selection signal CP is at “H” level, and the selection voltage V S1 of the bias potential V 5 is output when the selection signal CP is at “L” level. Output terminal 112
From this, the non-selection voltage V NS1 of the bias potential V 4 is output when the selection signal CP is at “H” level, and the bias potential V 1 is output when the selection signal CP is at “L” level. The output terminal 113 outputs the bias potential V 5 when the selection signal CP is at “H” level and the selection voltage V S2 of the bias potential V a when the selection signal CP is at “L” level. Also,
The output terminal 114 outputs the non-selection voltage V NS2 of the bias potential V 2 when the selection signal CP is at “H” level and the bias potential V 3 when the selection signal CP is at “L” level.
【００２８】これらの出力端子１１１〜１１４から出力
された選択電圧ＶS1，ＶS2及び非選択電圧ＶNS1 ，Ｖ
NS2 は、図２の走査電極１１及び信号電極１２に印加さ
れ、液晶パネル１０の液晶が点灯／非点灯となる。この
際、液晶の点灯／非点灯のコントラストは、ある電圧領
域で、液晶の走査電極１１と信号電極１２との電位差で
決定される。そのため、図１のコントラストデータＣ1
〜Ｃ5 によって液晶のコントラストの調整が行える。こ
の第１の本実施例では、バイアス電位調整回路１５０を
構成する調整抵抗１５１〜１５５及びＮＭＯＳ１６１〜
１６５を、容易に集積回路に内蔵可能なことから、外付
け部品を使用することなく、液晶のコントラストを調整
でき、液晶表示装置のコストの低減化が図れる。しか
も、分圧抵抗１３１〜１３５と調整抵抗１５１〜１５５
を１つの集積回路に内蔵することにより、それらの抵抗
の温度係数が同一となり、所定の液晶駆動電圧の抵抗の
温度による変化をキャンセルできる等の利点もある。こ
の第１の実施例では、調整抵抗１５１〜１５５の抵抗値
を１５１〜１５５へ行くに従って小さくしている。とこ
ろが、これを逆に、調整抵抗１５１〜１５５の抵抗値を
１５１〜１５５へ行くに従って大きくなるように設定す
ると、次のような不都合が生じる。例えば、調整抵抗１
５１の抵抗値を０．５ＫΩに設定する。同様に、調整抵
抗１５２，１５３，１５４，１５５の抵抗値を順に１．
０ＫΩ、２．０ＫΩ、４．０ＫΩ、８．０ＫΩに設定す
る。このとき、コントラストデータＣ1 〜Ｃ4 が“Ｈ”
レベルで、Ｃ5 のみが“Ｌ”レベルのとき、調整抵抗１
５５の抵抗値が８．０ＫΩと大きいため、ＮＭＯＳ１６
１〜１６４のソース電圧が１．７４Ｖ程度と高くなって
しまう。これによって基板効果が起こり、ＮＭＯＳ１６
１〜１６４のオン抵抗値が、上記のときよりも３０％程
度大きくなってしまい、コントラスト調整の精度が３０
％程度劣化するという不都合が生じる。The selection voltages V S1 and V S2 and the non-selection voltages V NS1 and V output from these output terminals 111 to 114, respectively.
NS2 is applied to the scanning electrode 11 and the signal electrode 12 in FIG. 2, and the liquid crystal of the liquid crystal panel 10 is turned on / off. At this time, the contrast of lighting / non-lighting of the liquid crystal is determined by the potential difference between the scanning electrode 11 and the signal electrode 12 of the liquid crystal in a certain voltage region. Therefore, the contrast data C 1 of FIG.
Allows adjustment of the liquid crystal contrast by -C 5. In the first embodiment, the adjusting resistors 151 to 155 and the NMOS 161 to configure the bias potential adjusting circuit 150 are provided.
Since the 165 can be easily incorporated in the integrated circuit, the contrast of the liquid crystal can be adjusted without using external parts, and the cost of the liquid crystal display device can be reduced. Moreover, the voltage dividing resistors 131 to 135 and the adjusting resistors 151 to 155.
By incorporating the above in one integrated circuit, the temperature coefficients of the resistors become the same, and there is an advantage that the change of the resistance of the predetermined liquid crystal drive voltage due to the temperature can be canceled. In the first embodiment, the resistance values of the adjusting resistors 151 to 155 are reduced as they go to 151 to 155. However, conversely, if the resistance values of the adjustment resistors 151 to 155 are set to increase as they go to 151 to 155, the following inconvenience occurs. For example, adjusting resistor 1
The resistance value of 51 is set to 0.5 KΩ. Similarly, the resistance values of the adjusting resistors 152, 153, 154 and 155 are set to 1.
Set to 0KΩ, 2.0KΩ, 4.0KΩ, 8.0KΩ. In this case, the contrast data C 1 -C 4 is "H"
Adjustment resistor 1 when only C 5 is “L” level
Since the resistance value of 55 is as large as 8.0 KΩ, the NMOS 16
The source voltage of 1-164 becomes as high as about 1.74V. This causes a substrate effect, and the NMOS 16
The on-resistance value of 1 to 164 is about 30% larger than that in the above case, and the accuracy of contrast adjustment is 30%.
There is an inconvenience of deterioration of about%.
【００２９】このように、基板効果によって高くなって
しまったＮＭＯＳ１６１〜１６５のオン抵抗値を上記の
ときと同程度にし、同程度のコントラスト調整の精度を
得るには、該ＮＭＯＳ１６１〜１６５のディメンジョン
Ｗを３０％程度大きくする必要がある。以上のように、
この第１の実施例では、１／１６デューティ、１／５バ
イアスとし、駆動電圧の調整範囲を２．４６〜５．０
Ｖ、１ステップ約８０mVとしたので、３２階調のコント
ラスト調整が行えるが、他の階調の調整も可能である。
例えば、１／３２デューティ、１／７バイアスの液晶パ
ネルに、第１の実施例を適用した例を、次の第２の実施
例に示す。As described above, in order to make the ON resistance values of the NMOSs 161 to 165 increased by the substrate effect to the same level as in the above case and obtain the same degree of contrast adjustment accuracy, the dimension W of the NMOSs 161 to 165 is required. Needs to be increased by about 30%. As mentioned above,
In the first embodiment, 1/16 duty and 1/5 bias are used, and the drive voltage adjustment range is 2.46 to 5.0.
Since V is set to about 80 mV per step, the contrast of 32 gradations can be adjusted, but other gradations can be adjusted.
For example, an example in which the first embodiment is applied to a liquid crystal panel with a 1/32 duty and a 1/7 bias is shown in the second embodiment below.
【００３０】第２の実施例 図７は、本発明の第２の実施例を示す液晶駆動電圧発生
回路の回路図であり、第１の実施例を示す図１中の要素
と共通の要素には共通の符号が付されている。この液晶
駆動電圧発生回路では、コントラストデータＣ1 〜Ｃ5
等の組数を５組から６組に増やし、コントラスト調整の
階調数を増加している。即ち、６個の制御信号入力端子
１２１〜１２６を設けると共に、バイアス電位調整回路
１５０を６組の調整抵抗１５１〜１５６及びＮＭＯＳ１
６１〜１６６で構成している。その他の回路は、図１と
同一である。図７において、例えば、第１電源電位入力
端子１０１に印加する高電源電位Ｖa を１０Ｖ、第３電
源電位入力端子１０３に印加する低電源電位Ｖb を０
Ｖ、各分圧抵抗１３１，１３２，１３４，１３５の抵抗
値をそれぞれ２．２５ＫΩ、分圧抵抗１３３の抵抗値を
６．７５ＫΩとする。調整抵抗１５１〜１５６の抵抗値
を１５６〜１５１の順に、０．２５ＫΩ、０．５ＫΩ、
１．０ＫΩ、２．０ＫΩ、４．０ＫΩ、，８．０ＫΩと
する。即ち、調整抵抗１５６〜１５１の抵抗値の比を順
に、１５６：１５５：１５４：１５３：１５２：１５１
＝１：２：４：８：１６：３２とし、第３電源電位入力
端子１０３から離れる度に、調整抵抗１５６〜１５１の
抵抗値が２倍となるように設定する。この抵抗値の２倍
は、第１の実施例で説明したように、厳密に２倍という
わけではなく、±１０％程度の範囲内であればよい。ま
た、ＮＭＯＳ１６１〜１６６のディメンジョンＷは、３
００μm とする。 Second Embodiment FIG. 7 is a circuit diagram of a liquid crystal drive voltage generating circuit showing a second embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are shown. Are assigned common reference numerals. In this liquid crystal drive voltage generation circuit, the contrast data C 1 to C 5
The number of groups such as 5 is increased from 5 to 6, and the number of gradations for contrast adjustment is increased. That is, the six control signal input terminals 121 to 126 are provided, and the bias potential adjusting circuit 150 is provided with six sets of adjusting resistors 151 to 156 and the NMOS 1.
61 to 166. The other circuits are the same as those in FIG. In FIG. 7, for example, the high power supply potential V a applied to the first power supply potential input terminal 101 is 10 V, and the low power supply potential V b applied to the third power supply potential input terminal 103 is 0.
V, the resistance value of each of the voltage dividing resistors 131, 132, 134 and 135 is 2.25 KΩ, and the resistance value of the voltage dividing resistor 133 is 6.75 KΩ. The resistance values of the adjustment resistors 151 to 156 are 0.25 KΩ, 0.5 KΩ, in the order of 156 to 151.
It is set to 1.0 KΩ, 2.0 KΩ, 4.0 KΩ, and 8.0 KΩ. That is, the ratio of the resistance values of the adjusting resistors 156 to 151 is sequentially set to 156: 155: 154: 153: 152: 151.
= 1: 2: 4: 8: 16: 32, and the resistance values of the adjustment resistors 156 to 151 are set to double each time they are separated from the third power supply potential input terminal 103. The double of the resistance value is not strictly double as described in the first embodiment, but may be within a range of about ± 10%. The dimension W of the NMOSs 161 to 166 is 3
00 μm.
【００３１】この第２の実施例では、第１の実施例に対
してコントラストデータＣ1 〜Ｃ6、調整抵抗１５１〜
１５６、ＮＭＯＳ１６１〜１６６が５組から６組に増加
しているので、第１の実施例と同様の動作により、該コ
ントラストデータＣ1 〜Ｃ6によって第２電源電位入力
端子１０２のバイアス電位Ｖ5 を調整でき、それによっ
て６４階調のコントラスト調整が行える。The second embodiment is different from the first embodiment in contrast data C 1 to C 6 and adjusting resistors 151 to 151.
Since 156 and NMOS 161 to 166 are increased from 5 sets to 6 sets, the bias data V 5 of the second power supply potential input terminal 102 is generated by the contrast data C 1 to C 6 by the same operation as in the first embodiment. Can be adjusted, and accordingly, contrast adjustment of 64 gradations can be performed.
【００３２】ここで、第２電源電位入力端子１０２のバ
イアス電位Ｖ5 を基準にすると、分圧抵抗１３１〜１３
５の各端子のバイアス電位Ｖ1 〜Ｖ5 は順に次のように
なる。Here, based on the bias potential V 5 of the second power source potential input terminal 102, the voltage dividing resistors 131 to 13 are used.
The bias potentials V 1 to V 5 of the terminals 5 are as follows in order.
【００３３】[0033]
【数３】 また、液晶の駆動電圧（Ｖa −Ｖ5 ）の調整範囲は５．
０〜１０．０Ｖとなる。この電圧範囲は、１／３２デュ
ーティの液晶の２５℃における一般的な駆動電圧が８．
５Ｖであり、液晶の製造変化や温度変化に対しても、充
分に対応できるレベルである。コントラストデータＣ1
〜Ｃ6 により調整される電圧の１ステップ幅は約８０mV
と細かくなっており、液晶のコントラストの微小調整も
可能である。[Equation 3] The adjustment range of the liquid crystal drive voltage (V a -V 5) 5.
It becomes 0 to 10.0V. In this voltage range, a typical driving voltage of 1/32 duty liquid crystal at 25 ° C. is 8.
It is 5V, which is a level that can sufficiently cope with changes in liquid crystal production and changes in temperature. Contrast data C 1
One step width of the voltage adjusted by ~ C 6 is about 80mV
It is fine, and it is also possible to finely adjust the contrast of the liquid crystal.
【００３４】また、第１の実施例と同様に、１／５バイ
アス、１／１６デューティとし、１ステップ幅を約４０
mVというように微小調整を行いたい場合も、この第２の
実施例で６４階調のコントラスト調整を行うことが可能
となる。但し、この場合には、例えば各分圧抵抗１３１
〜１３５の抵抗値を全て等しく３ＫΩとし、高電源電位
Ｖa を例えば５Ｖ、低電源電位Ｖb を例えば０Ｖとす
る。さらに、調整抵抗１５１〜１５６の抵抗値を１５６
〜１５１の順に、０．２５ＫΩ、０．５ＫΩ、１．０Ｋ
Ω、２．０ＫΩ、４．０ＫΩ、８．０ＫΩとし、ＮＭＯ
Ｓ１６１〜１６６の各ディメンジョンＷを３００μm と
する必要がある。ここで、調整抵抗１５１〜１５６の抵
抗値は、１５６〜１５１へ行くに従って２倍づつ増大す
るように設定してあるが、これも前述したように、厳密
に２倍である必要ではなく、±１０％程度の範囲内であ
ればよい。Further, similarly to the first embodiment, the 1/5 bias and the 1/16 duty are set, and one step width is about 40.
Even when a minute adjustment such as mV is desired, the contrast adjustment of 64 gradations can be performed in the second embodiment. However, in this case, for example, each voltage dividing resistor 131
The resistance value of 135 and all equally 3 k [Omega, high power supply potential V a, for example 5V, and a low power supply potential V b for example 0V. Further, the resistance values of the adjustment resistors 151 to 156 are set to 156
〜151 in order of 0.25KΩ, 0.5KΩ, 1.0K
Ω, 2.0KΩ, 4.0KΩ, 8.0KΩ, NMO
It is necessary to set each dimension W of S161 to 166 to 300 μm. Here, the resistance values of the adjustment resistors 151 to 156 are set so as to increase by 2 times as they go to 156 to 151, but as described above, this does not need to be exactly 2 times, and ± It may be in the range of about 10%.
【００３５】以下同様に、コントラストデータＣ1 〜Ｃ
6 、調整抵抗１５１〜１５６、及びＮＭＯＳ１６１〜１
６６の組数を所望の数まで増加させることにより、駆動
電圧の調整範囲をさらに拡大できる。しかも、駆動電圧
を調整するための１ステップ幅をさらに細かくすること
も可能である。Similarly, the contrast data C 1 to C
6 , adjustment resistors 151 to 156, and NMOS 161-1
The adjustment range of the drive voltage can be further expanded by increasing the number of sets of 66 to a desired number. Moreover, it is possible to make the step width for adjusting the drive voltage finer.
【００３６】第３の実施例 図８は、本発明の第３の実施例を示す液晶駆動電圧発生
回路の回路図であり、第１の実施例を示す図１中の要素
と共通の要素には共通の符号が付されている。この液晶
駆動電圧発生回路では、図１のバイアス電位調整回路１
５０に代えてバイアス電位調整回路１５０Ａが設けられ
ている。このバイアス電位調整回路１５０Ａは、図１と
同様の調整抵抗１５１〜１５５と、図１の能動素子であ
るＮＭＯＳ１６１〜１６５に代わるＰＭＯＳ１７１〜１
７５とで、構成されている。第１電源電位入力端子１０
１には低電源電位Ｖb が、第３電源電位入力端子１０５
には高電源電位Ｖa がそれぞれ印加されるようになって
いる。また、図１に示す選択信号入力端子１０４に接続
されたインバータ１３６に代えて、インバータ１３７が
設けられ、該選択信号入力端子１０４が電子スイッチ１
４１ｂ〜１４４ｂに接続されると共に、該インバータ１
３７が電位スイッチ１４１ａ〜１４４ａに接続されてい
る。 Third Embodiment FIG. 8 is a circuit diagram of a liquid crystal drive voltage generating circuit showing a third embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are shown in FIG. Are assigned common reference numerals. In this liquid crystal drive voltage generating circuit, the bias potential adjusting circuit 1 shown in FIG.
A bias potential adjusting circuit 150A is provided in place of 50. This bias potential adjusting circuit 150A includes adjusting resistors 151 to 155 similar to those in FIG. 1 and PMOSs 171 to 1 instead of the NMOS 161 to 165 which are the active elements in FIG.
And 75. First power supply potential input terminal 10
1, the low power supply potential V b is supplied to the third power supply potential input terminal 105.
A high power supply potential V a is applied to each of them. An inverter 137 is provided in place of the inverter 136 connected to the selection signal input terminal 104 shown in FIG.
41b to 144b, and the inverter 1
37 is connected to the potential switches 141a to 144a.
【００３７】図９は、図８の選択信号入力端子１０４に
入力される選択信号ＣＰと出力端子１１１〜１１４から
出力される選択電圧ＶS1，ＶS2及非選択電圧ＶNS1 ，Ｖ
NS2の電圧波形図である。この図を参照しつつ、図８の
動作を説明する。第１の実施例を示す図１の場合、コン
トラストデータＣ1 〜Ｃ5 が“Ｈ”レベルのときにＮＭ
ＯＳ１６１〜１６５がオンし、それに対応した各調整抵
抗１５１〜１５５の第１端子と第２端子が短絡する。こ
れに対し、この第３の実施例では、ＮＭＯＳ１６１〜１
６５をＰＭＯＳ１７１〜１７５に置き換えたので、コン
トラストデータＣ1 〜Ｃ5 が“Ｌ”レベルのときに該Ｐ
ＭＯＳ１７１〜１７５がオンし、それに対応した各調整
抵抗１５１〜１５５の第１端子と第２端子が短絡する。FIG. 9 shows a selection signal CP input to the selection signal input terminal 104 and selection voltages V S1 and V S2 and non-selection voltages V NS1 and V output from the output terminals 111 to 114 of FIG.
It is a voltage waveform diagram of NS2 . The operation of FIG. 8 will be described with reference to this figure. In the case of FIG. 1 showing the first embodiment, when the contrast data C 1 to C 5 are at “H” level, NM
The OSs 161 to 165 are turned on, and the first terminals and the second terminals of the corresponding adjustment resistors 151 to 155 are short-circuited. On the other hand, in the third embodiment, the NMOS 161-1
Since 65 is replaced with PMOS 171-175, when the contrast data C 1 -C 5 is at "L" level, the P
The MOSs 171 to 175 are turned on, and the first terminal and the second terminal of the corresponding adjustment resistors 151 to 155 are short-circuited.
【００３８】また、第１の実施例と異なり、電位Ｖa ，
Ｖb ，Ｖ1 〜Ｖ5 の関係はＶb ＜Ｖ1 ＜Ｖ2 ＜Ｖ3 ＜Ｖ
4 ＜Ｖ5 ≦Ｖa （１／５バイアス以上の場合）となる。
そのため、図示しないコントラストデータ発生回路から
制御信号入力端子１２１〜１２５に入力されるコントラ
ストデータＣ1 〜Ｃ5 のコントラストデータコードが
“００”のとき、ＰＭＯＳ１７１〜１７５の全てがオン
する。これにより、バイアス電位Ｖ5 が１番高く、コン
トラストデータコードが大きくなるに従って該バイアス
電位Ｖ5 が低くなって行き、該コントラストデータコー
ドが“１Ｆ”のとき、該バイアス電位Ｖ5 が最低とな
る。よって、このコントラストデータＣ1 〜Ｃ5 によっ
て調整可能なバイアス電位Ｖ5 を基準に、各分圧抵抗１
３１〜１３５の端子のバイアス電位Ｖ1 〜Ｖ4 を表す
と、次のように該バイアス電位Ｖ5 によってバイアス電
位Ｖ1 〜Ｖ4 のレベルが決定される。Further, unlike the first embodiment, the potential V a ,
The relationship between V b and V 1 to V 5 is V b <V 1 <V 2 <V 3 <V
4 <V 5 ≦ V a (for 1/5 bias or more).
Therefore, when the contrast data code of the contrast data C 1 to C 5 input to the control signal input terminals 121 to 125 from the contrast data generation circuit (not shown) is “00”, all the PMOSs 171 to 175 are turned on. As a result, the bias potential V 5 becomes highest and the bias potential V 5 becomes lower as the contrast data code becomes larger. When the contrast data code is “1F”, the bias potential V 5 becomes the lowest. .. Therefore, with reference to the bias potential V 5 that can be adjusted by the contrast data C 1 to C 5 , each voltage dividing resistor 1
Expressing bias potential V 1 ~V 4 terminal of 31-135, the level of the bias potential V 1 ~V 4 is determined by the bias potential V 5 as follows.
【００３９】[0039]
【数４】 そして、コントラストデータコードが“００”のとき、
液晶の駆動電圧（Ｖ5 −Ｖb ）が１番大きく５．０Ｖと
なり、該コントラストデータコードが大きくなるに従っ
て該液晶の駆動電圧（Ｖ5 −Ｖb ）が徐々に、かつ単調
に減少して行く。コントラストデータコードが“１Ｆ”
となったとき、液晶の駆動電圧（Ｖ5 −Ｖb ）が１番小
さく、２．４６Ｖとなる。[Equation 4] When the contrast data code is "00",
Liquid crystal drive voltage (V 5 -V b) that flies large 5.0V, and the driving voltage of the liquid crystal in accordance with the contrast data code increases (V 5 -V b) gradually and monotonically decreases go. Contrast data code is "1F"
Then, the driving voltage (V 5 −V b ) of the liquid crystal becomes the smallest and becomes 2.46V.
【００４０】この第３の実施例では、電位レベルがＶb
＜Ｖ1 ＜Ｖ2 ＜Ｖ3 ＜Ｖ4 ＜Ｖ5 ≦Ｖa という関係にあ
り、このバイアス電位Ｖ1 〜Ｖ5 が電子スイッチ回路１
４０に入力される。電子スイッチ回路１４０では、選択
信号入力端子１０４に入力される選択信号ＣＰによって
電位スイッチ１４１ｂ〜１４４ｂがオン，オフ動作する
と共に、該選択信号ＣＰがインバータ１３７で反転さ
れ、その反転信号によって電子スイッチ１４１ａ〜１４
４ａが該電子スイッチ１４１ｂ〜１４４ｂと交互にオ
ン，オフ動作する。そのため、選択信号ＣＰの電位レベ
ルよってバイアス電位Ｖ1 〜Ｖ5 が電子スイッチ１４１
ａ〜１４４ａ，１４１ｂ〜１４４ｂを介して選択電圧Ｖ
S1，ＶS2及び非選択電圧ＶNS1 ，ＶNS2 の形で出力端子
１１１〜１１４へ出力される。図９は、図８に示す選択
信号ＣＰに対する選択電圧ＶS1，ＶS2及び非選択電圧Ｖ
NS1 ，ＶNS2 の出力波形図である。図９に示すように、
出力端子１１１からは、選択信号ＣＰが“Ｈ”レベルの
ときにバイアス電位Ｖ5 、該選択信号ＣＰが“Ｌ”レベ
ルのときに低電源電位Ｖb の選択電圧ＶS1が出力され
る。出力端子１１２からは、選択信号ＣＰが“Ｈ”レベ
ルのときにバイアス電位Ｖ1 、該選択信号ＣＰが“Ｌ”
レベルのときにバイアス電位Ｖ4 の非選択電圧ＶNS1 が
出力される。出力端子１１３からは、選択信号ＣＰが
“Ｈ”レベルのときに低電源電位Ｖb、該選択信号ＣＰ
が“Ｌ”レベルのときにバイアス電位Ｖ5 の選択電圧Ｖ
S2が出力される。さらに、出力端子１１４からは、選択
信号ＣＰが“Ｈ”レベルのときにバイアス電位Ｖ3 、該
選択信号ＣＰが“Ｌ”レベルのときにバイアス電位Ｖ2
の非選択電圧ＶNS2 が出力される。In the third embodiment, the potential level is V b.
<V 1 <V 2 <V 3 <V 4 <V 5 ≦ V a , and the bias potentials V 1 to V 5 are the electronic switch circuits 1.
40 is input. In the electronic switch circuit 140, the potential switches 141b to 144b are turned on / off by the selection signal CP input to the selection signal input terminal 104, the selection signal CP is inverted by the inverter 137, and the electronic switch 141a is inverted by the inverted signal. ~ 14
4a alternately turns on and off with the electronic switches 141b to 144b. Therefore, depending on the potential level of the selection signal CP, the bias potentials V 1 to V 5 are changed to the electronic switch 141.
a to 144a and 141b to 144b, the selection voltage V
The signals are output to the output terminals 111 to 114 in the form of S1 , V S2 and non-selection voltages V NS1 , V NS2 . FIG. 9 shows selection voltages V S1 , V S2 and a non-selection voltage V S for the selection signal CP shown in FIG.
It is an output waveform diagram of NS1 and V NS2 . As shown in FIG.
The output terminal 111 outputs the bias potential V 5 when the selection signal CP is at “H” level and the selection voltage V S1 of the low power supply potential V b when the selection signal CP is at “L” level. From the output terminal 112, when the selection signal CP is at the “H” level, the bias potential V 1 and the selection signal CP are at the “L” level.
At the level, the non-selection voltage V NS1 of the bias potential V 4 is output. From the output terminal 113, when the selection signal CP is at "H" level, the low power supply potential V b , the selection signal CP
Is at "L" level, select voltage V of bias potential V 5
S2 is output. Further, from the output terminal 114, the bias potential V 3 is applied when the selection signal CP is “H” level, and the bias potential V 2 is applied when the selection signal CP is “L” level.
The non-selection voltage V NS2 is output.
【００４１】そして、これらの選択電圧ＶS1，ＶS2及び
ＶNS1 ，ＶNS2 が図２に示す液晶パネル１０の走査電極
１１及び信号電極１２に印加され、該液晶パネル１０の
液晶が点灯／非点灯される。このように、図示しないコ
ントラストデータ発生回路から出力されたコントラスト
データＣ1 〜Ｃ5 により、液晶のコントラスト調整が行
え、第１の実施例と同様の利点が得られる。Then, these selection voltages V S1 , V S2 and V NS1 , V NS2 are applied to the scan electrodes 11 and the signal electrodes 12 of the liquid crystal panel 10 shown in FIG. 2, and the liquid crystal of the liquid crystal panel 10 is turned on / off. It is lit. Thus, the contrast data C 1 to C 5 output from the contrast data generation circuit (not shown) can be used to adjust the contrast of the liquid crystal, and the same advantages as those of the first embodiment can be obtained.
【００４２】第４の実施例 図１０は、本発明の第４の実施例を示す液晶駆動電圧発
生回路の回路図であり、第１の実施例を示す図１中の要
素と共通の要素には共通の符号が付されている。 Fourth Embodiment FIG. 10 is a circuit diagram of a liquid crystal drive voltage generation circuit showing a fourth embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are shown in FIG. Are assigned common reference numerals.
【００４３】この液晶駆動電圧発生回路では、図１のバ
イアス電位調整回路１５０に代えて、構成の異なるバイ
アス電位調整回路１５０Ｂが設けられている。このバイ
アス電位調整回路１５０Ｂは、図１と同様の調整抵抗１
５１〜１５５と、図１のＮＭＯＳ１６１〜１６５に代わ
るアナログスイッチとで、構成されている。アナログス
イッチは、ドレイン同士とソース同士が共通接続された
並列接続のＰＭＯＳ１８０ａ〜１８５ａ及びＮＭＯＳ１
８１ｂ〜１８５ｂより構成されている。そして、制御信
号入力端子１２１〜１２５が各ＮＭＯＳ１８１ｂ〜１８
５ｂのゲートに接続されると共に、信号反転用のインバ
ータ１９１〜１９４を介して各ＰＭＯＳ１８０ａ〜１８
５ａのゲートにそれぞれ接続されている。In this liquid crystal drive voltage generating circuit, a bias potential adjusting circuit 150B having a different structure is provided in place of the bias potential adjusting circuit 150 of FIG. This bias potential adjusting circuit 150B has an adjusting resistor 1 similar to that shown in FIG.
51 to 155 and analog switches replacing the NMOSs 161 to 165 of FIG. The analog switch includes parallel-connected PMOSs 180a to 185a and NMOSs 1 in which drains and sources are commonly connected.
It is composed of 81b to 185b. The control signal input terminals 121 to 125 are connected to the NMOSs 181b to 18
5b and is connected to the gates of the PMOSs 5a and 5b through the inverters 191 to 194 for signal inversion.
5a is connected to each gate.
【００４４】この液晶駆動電圧発生回路では、図１のＮ
ＭＯＳ１６１〜１６５に代えて、それと同一動作を行う
ＰＭＯＳ１８１ａ〜１８５ａ及びＮＭＯＳ１８１ｂ〜１
８５ｂからなるアナログスイッチが設けられているた
め、第１の実施例と同様に、制御信号入力端子１２１〜
１２５に入力されるコントラストデータＣ1 〜Ｃ5 によ
り、液晶のコントラスト調整が行え、第１の実施例と同
様の利点が得られる。なお、本発明は上記実施例に限定
されず、例えば、バイアス電位調整回路１５０，１５０
Ａ，１５０Ｂを、ＮＭＯＳ１６１〜１６６、ＰＭＯＳ１
７１〜１７５、あるいはＰＭＯＳ１８１ａ〜１８５ａ及
びＮＭＯＳ１８１ｂ〜１８５ｂからなるアナログスイッ
チに代えて、他のトランジスタ等を用いた能動素子で構
成してもよい。また、電子スイッチ回路１４０を図示以
外の回路構成にしたり、コントラストデータＣ1 〜Ｃ6
により動作する能動素子等の組数を任意の数にしたり、
さらに図２に示す液晶マトリクスパネル駆動装置の全体
構成を図示以外の構成に変形する等、種々の変形が可能
である。In this liquid crystal drive voltage generating circuit, N of FIG.
Instead of the MOSs 161 to 165, PMOSs 181a to 185a and NMOSs 181b to 1 that perform the same operation as the MOSs 161 to 165.
Since the analog switch 85b is provided, as in the first embodiment, the control signal input terminals 121 to 121
With the contrast data C 1 to C 5 input to 125, the contrast of the liquid crystal can be adjusted, and the same advantages as in the first embodiment can be obtained. The present invention is not limited to the above-mentioned embodiment, and for example, the bias potential adjusting circuits 150, 150 may be used.
A, 150B are NMOS 161-166, PMOS1
71-175, or instead of the analog switch composed of PMOS 181a-185a and NMOS 181b-185b, an active element using another transistor or the like may be used. Further, the electronic switch circuit 140 may have a circuit configuration other than that shown in the drawing, or the contrast data C 1 to C 6
The number of active elements etc. operated by can be set to any number,
Further, various modifications are possible, such as modifying the entire structure of the liquid crystal matrix panel driving device shown in FIG. 2 to a structure other than that shown in the drawing.
【００４５】[0045]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、集積化の容易な抵抗手段と能動素子を用いて
バイアス電位調整回路を構成し、該バイアス電位調整回
路によって液晶のコントラストを調整するようにしてい
るので、該バイアス電位調整回路を容易に集積回路に内
蔵できる。しかも、バイアス電位調整回路を構成する第
２抵抗手段及び能動素子の組数を増加させれば、液晶の
コントラストの微調整が可能になるばかりか、従来のよ
うな外付け部品であるコントラスト調整用の可変抵抗が
なくなることにより、回路の小型化が図れる上に、製造
工程数を減少でき、それによって液晶表示装置のコスト
の低減化が可能となる。さらに、バイアス回路を構成す
る第１抵抗手段とバイアス電位調整回路を構成する第２
抵抗手段とを、一つの集積回路に内蔵することにより、
抵抗の温度係数が同一となり、所定の液晶駆動電圧にお
ける抵抗の温度による変化をキャンセルできる。As described in detail above, according to the first aspect of the present invention, a bias potential adjusting circuit is configured by using a resistance means and an active element which can be easily integrated, and the bias potential adjusting circuit is used to control the liquid crystal. Since the contrast is adjusted, the bias potential adjusting circuit can be easily incorporated in the integrated circuit. Moreover, by increasing the number of sets of the second resistance means and the active elements constituting the bias potential adjusting circuit, not only fine adjustment of the contrast of the liquid crystal becomes possible but also the conventional external component for contrast adjustment. By eliminating the variable resistance of No. 3, the circuit can be downsized, and the number of manufacturing steps can be reduced, thereby reducing the cost of the liquid crystal display device. Further, the first resistance means forming the bias circuit and the second resistance forming the bias potential adjusting circuit.
By incorporating the resistance means and one integrated circuit,
Since the temperature coefficient of resistance becomes the same, it is possible to cancel the change of resistance due to temperature at a predetermined liquid crystal drive voltage.
【００４６】第２、第３、第４及び第５の発明によれ
ば、能動素子をＮＭＯＳ、ＰＭＯＳ、あるいはアナログ
スイッチで構成したので、それらの能動素子を制御信号
の電圧によってオン，オフ制御でき、バイアス電位調整
回路の回路構成を簡単化できる。According to the second, third, fourth and fifth aspects of the invention, since the active elements are composed of NMOS, PMOS or analog switches, these active elements can be on / off controlled by the voltage of the control signal. The circuit configuration of the bias potential adjusting circuit can be simplified.
【００４７】第６の発明によれば、第２抵抗手段群を構
成する各第２抵抗手段の抵抗値を、全て異なる構成にし
たので、液晶駆動電圧の調整範囲を広くできる。第７の
発明によれば、第２抵抗手段群を構成する各第２抵抗手
段の抵抗値を、第３電源電位入力端子から離れるに従っ
て、大きくしているので、能動素子のオン抵抗の値が小
さくなってコントラスト調整の精度を向上できる。第８
の発明によれば、第２抵抗手段群を構成する各第２抵抗
手段の抵抗値を、第３電源電位入力端子から離れるに従
ってほぼ２倍づつ増加するようにしたので、ほぼ直線的
にコントラスト調整を行うことができる。According to the sixth aspect, since the resistance values of the respective second resistance means constituting the second resistance means group are all different from each other, the adjustment range of the liquid crystal drive voltage can be widened. According to the seventh invention, since the resistance value of each second resistance means constituting the second resistance means group is increased as the distance from the third power supply potential input terminal increases, the on-resistance value of the active element is The accuracy can be improved by reducing the contrast. 8th
According to the invention, the resistance value of each of the second resistance means constituting the second resistance means group is increased by about two times with increasing distance from the third power supply potential input terminal, so that the contrast is adjusted substantially linearly. It can be performed.
【００４８】第９の発明によれば、第２抵抗手段群を３
個以上の第２抵抗手段で構成したので、少ない数の抵抗
手段でコントラスト調整が行え、回路構成の簡単化と回
路の小型化が可能となる。According to the ninth invention, the second resistance means group has three
Since the number of the second resistance units is more than one, the contrast adjustment can be performed with a small number of the resistance units, and the circuit configuration can be simplified and the circuit can be downsized.
【図１】本発明の第１の実施例を示す液晶駆動電圧発生
回路の回路図である。FIG. 1 is a circuit diagram of a liquid crystal drive voltage generation circuit showing a first embodiment of the present invention.
【図２】従来の液晶マトリクスパネル駆動装置の回路図
である。FIG. 2 is a circuit diagram of a conventional liquid crystal matrix panel driving device.
【図３】図２に示す従来の液晶駆動電圧発生回路の回路
図である。FIG. 3 is a circuit diagram of a conventional liquid crystal drive voltage generation circuit shown in FIG.
【図４】図３の選択信号ＣＰに対する出力波形図であ
る。FIG. 4 is an output waveform diagram for the selection signal CP of FIG.
【図５】図１のコントラストデータＣ1 〜Ｃ5 とバイア
ス電位Ｖ5 を示す図である。 5 is a diagram showing the contrast data C 1 to C 5 and the bias potential V 5 of FIG.
【図６】図１の選択信号ＣＰに対する出力波形図であ
る。FIG. 6 is an output waveform diagram for the selection signal CP of FIG.
【図７】本発明の第２の実施例を示す液晶駆動電圧発生
回路の回路図である。FIG. 7 is a circuit diagram of a liquid crystal drive voltage generation circuit showing a second embodiment of the present invention.
【図８】本発明の第３の実施例を示す液晶駆動電圧発生
回路の回路図である。FIG. 8 is a circuit diagram of a liquid crystal drive voltage generation circuit showing a third embodiment of the present invention.
【図９】図８の選択信号ＣＰに対する出力波形図であ
る。9 is an output waveform diagram for the selection signal CP of FIG.
【図１０】本発明の第４の実施例を示す液晶駆動電圧発
生回路の回路図である。FIG. 10 is a circuit diagram of a liquid crystal drive voltage generating circuit showing a fourth embodiment of the present invention.
１０ 液晶パネル １１ 走査電極 １２ 信号電極 ３２，４３ 電子スイッ
チ回路 １０１，１０２，１０３ 第１，第
２，第３電源電位入力端子 １１１〜１１４ 出力端子 １２１〜１２６ 制御信号入
力端子 １３０ バイアス回
路 １３１〜１３５ 分圧抵抗 １４０ 電子スイッ
チ回路 １４１ａ，１４１ｂ〜１４４ａ，１４４ｂ 電子スイッ
チ １５０，１５０Ａ，１５０Ｂ バイアス電
位調整回路 １５１〜１５６ 調整抵抗 １６１〜１６６ ＮＭＯＳ １７１〜１７５ ＰＭＯＳ １８１ａ〜１８５ａ ＰＭＯＳ １８１ｂ〜１８５ｂ ＮＭＯＳ Ｃ1 〜Ｃ6 コントラス
トデータ ＣＰ 選択信号 Ｖa 高電源電位 Ｖb 低電源電位 ＶS1，ＶS2 選択電圧 ＶNS1 ，ＶNS2 非選択電圧10 Liquid crystal panel 11 Scan electrode 12 Signal electrode 32,43 Electronic switch circuit 101, 102, 103 1st, 2nd, 3rd power supply potential input terminal 111-114 Output terminal 121-126 Control signal input terminal 130 Bias circuit 131-135 Voltage dividing resistor 140 Electronic switch circuit 141a, 141b to 144a, 144b Electronic switch 150, 150A, 150B Bias potential adjusting circuit 151 to 156 Adjusting resistor 161 to 166 NMOS 171 to 175 PMOS 181a to 185a PMOS 181b to 185b NMOS C 1 to C 6 Contrast data CP selection signal V a High power supply potential V b Low power supply potential V S1 , V S2 selection voltage V NS1 , V NS2 non-selection voltage
Claims (9)
アス回路と、前記バイアス電位を調整するバイアス電位
調整回路とを備え、前記バイアス電位から液晶パネル駆
動用の液晶駆動電圧を発生する液晶駆動電圧発生回路に
おいて、 前記バイアス回路は、複数個ｎの第１抵抗手段が直列接
続された第１抵抗手段群を有し、該第１抵抗手段群の第
１末端端子が所定電位印加用の第１電源電位入力端子に
接続され、該第１抵抗手段群の第２末端端子が第２電源
電位入力端子に接続され、所定の前記バイアス電位を該
第１抵抗手段群の所定の端子より取り出す構成にし、 前記バイアス電位調整回路は、第１端子及び第２端子を
それぞれ有する複数個ｎの第２抵抗手段と、第３端子の
入力電位によって第１端子と第２端子間がそれぞれオ
ン，オフ制御される複数個ｎの能動素子と、その各能動
素子の第３端子に接続され論理レベルの制御信号をそれ
ぞれ入力する複数個ｎの制御信号入力端子とを備え、該
複数個ｎの第２抵抗手段の第１端子及び第２端子が順次
直列接続されて第２抵抗手段群が形成され、その第１端
子側の第１末端端子が前記第２電源電位入力端子に接続
されると共にその第２端子側の第２末端端子が所定電位
印加用の第３電源電位入力端子に接続され、該各能動素
子の第１端子が該各第２抵抗手段の第１端子にそれぞれ
接続されると共に該各能動素子の第２端子が該各第２抵
抗手段の第２端子にそれぞれ接続された構成にした、 ことを特徴とする液晶駆動電圧発生回路。1. A liquid crystal drive voltage generating circuit that includes a bias circuit that outputs a liquid crystal drive bias potential and a bias potential adjustment circuit that adjusts the bias potential, and that generates a liquid crystal drive voltage for driving a liquid crystal panel from the bias potential. In the circuit, the bias circuit has a first resistance means group in which a plurality of n first resistance means are connected in series, and a first terminal terminal of the first resistance means group has a first power supply for applying a predetermined potential. A potential input terminal, a second end terminal of the first resistance means group is connected to a second power supply potential input terminal, and the predetermined bias potential is taken out from a predetermined terminal of the first resistance means group, The bias potential adjusting circuit includes a plurality of n second resistance means each having a first terminal and a second terminal, and ON / OFF control between the first terminal and the second terminal according to an input potential of the third terminal. A plurality of n active elements and a plurality of n control signal input terminals connected to the third terminals of the respective active elements and respectively inputting a control signal of a logic level. The first terminal and the second terminal are sequentially connected in series to form a second resistance means group, and the first terminal terminal on the first terminal side is connected to the second power supply potential input terminal and the second terminal thereof. The second terminal on the side is connected to a third power supply potential input terminal for applying a predetermined potential, the first terminal of each active element is connected to the first terminal of each second resistance means, and each active A liquid crystal drive voltage generating circuit, wherein a second terminal of the element is connected to a second terminal of each of the second resistance means.
おいて、 前記能動素子は、ＮチャンネルＭＯＳＦＥＴで構成して
前記第１端子をドレイン、前記第２端子をソース、前記
第３端子をゲートとし、 前記第１電源電位入力端子に高電位レベルを印加すると
共に前記第３電源電位入力端子に低電位レベルを印加す
る構成にしたことを特徴とする液晶駆動電圧発生回路。2. The liquid crystal drive voltage generating circuit according to claim 1, wherein the active element is an N-channel MOSFET, the first terminal is a drain, the second terminal is a source, and the third terminal is a gate. A liquid crystal drive voltage generating circuit having a configuration in which a high potential level is applied to the first power source potential input terminal and a low potential level is applied to the third power source potential input terminal.
おいて、 前記能動素子は、ＰチャンネルＭＯＳＦＥＴで構成して
前記第１端子をドレイン、前記第２端子をソース、前記
第３端子をゲートとし、 前記第１電源電位入力端子に低電位レベルを印加すると
共に前記第３電源電位入力端子に高電位レベルを印加す
る構成にしたことを特徴とする液晶駆動電圧発生回路。3. The liquid crystal drive voltage generating circuit according to claim 1, wherein the active element is a P-channel MOSFET and the first terminal is a drain, the second terminal is a source, and the third terminal is a gate. A liquid crystal drive voltage generating circuit, characterized in that a low potential level is applied to the first power source potential input terminal and a high potential level is applied to the third power source potential input terminal.
おいて、 前記能動素子は、アナログスイッチで構成して前記第１
端子をドレイン、前記第２端子をソース、前記第３端子
をゲートとし、 前記第１電源電位入力端子に高電位レベルを印加すると
共に前記第３電源電位入力端子に低電位レベルを印加す
る構成にしたことを特徴とする液晶駆動電圧発生回路。4. The liquid crystal drive voltage generating circuit according to claim 1, wherein the active element is formed of an analog switch.
A terminal is a drain, the second terminal is a source, the third terminal is a gate, and a high potential level is applied to the first power supply potential input terminal and a low potential level is applied to the third power supply potential input terminal. A liquid crystal drive voltage generation circuit characterized in that
おいて、 前記能動素子は、アナログスイッチで構成して前記第１
端子をドレイン、前記第２端子をソース、前記第３端子
をゲートとし、 前記第１電源電位入力端子に低電位レベルを印加すると
共に前記第３電源電位入力端子に高電位レベルを印加す
る構成にしたことを特徴とする液晶駆動電圧発生回路。5. The liquid crystal drive voltage generating circuit according to claim 1, wherein the active element is an analog switch and is the first switch.
A terminal is a drain, the second terminal is a source, the third terminal is a gate, and a low potential level is applied to the first power supply potential input terminal and a high potential level is applied to the third power supply potential input terminal. A liquid crystal drive voltage generation circuit characterized in that
おいて、 前記第２抵抗手段群を構成する各第２抵抗手段の抵抗値
は、全て異なる構成にしたことを特徴とする液晶駆動電
圧発生回路。6. The liquid crystal drive voltage generation circuit according to claim 1, wherein the resistance values of the respective second resistance means constituting the second resistance means group are all different from each other. circuit.
おいて、 前記第２抵抗手段群を構成する各第２抵抗手段の抵抗値
は、前記第３電源電位入力端子側が小さく、前記第２電
源電位入力端子側が大きくなる構成にしたことを特徴と
する液晶駆動電圧発生回路。7. The liquid crystal drive voltage generating circuit according to claim 1, wherein a resistance value of each second resistance means forming the second resistance means group is small on the third power supply potential input terminal side, and the second power supply is small. A liquid crystal drive voltage generating circuit having a configuration in which the potential input terminal side becomes large.
おいて、 前記第２抵抗手段群を構成する各第２抵抗手段の抵抗値
は、前記第３電源電位入力端子側から前記第２電源電位
入力端子側へ、各隣り合う抵抗値がほぼ２倍づつ増加す
る構成にしたことを特徴とする液晶駆動電圧発生回路。8. The liquid crystal drive voltage generating circuit according to claim 1, wherein the resistance value of each of the second resistance means constituting the second resistance means group is from the third power supply potential input terminal side to the second power supply potential. A liquid crystal drive voltage generating circuit, characterized in that the resistance value of each adjacent resistance increases by approximately two to the input terminal side.
おいて、 前記第２抵抗手段群を構成する第２抵抗手段の個数ｎを
３以上としたことを特徴とする液晶駆動電圧発生回路。9. The liquid crystal drive voltage generating circuit according to claim 1, wherein the number n of the second resistance means constituting the second resistance means group is 3 or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5481892A JPH05257120A (en) | 1992-03-13 | 1992-03-13 | Liquid crystal driving voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5481892A JPH05257120A (en) | 1992-03-13 | 1992-03-13 | Liquid crystal driving voltage generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257120A true JPH05257120A (en) | 1993-10-08 |
Family
ID=12981279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5481892A Withdrawn JPH05257120A (en) | 1992-03-13 | 1992-03-13 | Liquid crystal driving voltage generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257120A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-03-13 JP JP5481892A patent/JPH05257120A/en not_active Withdrawn
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