JPH05250254A - 記憶回路 - Google Patents
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- JPH05250254A JPH05250254A JP4046484A JP4648492A JPH05250254A JP H05250254 A JPH05250254 A JP H05250254A JP 4046484 A JP4046484 A JP 4046484A JP 4648492 A JP4648492 A JP 4648492A JP H05250254 A JPH05250254 A JP H05250254A
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- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】高速にビット操作を行なえるとともに、ＣＰＵ
の性能をそのまま発揮させることのできる記憶回路を提
供することにある。 【構成】記憶回路１０８は、メモリセル部１０９および
このメモリセル部に対してビット単位の書き込みを制御
するビット操作部１１０とを備え且つ少なくとも２つの
装置から異なるタイミングでデータの読み出しまたはデ
ータの書き込みを行うことのできるランダムアクセスメ
モリ１０２と、メモリセル部１０９に対する書き込みの
ビット単位にビット操作部１１０の動作を制御するレジ
スタ１０５とを有する。しかも、このレジスタ１０５に
より書き込みを許可されたビットについてはビット操作
部１１０を介してメモリセル部１０９の内容を書き換え
るが、書き込みを禁止されたビットについてはメモリセ
ル部１０９の内容を保持するように構成される。
の性能をそのまま発揮させることのできる記憶回路を提
供することにある。 【構成】記憶回路１０８は、メモリセル部１０９および
このメモリセル部に対してビット単位の書き込みを制御
するビット操作部１１０とを備え且つ少なくとも２つの
装置から異なるタイミングでデータの読み出しまたはデ
ータの書き込みを行うことのできるランダムアクセスメ
モリ１０２と、メモリセル部１０９に対する書き込みの
ビット単位にビット操作部１１０の動作を制御するレジ
スタ１０５とを有する。しかも、このレジスタ１０５に
より書き込みを許可されたビットについてはビット操作
部１１０を介してメモリセル部１０９の内容を書き換え
るが、書き込みを禁止されたビットについてはメモリセ
ル部１０９の内容を保持するように構成される。
Description
【０００１】
【産業上の利用分野】本発明は情報処理分野などで用い
る記憶回路に関し、特に一つのメモリを共通に使用する
ためのビット操作回路に関する。
る記憶回路に関し、特に一つのメモリを共通に使用する
ためのビット操作回路に関する。
【０００２】
【従来の技術】一般に、メモリを共用するマイクロコン
ピュータ（以下、マイコンと称す）のシステムは、中央
演算装置（ＣＰＵ）とタイマや割り込みコントローラな
どの周辺機能部とから１個のメモリをタイミングを変え
て読み出したり、書き込んだり（以下、アクセスと称
す）する方法（以下、タイムシェアリングと称す）が用
いられる。このタイムシェアリング方法においては、一
方からアクセスしていない場合に他方からアクセスする
ことができる。かかるタイムシェアリング方式の共通メ
モリ（以下、コモンメモリと称す）において、通常ＣＰ
Ｕや周辺機能部は８ビット単位でメモリ上のデータへア
クセスを行なっている。しかし、メモリをフラグなどに
使用する場合は、８ビットデータを１ビット単位で使用
すること（以下、ビット操作と称す）がある。このビッ
ト操作を行なう場合は初めにビット操作を行なうデータ
をメモリから読み出し（以下、リードと称す）、次にビ
ット操作のためにリードした８ビットデータをＡＮＤゲ
ートやＯＲゲートに入力して８ビットデータの中の対象
ビットをセットもしくはリセットしてから演算処理を行
なう。そして、演算処理を行なった８ビットデータをリ
ードしたメモリ上の同じ番地（以下、アドレスと称す）
へ書き込む（以下、ライトと称す）。このように、上述
した一連の動作はリードモディファイライトと呼ぶ。従
って、ビット操作を行なっている機能部はデータをリー
ドしている時および演算処理を行なったデータをメモリ
へライトする時にメモリに対してアクセスしているが、
リードしたデータに対して演算処理を行なっている間は
メモリをアクセスしてはいない。
ピュータ（以下、マイコンと称す）のシステムは、中央
演算装置（ＣＰＵ）とタイマや割り込みコントローラな
どの周辺機能部とから１個のメモリをタイミングを変え
て読み出したり、書き込んだり（以下、アクセスと称
す）する方法（以下、タイムシェアリングと称す）が用
いられる。このタイムシェアリング方法においては、一
方からアクセスしていない場合に他方からアクセスする
ことができる。かかるタイムシェアリング方式の共通メ
モリ（以下、コモンメモリと称す）において、通常ＣＰ
Ｕや周辺機能部は８ビット単位でメモリ上のデータへア
クセスを行なっている。しかし、メモリをフラグなどに
使用する場合は、８ビットデータを１ビット単位で使用
すること（以下、ビット操作と称す）がある。このビッ
ト操作を行なう場合は初めにビット操作を行なうデータ
をメモリから読み出し（以下、リードと称す）、次にビ
ット操作のためにリードした８ビットデータをＡＮＤゲ
ートやＯＲゲートに入力して８ビットデータの中の対象
ビットをセットもしくはリセットしてから演算処理を行
なう。そして、演算処理を行なった８ビットデータをリ
ードしたメモリ上の同じ番地（以下、アドレスと称す）
へ書き込む（以下、ライトと称す）。このように、上述
した一連の動作はリードモディファイライトと呼ぶ。従
って、ビット操作を行なっている機能部はデータをリー
ドしている時および演算処理を行なったデータをメモリ
へライトする時にメモリに対してアクセスしているが、
リードしたデータに対して演算処理を行なっている間は
メモリをアクセスしてはいない。
【０００３】例えば、ＣＰＵがメモリのデータへビット
操作を行なう場合で、しかもメモリからリードしたデー
タにＣＰＵが演算処理を行なっている場合に、周辺機能
部によってＣＰＵがリードしたメモリ上のデータが書き
換えられることを防止するために、メモリへのアクセス
期間だけではなく、ビット操作期間中も周辺機能部から
のメモリに対するアクセスを禁止するフラグビット（以
下、セマフォビットと称す）が用いられている。
操作を行なう場合で、しかもメモリからリードしたデー
タにＣＰＵが演算処理を行なっている場合に、周辺機能
部によってＣＰＵがリードしたメモリ上のデータが書き
換えられることを防止するために、メモリへのアクセス
期間だけではなく、ビット操作期間中も周辺機能部から
のメモリに対するアクセスを禁止するフラグビット（以
下、セマフォビットと称す）が用いられている。
【０００４】図８は従来の一例を説明するためのコモン
メモリを有するマイコンのブロック図である。図８に示
すように、かかるマイコン１００は演算処理を実行する
ＣＰＵ１０１と、ＣＰＵ１０１の演算処理などを実行す
る命令を記憶しているＲＯＭ１０４と、タイマや割り込
みコントローラなどの周辺機能部１０３と、ＣＰＵ１０
１や周辺機能部１０３で用いるデータを記憶しているＲ
ＡＭ８０２と、ＣＰＵ１０１が周辺機能部１０３からＲ
ＡＭ８０２に対するアクセスを禁止するためのセマフォ
ビットＣ．Ｓ．Ｂ８０９と、周辺機能部１０３がＣＰＵ
１０１からＲＡＭ８０２に対するアクセスを禁止するた
めのセマフォビットＰ．Ｓ．Ｂ８０８とを備えている。
また、マイコン１００はこれらの他に内部バス１０６と
専用バス１０７を有している。
メモリを有するマイコンのブロック図である。図８に示
すように、かかるマイコン１００は演算処理を実行する
ＣＰＵ１０１と、ＣＰＵ１０１の演算処理などを実行す
る命令を記憶しているＲＯＭ１０４と、タイマや割り込
みコントローラなどの周辺機能部１０３と、ＣＰＵ１０
１や周辺機能部１０３で用いるデータを記憶しているＲ
ＡＭ８０２と、ＣＰＵ１０１が周辺機能部１０３からＲ
ＡＭ８０２に対するアクセスを禁止するためのセマフォ
ビットＣ．Ｓ．Ｂ８０９と、周辺機能部１０３がＣＰＵ
１０１からＲＡＭ８０２に対するアクセスを禁止するた
めのセマフォビットＰ．Ｓ．Ｂ８０８とを備えている。
また、マイコン１００はこれらの他に内部バス１０６と
専用バス１０７を有している。
【０００５】このマイコン１００において、信号ＣＲＤ
はＣＰＵ１０１がＲＡＭ８０２に対してリードを行なう
ためにＣＰＵ１０１から出力される信号であり、信号Ｃ
ＷＲはＣＰＵ１０１がＲＡＭ８０２に対してライトを行
なうためにＣＰＵ１０１から出力される信号である。ま
た、信号ＣＡＣはＣＰＵ１０１がＲＡＭ８０２に対して
アクセスをしていることを示す信号であり、信号ＰＲＤ
は周辺機能部１０３がＲＡＭ８０２に対してリードを行
なうために出力される信号であり、信号ＰＷＲは周辺機
能部１０３がＲＡＭ８０２に対してライトを行なうため
に出力される信号である。尚、内部バス１０６はＣＰＵ
１０１やＲＯＭ１０４，ＲＡＭ８０２および周辺機能部
１０３が共通にデータのやりとりを行なうためのバスで
あり、専用バス１０７は周辺機能部１０３とＲＡＭ８０
２との間でデータのリードやライトを行うバスである。
更に、Ｃ．Ｓ．Ｂ８０９はＣＰＵ１０１が“１”に設定
することにより、周辺機能部１０３からＲＡＭ８０２に
対するアクセスを禁止することができ、同様にＰ．Ｓ．
Ｂ８０８は周辺機能部１０３が“１”に設定することに
より、ＣＰＵ１０１からＲＡＭ８０２に対するアクセス
を禁止することができる。
はＣＰＵ１０１がＲＡＭ８０２に対してリードを行なう
ためにＣＰＵ１０１から出力される信号であり、信号Ｃ
ＷＲはＣＰＵ１０１がＲＡＭ８０２に対してライトを行
なうためにＣＰＵ１０１から出力される信号である。ま
た、信号ＣＡＣはＣＰＵ１０１がＲＡＭ８０２に対して
アクセスをしていることを示す信号であり、信号ＰＲＤ
は周辺機能部１０３がＲＡＭ８０２に対してリードを行
なうために出力される信号であり、信号ＰＷＲは周辺機
能部１０３がＲＡＭ８０２に対してライトを行なうため
に出力される信号である。尚、内部バス１０６はＣＰＵ
１０１やＲＯＭ１０４，ＲＡＭ８０２および周辺機能部
１０３が共通にデータのやりとりを行なうためのバスで
あり、専用バス１０７は周辺機能部１０３とＲＡＭ８０
２との間でデータのリードやライトを行うバスである。
更に、Ｃ．Ｓ．Ｂ８０９はＣＰＵ１０１が“１”に設定
することにより、周辺機能部１０３からＲＡＭ８０２に
対するアクセスを禁止することができ、同様にＰ．Ｓ．
Ｂ８０８は周辺機能部１０３が“１”に設定することに
より、ＣＰＵ１０１からＲＡＭ８０２に対するアクセス
を禁止することができる。
【０００６】図９は図８におけるこのマイコンのビット
操作を説明するための各信号のタイミング図である。図
９に示すように、ここではマイコン１００がＲＡＭ８０
２の中のビット（Ａ）８０５に対してビット操作を行な
う動作を表わしている。まず、ＣＰＵ１０１がＲＡＭ８
０２中のビット（Ａ）８０５に対してビット操作を行な
う場合、ＣＰＵ１０１はＰ．Ｓ．Ｂ８０８の値を読み、
現在ＣＰＵ１０１のＲＡＭ８０２に対するアクセスが禁
止されていないことを確認する。このＰ．Ｓ．Ｂ８０８
が“０”であれば、ＣＰＵ１０１はＣ．Ｓ．Ｂ８０９を
“１”にして周辺機能部１０３からＲＡＭ８０２に対す
るアクスセを禁止する一方、ビット操作を行なうために
ビット（Ａ）８０５を含むデータに対してリードモディ
ファイライトを行なう。かかるビット操作が完了する
と、ＣＰＵ１０１はＣ．Ｓ．Ｂ８０９を“０”にする。
操作を説明するための各信号のタイミング図である。図
９に示すように、ここではマイコン１００がＲＡＭ８０
２の中のビット（Ａ）８０５に対してビット操作を行な
う動作を表わしている。まず、ＣＰＵ１０１がＲＡＭ８
０２中のビット（Ａ）８０５に対してビット操作を行な
う場合、ＣＰＵ１０１はＰ．Ｓ．Ｂ８０８の値を読み、
現在ＣＰＵ１０１のＲＡＭ８０２に対するアクセスが禁
止されていないことを確認する。このＰ．Ｓ．Ｂ８０８
が“０”であれば、ＣＰＵ１０１はＣ．Ｓ．Ｂ８０９を
“１”にして周辺機能部１０３からＲＡＭ８０２に対す
るアクスセを禁止する一方、ビット操作を行なうために
ビット（Ａ）８０５を含むデータに対してリードモディ
ファイライトを行なう。かかるビット操作が完了する
と、ＣＰＵ１０１はＣ．Ｓ．Ｂ８０９を“０”にする。
【０００７】次に、周辺機能部１０３がＲＡＭ８０２中
のビット（Ａ）８０５に対してビット操作を行う場合、
周辺機能部１０３はＣ．Ｓ．Ｂ８０９が“０”であるこ
とを確認する。このＣ．Ｓ．Ｂ８０９が“０”であれ
ば、周辺機能部１０３はＰ．Ｓ．Ｂ８０８を“１”にセ
ットしてＣＰＵ１０１からＲＡＭ８０２に対するアクセ
スを禁止する一方、ビット操作を行なうためにビット
（Ａ）８０５を含むデータに対してリードモティファイ
ライトを行なう。今、周辺機能部１０３がリードモディ
ファイライトを実行中に、ＣＰＵ１０１がビット（Ａ）
８０５に対してビット操作を行なおうとしても、Ｐ．
Ｓ．Ｂ８０８が“１”にセットされている期間は、ＣＰ
Ｕ１０１からＲＡＭ８０２に対するアクセスが禁止され
ているので、ビット操作を行なうことができない。しか
る後、Ｐ．Ｓ．Ｂ８０８が“０”になったら、ＣＰＵ１
０１はＣ．Ｓ．Ｂ８０９を“１”にしてビット（Ａ）８
０５に対するビット操作を行なう。
のビット（Ａ）８０５に対してビット操作を行う場合、
周辺機能部１０３はＣ．Ｓ．Ｂ８０９が“０”であるこ
とを確認する。このＣ．Ｓ．Ｂ８０９が“０”であれ
ば、周辺機能部１０３はＰ．Ｓ．Ｂ８０８を“１”にセ
ットしてＣＰＵ１０１からＲＡＭ８０２に対するアクセ
スを禁止する一方、ビット操作を行なうためにビット
（Ａ）８０５を含むデータに対してリードモティファイ
ライトを行なう。今、周辺機能部１０３がリードモディ
ファイライトを実行中に、ＣＰＵ１０１がビット（Ａ）
８０５に対してビット操作を行なおうとしても、Ｐ．
Ｓ．Ｂ８０８が“１”にセットされている期間は、ＣＰ
Ｕ１０１からＲＡＭ８０２に対するアクセスが禁止され
ているので、ビット操作を行なうことができない。しか
る後、Ｐ．Ｓ．Ｂ８０８が“０”になったら、ＣＰＵ１
０１はＣ．Ｓ．Ｂ８０９を“１”にしてビット（Ａ）８
０５に対するビット操作を行なう。
【０００８】
【発明が解決しようとする課題】上述した従来のＣＰＵ
以外の周辺機能部からタイムシェアリングにアクセスす
る記憶回路としてのＲＡＭは、ＲＡＭのデータへビット
操作を行なう場合、ビット操作を行なっている機能がデ
ータの演算処理を行なっている間にリードしたデータに
対して他方よりアクセスを禁止するようにセマフォビッ
トを用いてリードモディファイライトを行なっている。
このため、１度のビット操作を行なうのに非常に時間が
かかってしまい、またそのセマフォビットを確認してか
らでないと、他方よりのＲＡＭに対するアクセスが行な
えないので、ＣＰＵの性能がおちてしまうという欠点が
ある。
以外の周辺機能部からタイムシェアリングにアクセスす
る記憶回路としてのＲＡＭは、ＲＡＭのデータへビット
操作を行なう場合、ビット操作を行なっている機能がデ
ータの演算処理を行なっている間にリードしたデータに
対して他方よりアクセスを禁止するようにセマフォビッ
トを用いてリードモディファイライトを行なっている。
このため、１度のビット操作を行なうのに非常に時間が
かかってしまい、またそのセマフォビットを確認してか
らでないと、他方よりのＲＡＭに対するアクセスが行な
えないので、ＣＰＵの性能がおちてしまうという欠点が
ある。
【０００９】本発明の目的は、かかる１度のビット操作
を高速にするとともに、ＣＰＵの性能をそのまま発揮さ
せることのできる記憶回路を提供することにある。
を高速にするとともに、ＣＰＵの性能をそのまま発揮さ
せることのできる記憶回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の記憶回路は、メ
モリセル部および前記メモリセル部に対してビット単位
の書き込みを制御するビット操作部とを備え且つ少なく
とも２つの装置から異なるタイミングでデータの読み出
しまたはデータの書き込みを行うことのできるランダム
アクセスメモリと、前記メモリセル部に対する書き込み
のビット単位に前記ビット操作部の動作を制御するレジ
スタとを有し、前記レジスタにより書き込みを許可され
たビットについては前記ビット操作部を介して前記メモ
リセル部の内容を書き換えるが、書き込みを禁止された
ビットについては前記メモリセル部の内容を保持するよ
うに構成される。
モリセル部および前記メモリセル部に対してビット単位
の書き込みを制御するビット操作部とを備え且つ少なく
とも２つの装置から異なるタイミングでデータの読み出
しまたはデータの書き込みを行うことのできるランダム
アクセスメモリと、前記メモリセル部に対する書き込み
のビット単位に前記ビット操作部の動作を制御するレジ
スタとを有し、前記レジスタにより書き込みを許可され
たビットについては前記ビット操作部を介して前記メモ
リセル部の内容を書き換えるが、書き込みを禁止された
ビットについては前記メモリセル部の内容を保持するよ
うに構成される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を説明するた
めの記憶回路含むマイコンのブロック図である。なお、
前述した図８に示す従来のマイコンと同一の部分につい
ての説明は省略し、異なる部分だけの説明を行なう。図
１に示すように、かかるマイコン１００はＣＰＵ１０
１，周辺機能部１０３，ＲＯＭ１０４を有する他に、メ
モリセル部１０９およびビット操作部１１０を備えたＲ
ＡＭ１０２と、マスクレジスタ１０５とを含む記憶回路
１０８を有している。この記憶回路１０８におけるマス
クレジスタ１０５は、ＣＰＵ１０１からの制御により内
部バス１０６およびＲＡＭ１０２との間でデータ転送を
行う。ＣＰＵ１０１からの信号ＭＲＤはＣＰＵ１０１が
マスクレジスタ１０５のデータをリードするための信号
であり、信号ＭＷＲはＣＰＵ１０１がマスクレジスタ１
０５へデータをライトするための信号である。また、ビ
ット操作部１１０の詳細な構成及び動作については、以
下の図２および図３で説明する。
て説明する。図１は本発明の第１の実施例を説明するた
めの記憶回路含むマイコンのブロック図である。なお、
前述した図８に示す従来のマイコンと同一の部分につい
ての説明は省略し、異なる部分だけの説明を行なう。図
１に示すように、かかるマイコン１００はＣＰＵ１０
１，周辺機能部１０３，ＲＯＭ１０４を有する他に、メ
モリセル部１０９およびビット操作部１１０を備えたＲ
ＡＭ１０２と、マスクレジスタ１０５とを含む記憶回路
１０８を有している。この記憶回路１０８におけるマス
クレジスタ１０５は、ＣＰＵ１０１からの制御により内
部バス１０６およびＲＡＭ１０２との間でデータ転送を
行う。ＣＰＵ１０１からの信号ＭＲＤはＣＰＵ１０１が
マスクレジスタ１０５のデータをリードするための信号
であり、信号ＭＷＲはＣＰＵ１０１がマスクレジスタ１
０５へデータをライトするための信号である。また、ビ
ット操作部１１０の詳細な構成及び動作については、以
下の図２および図３で説明する。
【００１２】図２は図１に示す記憶回路の構成図であ
る。図２に示すように、記憶回路１０８を構成するＲＡ
Ｍ１０２はメモリセル部１０９およびビット操作部１１
０の他に、メモリセル部１０９のアドレスを決めるマル
チプレクサ２０６と、アドレス入力バッファ２０５と、
ビット操作部１１０に対するマルチプレクサ２０１およ
び２０２とを有する。また、ビット操作部１１０はメモ
リセル部１０９との間でデータのやり取りを行うライト
バッファ２０３およびリードバッファ２０４と、マスク
レジスタ１０５からのデータをライトバッファ２０３に
送出するマルチプレクサ２００とを備えている。すなわ
ち、メモリセル部１０９はＤＴ０（７：０）やＤＴ１
（７：０）のデータに対してリードやライト制御を行な
う。尚、メモリセル部１０９の２０７，２０８はそれぞ
れビットセル群Ａ，Ｂを表わす。
る。図２に示すように、記憶回路１０８を構成するＲＡ
Ｍ１０２はメモリセル部１０９およびビット操作部１１
０の他に、メモリセル部１０９のアドレスを決めるマル
チプレクサ２０６と、アドレス入力バッファ２０５と、
ビット操作部１１０に対するマルチプレクサ２０１およ
び２０２とを有する。また、ビット操作部１１０はメモ
リセル部１０９との間でデータのやり取りを行うライト
バッファ２０３およびリードバッファ２０４と、マスク
レジスタ１０５からのデータをライトバッファ２０３に
送出するマルチプレクサ２００とを備えている。すなわ
ち、メモリセル部１０９はＤＴ０（７：０）やＤＴ１
（７：０）のデータに対してリードやライト制御を行な
う。尚、メモリセル部１０９の２０７，２０８はそれぞ
れビットセル群Ａ，Ｂを表わす。
【００１３】かかるＲＡＭ１０２において、データをリ
ードする場合を説明する。まず、信号ＣＡＣが“０”の
場合、アドレスデータＡＤ０（７：０）が出力され、Ｃ
ＡＣが“１”の場合はアドレスデータＡＤ１（７：０）
が出力される。マルチプレクサ２０６はこのアドレスデ
ータによりＡＤ（７：０）をアドレス入力バッファ２０
５へ出力する。これにより、アドレスバッファ２０５に
示すアドレスに書かれているデータがメモリセル部１０
９よりリードバッファ２０４へ出力される。一方、信号
ＣＡＣが“０”の場合はＰＲＤを、また“１”の場合は
ＣＲＤが出力されるマルチプレクサ２０２によって出力
する信号ＲＤでリードバッファ２０４をＯＮさせ、リー
ドデータＲＤＴ（７：１）をマルチプレクサ２０１へ出
力する。その時に信号ＣＡＣが“０”の場合はデータＤ
Ｔ０（７：０）に、また“１”の場合はデータＤＴ１
（７：０）にマルチプレクサ２０１によりリードデータ
を出力する。
ードする場合を説明する。まず、信号ＣＡＣが“０”の
場合、アドレスデータＡＤ０（７：０）が出力され、Ｃ
ＡＣが“１”の場合はアドレスデータＡＤ１（７：０）
が出力される。マルチプレクサ２０６はこのアドレスデ
ータによりＡＤ（７：０）をアドレス入力バッファ２０
５へ出力する。これにより、アドレスバッファ２０５に
示すアドレスに書かれているデータがメモリセル部１０
９よりリードバッファ２０４へ出力される。一方、信号
ＣＡＣが“０”の場合はＰＲＤを、また“１”の場合は
ＣＲＤが出力されるマルチプレクサ２０２によって出力
する信号ＲＤでリードバッファ２０４をＯＮさせ、リー
ドデータＲＤＴ（７：１）をマルチプレクサ２０１へ出
力する。その時に信号ＣＡＣが“０”の場合はデータＤ
Ｔ０（７：０）に、また“１”の場合はデータＤＴ１
（７：０）にマルチプレクサ２０１によりリードデータ
を出力する。
【００１４】次に、ＲＡＭ１０２へデータをライトする
場合、ライト時に信号ＣＡＣが“０”のときはデータＤ
Ｔ０（７：０）を入力し、また“１”の場合はＤＴ１
（７：０）のデータを入力するマルチプレクサ２０１に
よって入力されたライトデータＷＤＴ（７：０）をライ
トバッファ２０３へ送出する。メモリセル部１０９への
書き込みはマスクレジスタ１０５のマスク信号ＭＫ
（７：０）と信号ＣＡＣ，ＣＷＲ，ＰＷＲとをマルチプ
レクスするマルチプレクス２００より行われる。すなわ
ち、マルチプレクサ２００の出力はデータＷＲ（７：
０）によってＯＮされるライトバッファ２０３へ入力さ
れる。そして、前述した信号ＣＡＣによってマルチプレ
クスされたアドレスデータを入力するアドレスバッファ
２０５が示すアドレスへ入力したライトデータＷＤＴ
（７：０）をライトする。
場合、ライト時に信号ＣＡＣが“０”のときはデータＤ
Ｔ０（７：０）を入力し、また“１”の場合はＤＴ１
（７：０）のデータを入力するマルチプレクサ２０１に
よって入力されたライトデータＷＤＴ（７：０）をライ
トバッファ２０３へ送出する。メモリセル部１０９への
書き込みはマスクレジスタ１０５のマスク信号ＭＫ
（７：０）と信号ＣＡＣ，ＣＷＲ，ＰＷＲとをマルチプ
レクスするマルチプレクス２００より行われる。すなわ
ち、マルチプレクサ２００の出力はデータＷＲ（７：
０）によってＯＮされるライトバッファ２０３へ入力さ
れる。そして、前述した信号ＣＡＣによってマルチプレ
クスされたアドレスデータを入力するアドレスバッファ
２０５が示すアドレスへ入力したライトデータＷＤＴ
（７：０）をライトする。
【００１５】図３は図２におけるビットセル群とビット
操作部の回路図である。図３に示すように、ここではＲ
ＡＭ１０２中のメモリセル部１０９における３ビット目
のビットセル群２０８および４ビット目のビットセル群
２０７と、ライトバッファ２０３およびマルチプレクサ
２００の中にある３ビット目と４ビット目に割当てられ
ている箇所、すなわち、ビット操作部１１０ａ，１１０
ｂとを表わしている。かかるＲＡＭ１０２のビットセル
はビットセル群２０８のような構成となっており、ビッ
トセル群２０７もビットセル群２０８と同じ構成となっ
ている。
操作部の回路図である。図３に示すように、ここではＲ
ＡＭ１０２中のメモリセル部１０９における３ビット目
のビットセル群２０８および４ビット目のビットセル群
２０７と、ライトバッファ２０３およびマルチプレクサ
２００の中にある３ビット目と４ビット目に割当てられ
ている箇所、すなわち、ビット操作部１１０ａ，１１０
ｂとを表わしている。かかるＲＡＭ１０２のビットセル
はビットセル群２０８のような構成となっており、ビッ
トセル群２０７もビットセル群２０８と同じ構成となっ
ている。
【００１６】まず、一般的なＲＡＭのビットセルについ
て、ビットセルＢを用いて説明する。ＲＡＭ１０２の１
ビットであるビットセルＢは、インバータ３１５，３１
６がお互いの出力を入力し合い、ビットセルＢを含む８
ビットデータのアドレスを示す信号ＡＤＤが“１”とな
ると、ビットセル群２０８のデータを示すＱと、その反
転データを示すＱの反転と、それぞれにインバータ３１
５，３１６の出力を導通されるｎチャネル型ＭＯＳトラ
ンジスタ３１７および３１８を備えている。
て、ビットセルＢを用いて説明する。ＲＡＭ１０２の１
ビットであるビットセルＢは、インバータ３１５，３１
６がお互いの出力を入力し合い、ビットセルＢを含む８
ビットデータのアドレスを示す信号ＡＤＤが“１”とな
ると、ビットセル群２０８のデータを示すＱと、その反
転データを示すＱの反転と、それぞれにインバータ３１
５，３１６の出力を導通されるｎチャネル型ＭＯＳトラ
ンジスタ３１７および３１８を備えている。
【００１７】初めに、ビットセルＢに対してリードした
場合は、ビットセルＢを構成しているインバータ３１５
の出力が“１”であったとすると、その出力を入力して
いるインバータ３１６の出力は“０”となり、インバー
タ３１５の出力も変化しないので、同じ出力を保ちつづ
けることになる。従って、このビットセルＢはデータＱ
が“１”であることを記憶していることになる。また、
ビットセル群２０８のＱ，Ｑの反転ラインはＰＣＧ信号
が“１”のときインバータ３２４の出力が“０”とな
り、Ｐチャネル型ＭＯＳトランジスタ３２２と３２３が
電源３１９と導通することになる。この時、ＡＤＤが
“１”とはならないので、ビットセルＢのデータが変化
することはない。一方、ＰＣＧが“０”である時にビッ
トセルＢに対してリード動作が行なわれ、まずＡＤＤが
“１”になると、ｎチャネル型のＭＯＳトランジスタ３
１７と３１８がそれぞれＱ，Ｑの反転ラインと導通す
る。このため、インバータ３１５の出力によりＱの反転
ラインは“１”となり、インバータ３１６の出力によっ
てＱの反転ラインは“０”となる。また、この時Ｑの反
転ラインが“０”であるので、Ｐチャネル型ＭＯＳトラ
ンジスタ３２１が電源３１９とＱラインを導通するの
で、ビットセル群２０８のＱラインが“１”となり、イ
ンバータ３１６の出力によってＱラインが“０”である
ことが明らかとなる。この時、ビットセルＢのデータは
“１”の時、ＲＤが“１”であると、ＯＮされるリード
バッファ３２５によってビットセル群２０８のビットデ
ータＲＤＴ（３）が出力される。ここで、ビットセルＢ
が“０”であるとしても、Ｐチャネル型ＭＯＳトランジ
スタ３２０が電源３１９とＱの反転ラインを導通するの
で、同様にビットセルＢのデータは“０”としてリード
バッファ２０４へ出力されることは明白である。かかる
リード動作が終了すると、ＡＤＤが“０”となり、出力
したデータが記憶される。
場合は、ビットセルＢを構成しているインバータ３１５
の出力が“１”であったとすると、その出力を入力して
いるインバータ３１６の出力は“０”となり、インバー
タ３１５の出力も変化しないので、同じ出力を保ちつづ
けることになる。従って、このビットセルＢはデータＱ
が“１”であることを記憶していることになる。また、
ビットセル群２０８のＱ，Ｑの反転ラインはＰＣＧ信号
が“１”のときインバータ３２４の出力が“０”とな
り、Ｐチャネル型ＭＯＳトランジスタ３２２と３２３が
電源３１９と導通することになる。この時、ＡＤＤが
“１”とはならないので、ビットセルＢのデータが変化
することはない。一方、ＰＣＧが“０”である時にビッ
トセルＢに対してリード動作が行なわれ、まずＡＤＤが
“１”になると、ｎチャネル型のＭＯＳトランジスタ３
１７と３１８がそれぞれＱ，Ｑの反転ラインと導通す
る。このため、インバータ３１５の出力によりＱの反転
ラインは“１”となり、インバータ３１６の出力によっ
てＱの反転ラインは“０”となる。また、この時Ｑの反
転ラインが“０”であるので、Ｐチャネル型ＭＯＳトラ
ンジスタ３２１が電源３１９とＱラインを導通するの
で、ビットセル群２０８のＱラインが“１”となり、イ
ンバータ３１６の出力によってＱラインが“０”である
ことが明らかとなる。この時、ビットセルＢのデータは
“１”の時、ＲＤが“１”であると、ＯＮされるリード
バッファ３２５によってビットセル群２０８のビットデ
ータＲＤＴ（３）が出力される。ここで、ビットセルＢ
が“０”であるとしても、Ｐチャネル型ＭＯＳトランジ
スタ３２０が電源３１９とＱの反転ラインを導通するの
で、同様にビットセルＢのデータは“０”としてリード
バッファ２０４へ出力されることは明白である。かかる
リード動作が終了すると、ＡＤＤが“０”となり、出力
したデータが記憶される。
【００１８】次に、ビットセルＢに対してライトする場
合について説明する。今、ビットセルＢの記憶している
データＱが“１”であったとする。リード時と同様に、
ＰＣＧが“０”である時にビットセルＢに対してライト
動作が行なわれ、ＡＤＤが“１”となると、ｎチャネル
型のＭＯＳトランジスタ３１７と３１８がＱ，Ｑの反転
ラインと導通する。この時、ライトデータＷＤＴ（３）
が“０”で、ライトバッファ３０７と３０８をＯＮとす
るＷＲ（３）が“１”であったとすると、インバータ３
０５の出力が“１”となるので、ライトバッファ３０７
は“０”を、またライトバッファ３０８は’１”をそれ
ぞれＱ，Ｑの反転ラインへ出力する。このＱラインが
“１”となると、インバータ３１５の出力は“１”から
“０”へ変わる。ビットセルＢに対してライト動作が終
了するとＡＤＤが“０”となり、ｎチャネルＭＯＳトラ
ンジスタ３１７と３１８が遮断される。インバータ３１
５の出力は“０”であるので、インバータ３１６の出力
は“１”のままとなり、インバータ３１５も変化しない
ので、ビットセルＢはデータＱが“０”であることを記
憶するように変更され、書き換えられたことになる。つ
まり、ライトされたことになる。
合について説明する。今、ビットセルＢの記憶している
データＱが“１”であったとする。リード時と同様に、
ＰＣＧが“０”である時にビットセルＢに対してライト
動作が行なわれ、ＡＤＤが“１”となると、ｎチャネル
型のＭＯＳトランジスタ３１７と３１８がＱ，Ｑの反転
ラインと導通する。この時、ライトデータＷＤＴ（３）
が“０”で、ライトバッファ３０７と３０８をＯＮとす
るＷＲ（３）が“１”であったとすると、インバータ３
０５の出力が“１”となるので、ライトバッファ３０７
は“０”を、またライトバッファ３０８は’１”をそれ
ぞれＱ，Ｑの反転ラインへ出力する。このＱラインが
“１”となると、インバータ３１５の出力は“１”から
“０”へ変わる。ビットセルＢに対してライト動作が終
了するとＡＤＤが“０”となり、ｎチャネルＭＯＳトラ
ンジスタ３１７と３１８が遮断される。インバータ３１
５の出力は“０”であるので、インバータ３１６の出力
は“１”のままとなり、インバータ３１５も変化しない
ので、ビットセルＢはデータＱが“０”であることを記
憶するように変更され、書き換えられたことになる。つ
まり、ライトされたことになる。
【００１９】次に、上述したＲＡＭ１０２のメモリセル
部１０９に対してのビット操作について説明する。図３
において、ビット操作を行なう回路は、ＣＰＵ１０１が
アクセスしていることを示すＣＡＣを入力するインバー
タ３０６と、その出力と周辺機能部１０３がライトする
時に“１”となるＰＷＲを入力するＡＮＤゲート３１０
と、ビットセル群２０８に対するマスクビット３１３の
出力ＭＫ（３）を入力とするインバータ３１２と、その
インバータ３１２およびＣＡＣとＣＰＵがライトする時
に“１”となるＰＷＲを入力するＡＮＤゲート３１１
と、そのＡＮＤゲート３１１およびＡＮＤゲート３１０
の出力を入力とするＯＲゲート３０９とで構成されてい
る。また図３において、ビット操作部１１０ａは上述し
たビット操作部１１０ｂと同様である。
部１０９に対してのビット操作について説明する。図３
において、ビット操作を行なう回路は、ＣＰＵ１０１が
アクセスしていることを示すＣＡＣを入力するインバー
タ３０６と、その出力と周辺機能部１０３がライトする
時に“１”となるＰＷＲを入力するＡＮＤゲート３１０
と、ビットセル群２０８に対するマスクビット３１３の
出力ＭＫ（３）を入力とするインバータ３１２と、その
インバータ３１２およびＣＡＣとＣＰＵがライトする時
に“１”となるＰＷＲを入力するＡＮＤゲート３１１
と、そのＡＮＤゲート３１１およびＡＮＤゲート３１０
の出力を入力とするＯＲゲート３０９とで構成されてい
る。また図３において、ビット操作部１１０ａは上述し
たビット操作部１１０ｂと同様である。
【００２０】図４は図３に示すビット操作部の動作を説
明するための各信号のタイミング図である。図４に示す
ように、かかるビット操作部１１０ａ，１１０ｂの中の
ビットセルＡとビットセルＢに対してビット操作を行な
う場合、ＲＡＭ１０２のメモリセル部１０９におけるビ
ットセルＡとＢが“０”で、ビットセル群２０７に対す
るマスクレジスタ１０５のビット３１４のＭＫ（４）が
“０”であったとすると、ビット操作部１１０ｂと同様
な構成の回路１１０ａ中のインバータ３１２の出力は
“０”となる。従って、ビットセルＡに対してビット操
作を行なう場合は、通常のライト動作と同様に、ＣＡＣ
が“１”である時にＷＤＴ（４）を“１”とし且つＣＷ
Ｒを“１”とすると、ＡＮＤゲート３１１の出力は
“１”となるので、ＯＲゲート３０９が“１”となり、
ライトバッファ３０７，３０８をＯＮする。従って、前
述したライト動作と同様にビットセルＡは“１”とな
る。
明するための各信号のタイミング図である。図４に示す
ように、かかるビット操作部１１０ａ，１１０ｂの中の
ビットセルＡとビットセルＢに対してビット操作を行な
う場合、ＲＡＭ１０２のメモリセル部１０９におけるビ
ットセルＡとＢが“０”で、ビットセル群２０７に対す
るマスクレジスタ１０５のビット３１４のＭＫ（４）が
“０”であったとすると、ビット操作部１１０ｂと同様
な構成の回路１１０ａ中のインバータ３１２の出力は
“０”となる。従って、ビットセルＡに対してビット操
作を行なう場合は、通常のライト動作と同様に、ＣＡＣ
が“１”である時にＷＤＴ（４）を“１”とし且つＣＷ
Ｒを“１”とすると、ＡＮＤゲート３１１の出力は
“１”となるので、ＯＲゲート３０９が“１”となり、
ライトバッファ３０７，３０８をＯＮする。従って、前
述したライト動作と同様にビットセルＡは“１”とな
る。
【００２１】次に、ビットセルＢに対してマスクレジス
タ１０５のビット３１３のＭＫ（３）が“０”の場合に
ついての動作は上述したビットセルＡに対する動作と同
様であるので省略し、ＭＫ（３）が“１”であるとイン
バータ３１２の出力は“０”となり、ビット操作を行な
うために通常のライト動作と同様にＣＡＣが“０”ある
時にＣＷＲが“１”となったとしても、ＡＮＤゲート３
１１は“０”のままであるので、ＯＲゲート３０９は
“０”となり、ライトバッファ３０７と３０８はＯＮし
ない。従って、ビットセルＢに対して、前述したリード
動作と同様に、ＡＤＤが“０”となるだけで、今まで記
憶されていたデータを保持する。すなわち、ビット操作
は行なわれないことになる。また、ＣＡＣが“０”であ
った場合はＣＰＵ１０１がＲＡＭ１０２に対してアクセ
スしていないことを示しているので、インバータ３０６
の出力が“１”で、しかも周辺機能部１０３がビットセ
ルＡ，Ｂを含む８ビットデータに対しＰＷＲを“１”と
することによりＡＮＤゲート３１０を“１”にし、ＯＲ
ゲート３０９を“１”にする。従って、ライトバッファ
３０７，３０８をＯＮすることにより、ＷＤＴ（７：
０）をライトすることができるのは明白である。要する
に、ビットセルＡ，Ｂを含む８ビットデータに対して、
その８ビットのマスクレジスタ１０５によって通常のラ
イト動作のみでビットセルに対するビット操作を行なう
ことができる。
タ１０５のビット３１３のＭＫ（３）が“０”の場合に
ついての動作は上述したビットセルＡに対する動作と同
様であるので省略し、ＭＫ（３）が“１”であるとイン
バータ３１２の出力は“０”となり、ビット操作を行な
うために通常のライト動作と同様にＣＡＣが“０”ある
時にＣＷＲが“１”となったとしても、ＡＮＤゲート３
１１は“０”のままであるので、ＯＲゲート３０９は
“０”となり、ライトバッファ３０７と３０８はＯＮし
ない。従って、ビットセルＢに対して、前述したリード
動作と同様に、ＡＤＤが“０”となるだけで、今まで記
憶されていたデータを保持する。すなわち、ビット操作
は行なわれないことになる。また、ＣＡＣが“０”であ
った場合はＣＰＵ１０１がＲＡＭ１０２に対してアクセ
スしていないことを示しているので、インバータ３０６
の出力が“１”で、しかも周辺機能部１０３がビットセ
ルＡ，Ｂを含む８ビットデータに対しＰＷＲを“１”と
することによりＡＮＤゲート３１０を“１”にし、ＯＲ
ゲート３０９を“１”にする。従って、ライトバッファ
３０７，３０８をＯＮすることにより、ＷＤＴ（７：
０）をライトすることができるのは明白である。要する
に、ビットセルＡ，Ｂを含む８ビットデータに対して、
その８ビットのマスクレジスタ１０５によって通常のラ
イト動作のみでビットセルに対するビット操作を行なう
ことができる。
【００２２】図５は本発明の第２の実施例を説明するた
めの記憶回路を含むマイコンのブロック図である。また
図６は図５に示す記憶回路の構成図であり、図７は図６
におけるビットセル群とビット操作部の回路図である。
図５乃至図７に示すように、本実施例は前述した第１の
実施例と比較して周辺機能部５０３よりマスク信号ＰＭ
Ｋ（７：０）がバス５０８を介してＲＡＭ１０２へ出力
されている点が異っている。このＰＭＫ（７：０）によ
る制御以外は前述した第１の実施例と全く同一の制御で
あるので、同一番号を付けて回路の動作説明を省略す
る。また、図７と前述した図３との相違点は、周辺機能
部５０３よりマスク信号ＰＭＫ（７：０）が出力されて
いることと、それが図６におけるマルチプレクサ６００
へ入力されること、および図７において対応するビット
のビット操作部１１０ｂのインバータ７２６へ入力され
ることにある。
めの記憶回路を含むマイコンのブロック図である。また
図６は図５に示す記憶回路の構成図であり、図７は図６
におけるビットセル群とビット操作部の回路図である。
図５乃至図７に示すように、本実施例は前述した第１の
実施例と比較して周辺機能部５０３よりマスク信号ＰＭ
Ｋ（７：０）がバス５０８を介してＲＡＭ１０２へ出力
されている点が異っている。このＰＭＫ（７：０）によ
る制御以外は前述した第１の実施例と全く同一の制御で
あるので、同一番号を付けて回路の動作説明を省略す
る。また、図７と前述した図３との相違点は、周辺機能
部５０３よりマスク信号ＰＭＫ（７：０）が出力されて
いることと、それが図６におけるマルチプレクサ６００
へ入力されること、および図７において対応するビット
のビット操作部１１０ｂのインバータ７２６へ入力され
ることにある。
【００２３】まず、本実施例の動作は、図５乃至図７に
示すように、周辺機能部５０３より出力されるＰＭＫ
（３）が“０”の場合、インバータ７２６の出力が
“１”となり、またＣＡＣが“０”のときはインバータ
３０６の出力が“１”で且つＰＷＲを“１”とすること
によりＡＮＤゲート３１０の出力が“１”となるので、
ＯＲゲート３０９の出力は“１”となる。従って、かか
る場合は前述した第１の本実施例で述べたのと同様のラ
イト動作を行なうことができる。
示すように、周辺機能部５０３より出力されるＰＭＫ
（３）が“０”の場合、インバータ７２６の出力が
“１”となり、またＣＡＣが“０”のときはインバータ
３０６の出力が“１”で且つＰＷＲを“１”とすること
によりＡＮＤゲート３１０の出力が“１”となるので、
ＯＲゲート３０９の出力は“１”となる。従って、かか
る場合は前述した第１の本実施例で述べたのと同様のラ
イト動作を行なうことができる。
【００２４】次に、周辺機能部５０３より出力されるＰ
ＭＫ（３）が“１”の場合は、インバータ７２６の出力
が“０”となり、ＣＡＣが“０”のときのインバータ３
０６の出力が“１”で且つＰＷＲを“１”としても、Ａ
ＮＤゲート３１０の出力は“０”であるので、ＯＲゲー
ト３０９の出力は“０”となり、ライトバッファ３０
７，３０８はＯＮせず、このためビットセルＢは変化し
ない。従って、周辺機能部５０３より出力されるＰＭＫ
（７：０）によって周辺機能部５０３から通常のライト
動作のみでビットセルに対するビット操作を行なうこと
ができる。
ＭＫ（３）が“１”の場合は、インバータ７２６の出力
が“０”となり、ＣＡＣが“０”のときのインバータ３
０６の出力が“１”で且つＰＷＲを“１”としても、Ａ
ＮＤゲート３１０の出力は“０”であるので、ＯＲゲー
ト３０９の出力は“０”となり、ライトバッファ３０
７，３０８はＯＮせず、このためビットセルＢは変化し
ない。従って、周辺機能部５０３より出力されるＰＭＫ
（７：０）によって周辺機能部５０３から通常のライト
動作のみでビットセルに対するビット操作を行なうこと
ができる。
【００２５】
【発明の効果】以上説明したように、本発明の記憶回路
は、ＣＰＵ以外の周辺機能部がタイムシェアリングにア
クセスしてビット操作を行なう場合、記憶データをビッ
ト単位でライト信号をマスクすることにより、通常のラ
イトと同様の動作でビット操作を行うことができるの
で、１度のビット操作を高速に行なうことができ、しか
もセマフォビットを用いないので、ＣＰＵの性能をその
まま発揮させることができるという効果がある。
は、ＣＰＵ以外の周辺機能部がタイムシェアリングにア
クセスしてビット操作を行なう場合、記憶データをビッ
ト単位でライト信号をマスクすることにより、通常のラ
イトと同様の動作でビット操作を行うことができるの
で、１度のビット操作を高速に行なうことができ、しか
もセマフォビットを用いないので、ＣＰＵの性能をその
まま発揮させることができるという効果がある。
【図１】本発明の第１の実施例を説明するための記憶回
路を含むマイコンのブロック図である。
路を含むマイコンのブロック図である。
【図２】図１に示す記憶回路の構成図である。
【図３】図２におけるビットセル群とビット操作部の回
路図である。
路図である。
【図４】図３に示すビット操作部の動作を説明するため
の各信号のタイミング図である。
の各信号のタイミング図である。
【図５】本発明の第２の実施例を説明するための記憶回
路を含むマイコンのブロック図である。
路を含むマイコンのブロック図である。
【図６】図５に示す記憶回路の構成図である。
【図７】図６におけるビットセル群とビット操作部の回
路図である。
路図である。
【図８】従来の一例を説明するためのコモンメモリを有
するマイコンのブロック図である。
するマイコンのブロック図である。
【図９】図８におけるマイコンのビット操作を説明する
ための各信号のタイミング図である。
ための各信号のタイミング図である。
１００ マイコン １０１ ＣＰＵ １０２ ＲＡＭ １０３，５０３ 周辺機能部 １０４ ＲＯＭ １０５ マスクレジスタ １０６ 内部バス １０７ 専用バス １０８ 記憶回路 １０９ メモリセル部 １１０，１１０ａ，１１０ｂ ビット操作部 ２００〜２０２，２０６，６００ マルチプレクサ ２０３ ライトバッファ ２０４ リードバッファ ２０５ アドレス入力バッファ ２０７，２０８ ビットセル群 ３１３，３１４ マスクビット
Claims (3)
- 【請求項１】 メモリセル部および前記メモリセル部に
対してビット単位の書き込みを制御するビット操作部と
を備え且つ少なくとも２つの装置から異なるタイミング
でデータの読み出しまたはデータの書き込みを行うこと
のできるランダムアクセスメモリと、前記メモリセル部
に対する書き込みのビット単位に前記ビット操作部の動
作を制御するレジスタとを有し、前記レジスタにより書
き込みを許可されたビットについては前記ビット操作部
を介して前記メモリセル部の内容を書き換えるが、書き
込みを禁止されたビットについては前記メモリセル部の
内容を保持することを特徴とする記憶回路。 - 【請求項２】 前記ランダムアクセスメモリの前記ビッ
ト操作部は、前記レジスタに接続されるマルチプレクサ
と、前記メモリセル部に接続されるリードバッファおよ
びライトバッファとで構成される請求項１記載の記憶回
路。 - 【請求項３】 前記レジスタは、マスクレジスタを用い
る請求項１記載の記憶回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046484A JPH05250254A (ja) | 1992-03-04 | 1992-03-04 | 記憶回路 |
| US08/026,459 US5383154A (en) | 1992-03-04 | 1993-03-04 | Memory circuit capable of executing a bit manipulation at a high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046484A JPH05250254A (ja) | 1992-03-04 | 1992-03-04 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250254A true JPH05250254A (ja) | 1993-09-28 |
Family
ID=12748485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046484A Pending JPH05250254A (ja) | 1992-03-04 | 1992-03-04 | 記憶回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5383154A (ja) |
| JP (1) | JPH05250254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100648178B1 (ko) * | 2003-05-16 | 2006-11-24 | 아주대학교산학협력단 | 프로그램가능한 프로세서에서의 비트조작 연산회로 및 방법 |
Families Citing this family (5)
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| US5983314A (en) * | 1997-07-22 | 1999-11-09 | Micron Technology, Inc. | Output buffer having inherently precise data masking |
| US6453375B1 (en) * | 1999-03-23 | 2002-09-17 | Intel Corporation | Method and apparatus for obtaining coherent accesses with posted writes from multiple software drivers |
| US6484255B1 (en) * | 1999-09-20 | 2002-11-19 | Intel Corporation | Selective writing of data elements from packed data based upon a mask using predication |
| US20100140914A1 (en) * | 2008-12-05 | 2010-06-10 | Laurel Stoll | Medical organizer |
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| JPS61264378A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
| JPS63303456A (ja) * | 1987-06-04 | 1988-12-12 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS61159686A (ja) * | 1985-01-07 | 1986-07-19 | 株式会社日立製作所 | 画像表示装置 |
| US4710767A (en) * | 1985-07-19 | 1987-12-01 | Sanders Associates, Inc. | Method and apparatus for displaying multiple images in overlapping windows |
| JP2527935B2 (ja) * | 1986-05-19 | 1996-08-28 | 株式会社 アドバンテスト | 半導体メモリ試験装置 |
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1992
- 1992-03-04 JP JP4046484A patent/JPH05250254A/ja active Pending
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1993
- 1993-03-04 US US08/026,459 patent/US5383154A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264378A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
| JPS63303456A (ja) * | 1987-06-04 | 1988-12-12 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100648178B1 (ko) * | 2003-05-16 | 2006-11-24 | 아주대학교산학협력단 | 프로그램가능한 프로세서에서의 비트조작 연산회로 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5383154A (en) | 1995-01-17 |
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