JPH05241853A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH05241853A JPH05241853A JP4041793A JP4179392A JPH05241853A JP H05241853 A JPH05241853 A JP H05241853A JP 4041793 A JP4041793 A JP 4041793A JP 4179392 A JP4179392 A JP 4179392A JP H05241853 A JPH05241853 A JP H05241853A
- Authority
- JP
- Japan
- Prior art keywords
- program
- interrupt
- interruption
- cpu
- parameter value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】１つの割込要求信号で複数種の割込み用プログ
ラムを選択的に実行する。 【構成】割込要求信号に応じて、起動プログラム３０Ｂ
をＣＰＵ１０に実行させる。この起動プログラム３０Ｂ
によりＣＰＵ１０はデータメモリ３０中の領域５０Ａの
パラメータ値を識別し、パラメータ値に対応の第２プロ
グラムメモリ４０内の割込み用プログラム４０Ｂを選択
的に起動する。
ラムを選択的に実行する。 【構成】割込要求信号に応じて、起動プログラム３０Ｂ
をＣＰＵ１０に実行させる。この起動プログラム３０Ｂ
によりＣＰＵ１０はデータメモリ３０中の領域５０Ａの
パラメータ値を識別し、パラメータ値に対応の第２プロ
グラムメモリ４０内の割込み用プログラム４０Ｂを選択
的に起動する。
Description
【０００１】
【産業上の利用分野】本発明は、電子機器を自動制御す
るプログラマブルコントローラに関し、詳しくは外部割
込信号により割込み処理を実行可能なプログラマブルコ
ントローラに関する。
るプログラマブルコントローラに関し、詳しくは外部割
込信号により割込み処理を実行可能なプログラマブルコ
ントローラに関する。
【０００２】
【従来の技術】従来、この種プログラマブルコントロー
ラでは、現在のシーケンス制御を中断して、割込み的に
割込み処理を実行する機能を有している。この割込み処
理としては一般にシステムの起動／停止処理が主であ
り、システムの用途によってはいくつかの割込み処理が
用意されることがある。
ラでは、現在のシーケンス制御を中断して、割込み的に
割込み処理を実行する機能を有している。この割込み処
理としては一般にシステムの起動／停止処理が主であ
り、システムの用途によってはいくつかの割込み処理が
用意されることがある。
【０００３】
【発明が解決しようとする課題】しかしながら、プログ
ラマブルコントローラでは、上記割込み処理を中央処理
装置（ＣＰＵ）に実行させているために、ＣＰＵの割込
信号入力端子の個数分の割込み処理しか実施できないと
いう制約がある。このため、１つの割込み処理の内容を
変更したい場合、その都度割込みプログラムを書換えな
ければならないという不具合が従来装置にはあった。そ
こで、本発明の目的は、複数の割込みプログラムを選択
的に実行することにより多種の割込みプログラムを切換
えて実行することの可能なプログラマブルコントローラ
を提供することににある。
ラマブルコントローラでは、上記割込み処理を中央処理
装置（ＣＰＵ）に実行させているために、ＣＰＵの割込
信号入力端子の個数分の割込み処理しか実施できないと
いう制約がある。このため、１つの割込み処理の内容を
変更したい場合、その都度割込みプログラムを書換えな
ければならないという不具合が従来装置にはあった。そ
こで、本発明の目的は、複数の割込みプログラムを選択
的に実行することにより多種の割込みプログラムを切換
えて実行することの可能なプログラマブルコントローラ
を提供することににある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、複数の割込み用プログラムを記憶
した第１記憶手段と、実行の対象の割込み用プログラム
を示すパラメータ情報を記憶した第２記憶手段と、割込
み処理機能を有し、該割込み処理機能により外部からの
割込要求信号に応じて、現在のプログラム実行を中断
し、次に前記第２記憶手段のパラメータ情報の示す割込
み用プログラムを識別し、当該識別した割込み用プログ
ラムを前記第１記憶手段から読出し演算実行した後、前
記現在のプログラム実行を再開する演算処理手段と備え
たことを特徴とする。ブルコントローラ。
るために、本発明は、複数の割込み用プログラムを記憶
した第１記憶手段と、実行の対象の割込み用プログラム
を示すパラメータ情報を記憶した第２記憶手段と、割込
み処理機能を有し、該割込み処理機能により外部からの
割込要求信号に応じて、現在のプログラム実行を中断
し、次に前記第２記憶手段のパラメータ情報の示す割込
み用プログラムを識別し、当該識別した割込み用プログ
ラムを前記第１記憶手段から読出し演算実行した後、前
記現在のプログラム実行を再開する演算処理手段と備え
たことを特徴とする。ブルコントローラ。
【０００５】
【作用】本発明では、演算処理手段が割込み処理の実行
時に、第２記憶手段のパラメータ値を識別して実行すべ
き割込み用プログラムを選択する。従って、第２記憶手
段のパラメータ値を変更することにより１つの割込要求
信号で複数の割込み用プログラムを選択的に実行でき
る。
時に、第２記憶手段のパラメータ値を識別して実行すべ
き割込み用プログラムを選択する。従って、第２記憶手
段のパラメータ値を変更することにより１つの割込要求
信号で複数の割込み用プログラムを選択的に実行でき
る。
【０００６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の実施例の回路構成を示す。
図において、次の回路が共通バスに接続されている。 中央演算処理装置（ＣＰＵ）１０：第１プログラムメモ
リ３０のシステムプログラムに従って装置全体の動作制
御を行う。また、第２プログラムメモリ４０のシーケン
スプログラムに従ってシーケンス演算処理を行う。ＣＰ
Ｕ１０には割込み処理機能を有するＣＰＵを用いてい
る。 ビット演算プロセッサ（Ｂ．Ｐ．）２０：ＣＰＵ１０と
分担してシーケンス演算処理を実行する。 第１プログラムメモリ３０：ＣＰＵ１０の実行するシス
テム処理内容を規定したプログラムを格納する。本発明
に係わる図２の起動プログラム３０Ｂはこのメモリに格
納されている。 第２プログラムメモリ４０：シーケンス制御に用いるシ
ーケンスプログラム４０Ａおよび割込み用プログラム４
０Ｂを格納する。本実施例では、システム停止用プログ
ラム，システム部分停止用プログラム，ユーザ作成プロ
グラムの３種が予め用意されている。第２プログラムメ
モリ４０が本発明の第１記憶手段として動作する。 データメモリ５０：制御対象の機器から入力し、ＣＰＵ
１０のシーケンス演算に用いる接点信号，シーケンス演
算により決定された接点信号を主に格納する。このデー
タメモリ５０の記憶内容は不図示のプログラミング装置
の指示でＣＰＵ１０により読み書き可能である。データ
メモリ５０の中に本発明のパラメータ情報を記憶する領
域（本発明の第２記憶手段に相当）５０Ａが設けられて
いる。パラメータ情報が“１”を示すときはシステム停
止プログラムの実行を表し、“２”を示すときはシステ
ム部分停止プログラムの実行を表し、“３”を示すとき
はユーザ作成プログラムの実行を表す。本実施例ではプ
ログラミング装置からの指示でパラメータ値として
“２”が設定されているものとする。 割込要求信号入力装置６０：外部からシステム起動信号
と割込要求信号の２種の信号を入力し、レベル変換後、
ＣＰＵ１０の割込入力端子にそれぞれ転送する。 接点用入力装置７０：制御対象機器との間でデータメモ
リ５０の記憶情報を入出力する。 このような回路構成において実行される本発明関連の動
作を図２のフローチャートを用いて説明する。外部機器
から、たとえば、オンの割込要求信号が入力装置６０を
介してＣＰＵ１０に入力される。ＣＰＵ１０では周知の
割込み処理機能により現在のプログラム実行を中断し、
入力のあった割込端子に対応のプログラム、すなわち、
図２のプログラムを割込み的に起動する。この起動に応
じてＣＰＵ１０では、データメモリの領域５０Ａのパラ
メータ値を読み取る（ステップＳ１０）。次にＣＰＵ１
０は数値“１”〜“３”と順次に読み取ったパラメータ
値と比較することによりパラメータ値の識別すなわち、
実行すべき割込み用プログラム４０Ｂの識別を行う（ス
テップＳ２０〜Ｓ４０）。本例の場合、パラメータ値と
して“２”が設定されているので、ステップＳ３０で一
致判定が得られ、ＣＰＵ１０の実行順はステップＳ３５
へ進み、パラメータ値“２”に対応する第２プログラム
が起動される。なお、プログラムの起動方法には各種の
方法が知られており、どの方法を使用してもよいので詳
細な説明は省略する。このように、ユーザーは実行した
い割込み用プログラムの種類に応じてパラメータ値を設
定するだけで、１つの割込要求信号により３種の割込み
用プログラムを選択的に実行させることができる。この
ため、従来のようにシステム変更に伴ってその都度割込
み用プログラムを書換える必要はなくなる。なお、選択
された割込み用プログラムはＣＰＵ１０により読み出さ
れ、演算実行されると、図２の制御手順が終了し、割込
み機能により中断されたプログラムの実行が再開され
る。本実施例に他、次の例を実施できる。 １）本実施例では、パラメータ値をプログラミング装置
によりユーザーが手動入力で設定しているが、予め設定
条件をＣＰＵ１０に与え、ＣＰＵ１０の条件判別でパラ
メータ値を自動的に変更させることもできる。この場合
の一例としてはシーケンスプログラムの中にパラメータ
値を決定する条件回路を記載しておき、ＣＰＵ１０のシ
ーケンス演算毎にパラメータ値を更新させることが挙げ
られる。 ２）本実施例ではプログマブルコントローラ外から割込
要求信号を受けているが、装置内の回路から割込要求信
号を発生し、システム処理を割込み的に実行させてもよ
いことは勿論である。
に説明する。図１は本発明の実施例の回路構成を示す。
図において、次の回路が共通バスに接続されている。 中央演算処理装置（ＣＰＵ）１０：第１プログラムメモ
リ３０のシステムプログラムに従って装置全体の動作制
御を行う。また、第２プログラムメモリ４０のシーケン
スプログラムに従ってシーケンス演算処理を行う。ＣＰ
Ｕ１０には割込み処理機能を有するＣＰＵを用いてい
る。 ビット演算プロセッサ（Ｂ．Ｐ．）２０：ＣＰＵ１０と
分担してシーケンス演算処理を実行する。 第１プログラムメモリ３０：ＣＰＵ１０の実行するシス
テム処理内容を規定したプログラムを格納する。本発明
に係わる図２の起動プログラム３０Ｂはこのメモリに格
納されている。 第２プログラムメモリ４０：シーケンス制御に用いるシ
ーケンスプログラム４０Ａおよび割込み用プログラム４
０Ｂを格納する。本実施例では、システム停止用プログ
ラム，システム部分停止用プログラム，ユーザ作成プロ
グラムの３種が予め用意されている。第２プログラムメ
モリ４０が本発明の第１記憶手段として動作する。 データメモリ５０：制御対象の機器から入力し、ＣＰＵ
１０のシーケンス演算に用いる接点信号，シーケンス演
算により決定された接点信号を主に格納する。このデー
タメモリ５０の記憶内容は不図示のプログラミング装置
の指示でＣＰＵ１０により読み書き可能である。データ
メモリ５０の中に本発明のパラメータ情報を記憶する領
域（本発明の第２記憶手段に相当）５０Ａが設けられて
いる。パラメータ情報が“１”を示すときはシステム停
止プログラムの実行を表し、“２”を示すときはシステ
ム部分停止プログラムの実行を表し、“３”を示すとき
はユーザ作成プログラムの実行を表す。本実施例ではプ
ログラミング装置からの指示でパラメータ値として
“２”が設定されているものとする。 割込要求信号入力装置６０：外部からシステム起動信号
と割込要求信号の２種の信号を入力し、レベル変換後、
ＣＰＵ１０の割込入力端子にそれぞれ転送する。 接点用入力装置７０：制御対象機器との間でデータメモ
リ５０の記憶情報を入出力する。 このような回路構成において実行される本発明関連の動
作を図２のフローチャートを用いて説明する。外部機器
から、たとえば、オンの割込要求信号が入力装置６０を
介してＣＰＵ１０に入力される。ＣＰＵ１０では周知の
割込み処理機能により現在のプログラム実行を中断し、
入力のあった割込端子に対応のプログラム、すなわち、
図２のプログラムを割込み的に起動する。この起動に応
じてＣＰＵ１０では、データメモリの領域５０Ａのパラ
メータ値を読み取る（ステップＳ１０）。次にＣＰＵ１
０は数値“１”〜“３”と順次に読み取ったパラメータ
値と比較することによりパラメータ値の識別すなわち、
実行すべき割込み用プログラム４０Ｂの識別を行う（ス
テップＳ２０〜Ｓ４０）。本例の場合、パラメータ値と
して“２”が設定されているので、ステップＳ３０で一
致判定が得られ、ＣＰＵ１０の実行順はステップＳ３５
へ進み、パラメータ値“２”に対応する第２プログラム
が起動される。なお、プログラムの起動方法には各種の
方法が知られており、どの方法を使用してもよいので詳
細な説明は省略する。このように、ユーザーは実行した
い割込み用プログラムの種類に応じてパラメータ値を設
定するだけで、１つの割込要求信号により３種の割込み
用プログラムを選択的に実行させることができる。この
ため、従来のようにシステム変更に伴ってその都度割込
み用プログラムを書換える必要はなくなる。なお、選択
された割込み用プログラムはＣＰＵ１０により読み出さ
れ、演算実行されると、図２の制御手順が終了し、割込
み機能により中断されたプログラムの実行が再開され
る。本実施例に他、次の例を実施できる。 １）本実施例では、パラメータ値をプログラミング装置
によりユーザーが手動入力で設定しているが、予め設定
条件をＣＰＵ１０に与え、ＣＰＵ１０の条件判別でパラ
メータ値を自動的に変更させることもできる。この場合
の一例としてはシーケンスプログラムの中にパラメータ
値を決定する条件回路を記載しておき、ＣＰＵ１０のシ
ーケンス演算毎にパラメータ値を更新させることが挙げ
られる。 ２）本実施例ではプログマブルコントローラ外から割込
要求信号を受けているが、装置内の回路から割込要求信
号を発生し、システム処理を割込み的に実行させてもよ
いことは勿論である。
【０００７】
【発明の効果】以上、説明したように、本発明によれ
ば、１つの割込信号だけで複数種の割込み用プログラム
を選択的に実行できるので、割込み用プログラムの書換
え処理を減らすことができる。その他、所望に応じて多
種多様な割込み用プログラムを実行できるのでプログラ
マブルコントローラの機能の向上に寄与することができ
る。
ば、１つの割込信号だけで複数種の割込み用プログラム
を選択的に実行できるので、割込み用プログラムの書換
え処理を減らすことができる。その他、所望に応じて多
種多様な割込み用プログラムを実行できるのでプログラ
マブルコントローラの機能の向上に寄与することができ
る。
【図１】本発明実施例の回路構成を示す。
【図２】図１のＣＰＵ１０の実行する割込み用プログラ
ムの起動手順を示すフローチャートである。
ムの起動手順を示すフローチャートである。
１０ ＣＰＵ ２０ プログラムメモリ ３０ プログラムメモリ ５０ データメモリ
Claims (1)
- 【請求項１】複数の割込み用プログラムを記憶した第１
記憶手段と、実行の対象の割込み用プログラムを示すパ
ラメータ情報を記憶した第２記憶手段と、割込み処理機
能を有し、該割込み処理機能により外部からの割込要求
信号に応じて、現在のプログラム実行を中断し、次に前
記第２記憶手段のパラメータ情報の示す割込み用プログ
ラムを識別し、当該識別した割込み用プログラムを前記
第１記憶手段から読出し演算実行した後、前記現在のプ
ログラム実行を再開する演算処理手段と備えたことを特
徴とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041793A JPH05241853A (ja) | 1992-02-28 | 1992-02-28 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041793A JPH05241853A (ja) | 1992-02-28 | 1992-02-28 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241853A true JPH05241853A (ja) | 1993-09-21 |
Family
ID=12618218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041793A Pending JPH05241853A (ja) | 1992-02-28 | 1992-02-28 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0952527A2 (en) * | 1998-04-24 | 1999-10-27 | Matsushita Electric Industrial Co., Ltd. | Interrupt processing |
-
1992
- 1992-02-28 JP JP4041793A patent/JPH05241853A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0952527A2 (en) * | 1998-04-24 | 1999-10-27 | Matsushita Electric Industrial Co., Ltd. | Interrupt processing |
| EP0952527A3 (en) * | 1998-04-24 | 1999-11-10 | Matsushita Electric Industrial Co., Ltd. | Interrupt processing |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051004 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20091014 |
|
| LAPS | Cancellation because of no payment of annual fees |