JPH05217959A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH05217959A
JPH05217959A JP1900292A JP1900292A JPH05217959A JP H05217959 A JPH05217959 A JP H05217959A JP 1900292 A JP1900292 A JP 1900292A JP 1900292 A JP1900292 A JP 1900292A JP H05217959 A JPH05217959 A JP H05217959A
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JP
Japan
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etching
film
etched
mask pattern
semiconductor device
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Application number
JP1900292A
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Japanese (ja)
Inventor
Miki Yoshida
臣希 吉田
Tetsuro Kondo
哲朗 近藤
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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  • Drying Of Semiconductors (AREA)

Abstract

PURPOSE:To provide a semiconductor device and a manufacturing method thereof in which dry-etching may be applied under same etching conditions, simultaneously and optimally to a film under patterns having different opening sizes. CONSTITUTION:Impurities are doped in advance into the places 4 of a film 2 to be etched where an etching speed becomes relatively small due to a micro- loading effect, thereby eliminating a difference in the etching speed due to a difference in the opening size.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。より詳しく述べるならば、本発明は、開口寸
法の異なるパターンの混在するマスクパターンを使って
ドライエッチングする際のマイクロローディング効果に
よる被エッチング膜のエッチング速度差を解消すること
ができる半導体装置の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. More specifically, the present invention is a method of manufacturing a semiconductor device capable of eliminating a difference in etching rate of a film to be etched due to a microloading effect when performing dry etching using a mask pattern in which patterns having different opening sizes are mixed. Regarding

【0002】[0002]

【従来の技術】近年の半導体装置の高集積化の要求に伴
い、微細パターンの加工技術がますます要求されてい
る。
2. Description of the Related Art With the recent demand for high integration of semiconductor devices, there is an increasing demand for fine pattern processing technology.

【0003】このために、微細パターンの加工に適した
ドライエッチング技術が提供されている。とは言うもの
の、被エッチング膜上に形成されたエッチングマスクパ
ターンの開口寸法が小さくなるに従い、エッチャントが
マスク開口部へ入りにくくなるため、エッチャントは被
エッチング膜に到達しにくくなり、その結果として、被
エッチング膜のエッチング速度はエッチングマスクパタ
ーンの開口寸法に依存するようになり、すなわち開口寸
法の小さい場合ほど遅くなってくる(マイクロローディ
ング効果)。
Therefore, a dry etching technique suitable for processing a fine pattern has been provided. That said, as the opening size of the etching mask pattern formed on the film to be etched becomes smaller, the etchant becomes less likely to enter the mask opening, so that the etchant hardly reaches the film to be etched, and as a result, The etching rate of the film to be etched depends on the opening size of the etching mask pattern, that is, the smaller the opening size, the slower it becomes (microloading effect).

【0004】従って、同一エッチングマスクパターン内
に開口寸法の異なるパターンが存在する場合には、開口
寸法の大きいエッチングマスクパターン下部の被エッチ
ング膜のエッチング速度と、開口寸法の小さいエッチン
グマスクパターン下部の被エッチング膜のエッチング速
度とに差が生じることがある。マイクロローディング効
果のために、このように大小の開口寸法のマスクパター
ン下部の膜のエッチング速度の差が特に問題となってく
るのは、マスクパターンの開口寸法のほかに、被エッチ
ング膜とその下層の膜のエッチングに対する選択比も関
係しているため一概には言えないながらも、マスクパタ
ーンの小さい方の開口寸法がおよそ1.0μm以下の場
合である。
Therefore, when patterns having different opening sizes are present in the same etching mask pattern, the etching rate of the film to be etched below the etching mask pattern having a large opening size and the etching speed at the lower part of the etching mask pattern having a small opening size. A difference may occur in the etching rate of the etching film. Due to the micro-loading effect, the difference in the etching rate of the film under the mask pattern with such large and small opening dimensions becomes particularly problematic in addition to the opening dimension of the mask pattern and the film to be etched and the underlying layer. Although it cannot be said unconditionally because the selection ratio of the film to the etching is also related, it is the case where the opening size of the smaller mask pattern is about 1.0 μm or less.

【0005】こうした問題に対して、従来の半導体装置
製造方法のドライエッチングにおいては、エッチング条
件の選定やエッチング装置の改良によって、エッチング
マスクパターン開口寸法差に基づく被エッチング膜のエ
ッチング速度差の解消を図っていた。
In the dry etching of the conventional semiconductor device manufacturing method, in order to solve such a problem, the difference in etching rate of the film to be etched based on the difference in the opening size of the etching mask pattern is eliminated by selecting the etching conditions and improving the etching apparatus. I was trying.

【0006】[0006]

【発明が解決しようとする課題】ところが、例えばエッ
チング条件をどのようにうまく選定したとしても、エッ
チングマスクパターン開口寸法差によるマイクロローデ
ィング効果のための被エッチング膜のエッチング速度差
をなくすことは本質的に不可能である。そのため、開口
寸法が大きいエッチングマスクパターン下部の被エッチ
ング膜のドライエッチングが終了した時点において、開
口寸法が小さい方のエッチングマスクパターン下部の膜
のドライエッチングはなお終了するに至っていない。
However, no matter how well the etching conditions are selected, it is essential to eliminate the difference in the etching rate of the film to be etched due to the microloading effect due to the difference in the opening size of the etching mask pattern. Impossible. Therefore, when the dry etching of the film to be etched under the etching mask pattern having the large opening size is completed, the dry etching of the film under the etching mask pattern having the smaller opening size is not yet completed.

【0007】従って、同一エッチングマスクパターン内
に大小の開口寸法のパターンが混在する場合には、開口
寸法が大きいマスクパターン下部の膜のエッチング終了
後、更に、開口寸法の小さい方のマスクパターン下部の
被エッチング膜のエッチングが完了するまでオーバーエ
ッチングを行うことが必要となっていた。これに伴い、
オーバーエッチング時間が最適でない場合には、開口寸
法が小さい方のエッチングマスクパターン下部の膜のエ
ッチングが完全には達成されないことがあり、また、被
エッチング膜のエッチング条件によっては、被エッチン
グ膜に対する下層膜の選択比が小となり、そのためオー
バーエッチングによって、先にエッチングが終了してい
た開口寸法大の領域の露出された下層膜が損傷を受ける
ことがあった。
Therefore, when patterns having large and small opening sizes are mixed in the same etching mask pattern, after the etching of the film under the mask pattern having the large opening size is completed, the mask pattern under the mask pattern having the smaller opening size is further removed. It has been necessary to perform overetching until the etching of the film to be etched is completed. With this,
If the over-etching time is not optimal, the etching of the film below the etching mask pattern with the smaller opening size may not be completely achieved, and depending on the etching conditions of the film to be etched, the layer below the film to be etched may not be completely etched. The selection ratio of the film becomes small, so that overetching may damage the exposed lower layer film in the region of the large opening size where the etching has been completed.

【0008】本発明は、以上の点に鑑み、同一エッチン
グマスクパターンの開口寸法に異同があっても、それら
の開口寸法の異なるパターン下の被エッチング膜のドラ
イエッチングを同一のエッチング条件で、同時に且つ最
適に行うことのできる半導体装置の製造方法を提供する
ことを目的とする。
In view of the above points, the present invention simultaneously dry-etches a film to be etched under a pattern having different opening dimensions under the same etching conditions even if the opening dimensions of the same etching mask pattern are different. Another object of the present invention is to provide a semiconductor device manufacturing method that can be optimally performed.

【0009】[0009]

【課題を解決するための手段】本発明の半導体装置の製
造方法は、被エッチング膜上に開口寸法の異なるパター
ンの混在するエッチングマスクパターンを形成して、該
マスクパターン下部の被エッチング膜をドライエッチン
グにより除去する工程を含む半導体装置の製造方法にお
いて、ドライエッチング時のマイクロローディング効果
のためエッチング速度が相対的に小となる箇所の被エッ
チング膜に対し、予め不純物を注入し、当該箇所の被エ
ッチング膜のエッチング速度を他の箇所の被エッチング
膜のエッチング速度と同等にすることを特徴とする。
According to a method of manufacturing a semiconductor device of the present invention, an etching mask pattern in which patterns having different opening sizes are mixed is formed on a film to be etched, and the film to be etched under the mask pattern is dried. In a method of manufacturing a semiconductor device including a step of removing by etching, impurities are preliminarily injected into a film to be etched at a portion where an etching rate is relatively small due to a microloading effect at the time of dry etching, and the film at the portion is removed. It is characterized in that the etching rate of the etching film is made equal to the etching rate of the film to be etched in other portions.

【0010】本発明の方法は、マイクロローディング効
果によるエッチング速度の低下が特に顕著となるおよそ
1.0μm以下の開口寸法のパターンのある、二以上の
開口寸法が混在するエッチングマスクパターンを使って
ドライエッチングを行う場合に、特に有効である。
According to the method of the present invention, the dry etching is performed by using an etching mask pattern in which two or more opening sizes are mixed, which has a pattern having an opening size of about 1.0 μm or less in which the decrease of the etching rate due to the microloading effect is particularly remarkable. It is particularly effective when etching is performed.

【0011】被エッチング膜に対して注入する不純物
は、一般にその膜の材料に応じて任意に選定される。注
入量や注入深さも、任意に設定することができる。例え
ば、被エッチング膜の下層膜への不純物の注入が好まし
くない場合には、被エッチング膜の上の方の部分のみに
高濃度の不純物を注入することができる。また、不純物
を注入すべき箇所が隣接していて、エッチング後に残留
するそれらの間の膜に不純物が含まれていても差支えな
いような場合(例えば被エッチング膜が導体膜であるよ
うな場合)には、不純物を注入すべき複数の箇所を含む
より広い領域に不純物を一括して注入することも可能で
ある。
The impurities to be injected into the film to be etched are generally arbitrarily selected according to the material of the film. The injection amount and the injection depth can also be set arbitrarily. For example, when it is not preferable to implant impurities into the lower layer film of the film to be etched, it is possible to implant high-concentration impurities into only the upper portion of the film to be etched. In addition, in the case where the portions to which the impurities are to be injected are adjacent to each other and the film between them remaining after the etching may include the impurities (for example, the film to be etched is a conductor film) In addition, it is possible to collectively implant the impurities into a wider region including a plurality of locations where the impurities should be implanted.

【0012】このように、不純物の種類やその注入量、
注入深さも、あるいは注入の仕方も、不純物注入箇所と
非注入箇所とのドライエッチング速度が同等となる限り
は任意に決めることができる。
As described above, the type of impurities and the amount of implantation thereof are
The implantation depth and the implantation method can be arbitrarily determined as long as the dry etching rate is the same at the impurity-implanted portion and the non-implanted portion.

【0013】被エッチング膜も、どのような膜であって
もよい。すなわち、本発明の方法は、半導体装置の製造
で使用されるいずれの膜に対しても有利に適用すること
ができる。
The film to be etched may be any film. That is, the method of the present invention can be advantageously applied to any film used in the manufacture of semiconductor devices.

【0014】[0014]

【作用】エッチングマスクパターンの開口寸法の小さい
箇所の被エッチング膜に対して前もって不純物を注入
し、当該箇所の被エッチング膜のエッチング速度を、不
純物の注入されていない、開口寸法のもっと大きな他の
箇所の被エッチング膜のエッチング速度と同等にするこ
とは、全ての開口パターン下の被エッチング膜を同一の
エッチング条件で、同時に且つ最適にドライエッチング
することを可能にする。
Operation: Impurities are implanted in advance into the film to be etched at a portion having a small opening size of the etching mask pattern, and the etching rate of the film to be etched at that portion is set to a value other than that in which no impurity is implanted and the opening size is larger. By making the etching rate of the etching target film at a location equal to that of the etching target film, it is possible to simultaneously and optimally dry-etch the etching target films under all the opening patterns under the same etching conditions.

【0015】[0015]

【実施例】次に、本発明の方法の一実施例を説明する。
この例では、以下に述べる手順に従って、シリコン基板
上のポリシリコンの被エッチング膜に、3μmの大きな
開口と0.8μmの小さな開口をドライエッチングによ
り形成した。
EXAMPLE An example of the method of the present invention will be described below.
In this example, a large opening of 3 μm and a small opening of 0.8 μm were formed by dry etching in the polysilicon film to be etched on the silicon substrate according to the procedure described below.

【0016】図1(a)に示すように、シリコン基板1
上のポリシリコン膜2(厚さ0.3μm)の上に不純物
注入用のレジスト3を塗布し、パターニングして、ポリ
シリコン膜2に形成すべき0.8μmの開口部に相当す
る箇所に相応の開口4を設けた。次いで、このレジスト
3をマスクに、開口4の部分のポリシリコン膜2へリン
をイオン注入した。このときの加速電圧は40kV、ドー
プ量は3×1015cm-2であった。
As shown in FIG. 1A, a silicon substrate 1
A resist 3 for impurity implantation is applied onto the upper polysilicon film 2 (thickness 0.3 μm) and patterned to correspond to a portion corresponding to an opening of 0.8 μm to be formed in the polysilicon film 2. The opening 4 was provided. Then, phosphorus was ion-implanted into the polysilicon film 2 in the opening 4 portion using the resist 3 as a mask. At this time, the acceleration voltage was 40 kV and the doping amount was 3 × 10 15 cm -2 .

【0017】次に、レジスト3を剥離し、露出したポリ
シリコン膜2の全面へエッチング用のレジスト5を塗布
し、パターニングして、ドライエッチング用に大きな開
口寸法(3μm)と小さな開口寸法(0.8μm)のマ
スクパターンを形成した(図1(b))。
Next, the resist 3 is peeled off, the resist 5 for etching is applied to the entire surface of the exposed polysilicon film 2 and patterned, and a large opening size (3 μm) and a small opening size (0 μm) for dry etching are applied. A mask pattern of 0.8 μm) was formed (FIG. 1 (b)).

【0018】こうして形成したエッチングマスクパター
ンを用いてドライエッチングを行い、レジストを剥離し
て、図1(c)に示すように、ポリシリコン膜2に3μ
mの開口と0.8μmの開口を形成した。どちらの開口
寸法とも、ポリシリコン膜のエッチングによる除去は完
全に行われており、下層のシリコン基板1のオーバーエ
ッチングは少しも認められなかった。このように、小さ
な開口寸法の箇所に不純物としてリンを注入しておくこ
とによって、大きな開口寸法のパターンと小さな開口寸
法のパターンの箇所を同一のエッチング時間で最適にエ
ッチングすることができた。
Dry etching is performed using the etching mask pattern thus formed, the resist is peeled off, and 3 μm is formed on the polysilicon film 2 as shown in FIG. 1 (c).
m openings and 0.8 μm openings were formed. For both opening sizes, the polysilicon film was completely removed by etching, and no overetching of the underlying silicon substrate 1 was observed. As described above, by implanting phosphorus as an impurity in a portion having a small opening size, it is possible to optimally etch a portion having a large opening dimension and a portion having a small opening dimension in the same etching time.

【0019】本発明の態様としては、このほかにも様々
なものを考えることができる。例えば、上述の実施例で
はリンの注入時にレジストパターンをマスクとして利用
したけれども、不純物の注入に対するマスクとして有効
なものであればどのようなものを用いることも可能であ
る。また、不純物注入用マスクパターンの形成について
も、マスクを使用するパターニング以外に、電子線での
直接描画等の技術を利用することが可能である。
Various other aspects can be considered as the embodiment of the present invention. For example, although the resist pattern is used as a mask at the time of implanting phosphorus in the above-described embodiment, any mask that is effective as a mask for implanting impurities can be used. Also, for the formation of the impurity implantation mask pattern, a technique such as direct drawing with an electron beam can be used in addition to patterning using a mask.

【0020】更に、ドライエッチング後に残される膜
(図1(c)におけるポリシリコン膜2)に注入不純物
が含まれていても差支えなければ、図1(a)に示した
ように開口寸法の小さなエッチングパターンごとに不純
物注入マスクパターンを形成するのではなく、小さな開
口寸法のパターンの隣接する領域(図1(a)にAで示
す領域)に一括して大きな開口のパターンを形成して不
純物の注入を実施してもよい。
Further, even if the film left after the dry etching (polysilicon film 2 in FIG. 1C) contains the implanted impurities, there is no problem, and the opening size is small as shown in FIG. 1A. Rather than forming an impurity implantation mask pattern for each etching pattern, a large opening pattern is collectively formed in a region adjacent to a pattern having a small opening size (a region indicated by A in FIG. 1A). Injection may be performed.

【0021】[0021]

【発明の効果】以上説明したように、本発明によれば、
同一エッチングマスクパターンの開口寸法に異同があっ
ても、それらの開口寸法の異なるパターン下の被エッチ
ング膜を同一のエッチング条件で、同時に且つ最適にド
ライエッチングすることができる。このため、開口寸法
の小さいパターン下の被エッチング膜の不完全な除去、
あるいはオーバーエッチングによる開口寸法の大きいパ
ターン下の下地の損傷を回避することができ、半導体装
置の性能、信頼性等の向上に大きく寄与することができ
る。
As described above, according to the present invention,
Even if the opening dimensions of the same etching mask pattern are different, the films to be etched under the patterns having different opening dimensions can be simultaneously and optimally dry-etched under the same etching conditions. Therefore, incomplete removal of the film to be etched under the pattern with a small opening size,
Alternatively, it is possible to avoid damage to the base under the pattern having a large opening size due to overetching, and it is possible to greatly contribute to the improvement of the performance and reliability of the semiconductor device.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の方法の一実施の手順を説明する図であ
って、(a)は不純物注入用マスクパターンの形成と不
純物の注入を説明する図、(b)はドライエッチング用
のマスクパターンの形成を説明する図、そして(c)は
ドライエッチング後の様子を説明する図である。
FIG. 1 is a diagram illustrating a procedure for carrying out a method of the present invention, in which (a) is a diagram illustrating formation of a mask pattern for impurity implantation and impurity implantation, and (b) is a mask for dry etching. FIG. 6 is a diagram illustrating formation of a pattern, and (c) is a diagram illustrating a state after dry etching.

【符号の説明】[Explanation of symbols]

1…シリコン基板 2…ポリシリコンの被エッチング膜 3…不純物注入用のレジスト 4…不純物注入用の開口 5…ドライエッチング用のレジスト DESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2 ... Polysilicon etching film 3 ... Impurity injection resist 4 ... Impurity injection opening 5 ... Dry etching resist

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 被エッチング膜上に開口寸法の異なるパ
ターンの混在するエッチングマスクパターンを形成し
て、該マスクパターン下部の被エッチング膜をドライエ
ッチングにより除去する工程を含む半導体装置の製造方
法において、ドライエッチング時のマイクロローディン
グ効果のためエッチング速度が相対的に小となる箇所の
被エッチング膜に対し、予め不純物を注入し、当該箇所
の被エッチング膜のエッチング速度を他の箇所の被エッ
チング膜のエッチング速度と同等にすることを特徴とす
る半導体装置の製造方法。
1. A method of manufacturing a semiconductor device, comprising the steps of forming an etching mask pattern in which patterns having different opening sizes are mixed on an etching target film and removing the etching target film under the mask pattern by dry etching. Impurities are preliminarily injected into the film to be etched at a location where the etching rate is relatively small due to the microloading effect during dry etching, and the etching rate of the film to be etched at that location is adjusted to that of the film to be etched at other locations. A method of manufacturing a semiconductor device, wherein the etching rate is set to be equal to the etching rate.
【請求項2】 前記不純物を注入する箇所のエッチング
マスクパターンの開口寸法が1.0μm以下である、請
求項1記載の方法。
2. The method according to claim 1, wherein the opening dimension of the etching mask pattern at the portion where the impurities are implanted is 1.0 μm or less.
JP1900292A 1992-02-04 1992-02-04 Semiconductor device and manufacture thereof Withdrawn JPH05217959A (en)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151685B2 (en) 1998-07-02 2006-12-19 Kabushiki Kaisha Toshiba Semiconductor memory device capable of realizing a chip with high operation reliability and high yield
JP2011215404A (en) * 2010-03-31 2011-10-27 Toppan Printing Co Ltd Photo mask blank and method for manufacturing the same
CN103065959A (en) * 2011-10-21 2013-04-24 上海华虹Nec电子有限公司 Method for reducing silicon etching loading effect

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151685B2 (en) 1998-07-02 2006-12-19 Kabushiki Kaisha Toshiba Semiconductor memory device capable of realizing a chip with high operation reliability and high yield
US7359228B2 (en) 1998-07-02 2008-04-15 Kabushiki Kaisha Toshiba Semiconductor memory device capable of realizing a chip with high operation reliability and high yield
US7787277B2 (en) 1998-07-02 2010-08-31 Kabushiki Kaisha Toshiba Semiconductor memory device capable of realizing a chip with high operation reliability and high yield
US8248849B2 (en) 1998-07-02 2012-08-21 Kabushiki Kaisha Toshiba Semiconductor memory device capable of realizing a chip with high operation reliability and high yield
US8259494B2 (en) 1998-07-02 2012-09-04 Kabushiki Kaisha Toshiba Semiconductor memory device capable of realizing a chip with high operation reliability and high yield
US8665661B2 (en) 1998-07-02 2014-03-04 Kabushiki Kaisha Toshiba Semiconductor memory device capable of realizing a chip with high operation reliability and high yield
JP2011215404A (en) * 2010-03-31 2011-10-27 Toppan Printing Co Ltd Photo mask blank and method for manufacturing the same
CN103065959A (en) * 2011-10-21 2013-04-24 上海华虹Nec电子有限公司 Method for reducing silicon etching loading effect

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