JPH05210640A - マルチプロセッサシステム - Google Patents

マルチプロセッサシステム

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JPH05210640A
JPH05210640A JP4015912A JP1591292A JPH05210640A JP H05210640 A JPH05210640 A JP H05210640A JP 4015912 A JP4015912 A JP 4015912A JP 1591292 A JP1591292 A JP 1591292A JP H05210640 A JPH05210640 A JP H05210640A
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memory
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bus
lock
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JP4015912A
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Makoto Hanawa
誠 花輪
Tadahiko Nishimukai
忠彦 西向井
Osamu Nishii
修 西井
Makoto Suzuki
鈴木　　誠
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • G06F9/46—Multiprogramming arrangements
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Abstract

(57)【要約】 【目的】共有メモリ及び共有バスをパイプライン的にア
クセスするマルチプロセッサシステムにおいて、スルー
プットを低下させずに、共有変数の排他制御を実現す
る。 【構成】ロック制御回路（５００）に、ロック中表示フ
ラグレジスタ（５０１）を設け、ロック中に他のプロセ
ッサからのロックアクセスまたはロック中の共有変数へ
のアクセスを抑止し、ロック解除後に受け付ける。 【効果】共有変数の排他的なアクセスの最中に、共有変
数へのアクセスでないメモリアクセスを実行することに
より、スループットの低下を防止できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサが共
有バスによって接続されたマルチプロセッサシステムに
関し、特に、複数のプロセッサと共有メモリを１つのＬ
ＳＩ上に形成したオンチップマルチプロセッサＬＳＩに
好適な共有バスの排他制御方法に関する。
【０００２】
【従来の技術】複数のマイクロプロセッサを共有バスで
結合したマルチプロセッサシステムにおける共有バスの
高性能化手法については、１９９０年４月２０日発行の
電子情報通信学会コンピュータシステム研究会報告（Ｃ
ＰＳＹ９０−４、１９９０年４月２０日）の第２５頁か
ら第３２頁において論じられている。
【０００３】これは、プロセッサ等の送信ユニットがオ
ーダ（アドレス／データ）を送信した後、一旦、共有バ
スを解放し、メモリ等の受信ユニットはアンサ（返送デ
ータ）の準備ができた時に共有バスの使用権を得て、送
信ユニットへアンサ（返送データ）を返送すると言うス
プリット方式の共有バス転送方式を提案してる。
【０００４】従って、このスプリット方式の共有バス転
送方式では、アドレス送信からデータ返送までの間、１
つのプロセッサが共有バスを占有し続ける従来のインタ
ロック方式に較べて、共有バスを効率的に使用でき、高
性能化が図れるものである。
【０００５】
【発明が解決しようとする課題】マルチプロセッサシス
テムにおいて、複数のプロセッサによってアクセスされ
るメモリのデータは共有データと呼ばれている。また、
特に複数のプロセッサが同一のメモリアドレス（共有変
数）に同時にアクセスする可能性がある。この時、デー
タアクセスの競合が発生し、混合されて処理された場合
には、誤動作を招くことになる。そこで、ある時点での
共有変数の如き共有データへのアクセスを１つのプロセ
ッサに限る排他制御が必要になる。この排他制御の実現
手段には、バスのロックが使用できる。バスロックと
は、共有データをアクセスするプロセッサに、そのアク
セス期間中、共有バスの使用権を与え続け、他のプロセ
ッサには共有バスの使用権を一切与えないようにして、
排他的なアクセスを実現するものである。
【０００６】一方、上記従来技術のスプリット方式の共
有バス転送方式においては、ＴＥＳＴ＆ＳＥＴ命令のよ
うにリード／ライトが一連の処理であり、途中に他のユ
ニットの転送が入り込むと処理矛盾を発生する場合、共
有バスを解放せず占有して使用するロック転送機能を設
けている。
【０００７】しかし、上記のように共有バスをロックし
てしまっては、スプリット方式にして共有バスの転送ス
ループットを向上させたことが無駄になってしまう。今
後、１つのジョブを細かく分割して、複数のプロセッサ
において並列に処理することによりジョブ処理の高速化
を行うため際に、上記の排他制御が頻繁に発生すると、
バスロックによる性能低下が深刻な問題になることが予
想される。
【０００８】上記の従来例では、このようなバスロック
による性能低下について配慮されておらず、１つのジョ
ブを細かく分割して、複数のプロセッサにおいて並列に
処理する場合、大幅に性能が低下するという問題点があ
る。
【０００９】そこで本発明の目的とするところは、共有
データへの排他的なアクセスを保証しながらスプリット
バスの利点を活かすとともに、排他的でない他のアクセ
スを並列に処理できるマルチプロセッサシステムを提供
することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本願の基本的技術思想は、一つのプロセッサが共有メ
モリ中の或る共有データをアクセスしている間に、他の
プロセッサからの上記共有データへのメモリアクセス要
求の受付けを拒絶する一方他のプロセッサからの上記共
有データ以外へのメモリアクセス要求を受付けようにし
たものである。
【００１１】本願で開示される発明のうち、代表的な発
明の特徴は、下記の如きにある。
【００１２】すなわち、バス（１７０、１８０）を介し
て相互に接続された複数のプロセッサ（１１０、１２
０）と、上記バス（１７０、１８０）に接続されるとと
もに、上記複数のプロセッサ（１１０、１２０）によっ
て共有される共有データを格納するメモリ（１３０、１
４０）とを具備してなるマルチプロセッサシステムであ
って、上記複数のプロセッサ（１１０、１２０）の一方
のプロセッサ（１１０）が上記メモリ（１３０、１４
０）の上記共有データをアクセスしている間に、上記複
数のプロセッサの他方のプロセッサ（１２０）からの上
記共有データへのメモリアクセス要求の受付けを拒絶す
る一方、上記他方のプロセッサ（１２０）からの上記共
有データのアドレスと異なるアドレスへのメモリアクセ
ス要求を受付けるメモリアクセス制御回路（５００、５
１０）を更に具備してなることを特徴とする。
【００１３】本発明のより好適な実施形態によるマルチ
プロセッサシステムは、上記バス（１７０、１８０）お
よび上記メモリ（１３０、１４０）に接続され、上記バ
ス（１７０、１８０）を介して伝達される複数のアクセ
ス要求アドレスを格納する先入れ先出しメモリで構成さ
れたアクセスキュー（１３５、１４５）をさらに具備
し、上記複数のプロセッサの上記一方のプロセッサ（１
１０）からの上記メモリの上記共有データへのアクセス
要求が上記アクセスキュー（１３５、１４５）に格納さ
れた後、上記アクセスキュー（１３５、１４５）による
上記メモリの上記共有データへのアクセスが終了する以
前には、上記メモリアクセス制御回路（５００、５１
０）は上記複数のプロセッサの上記他方のプロセッサ
（１２０）からの上記メモリの上記共有データへのアク
セス要求が上記アクセスキュー（１３５、１４５）に格
納されることを禁止することを特徴とする。
【００１４】尚、共有データへのアクセスであることを
検出する具体的な手段としては、（１）共有バス全体に
対して、共有データへのアクセスを検出する手法、
（２）共有メモリを複数のバンクに分け、各バンクに対
して共有データへのアクセスを検出する手法、（３）共
有メモリを複数の領域に分け、各領域に対して共有デー
タへのアクセスを検出する手法、（４）共有データのア
ドレスを認識して、各アドレス毎に共有データへのアク
セスを検出する手法等が考えられるが、具体的には以下
の手段がある。
【００１５】（１）まず第１の実現手法としては、共有
バスにおいて、共有データへのアクセスを一つのプロセ
ッサにだけ許可する手法がある。つまり、プロセッサが
メモリアクセスを要求する時、共有メモリ中の或る共有
データへのアクセスであることを示す手段、及び、どれ
か１つのプロセッサが、共有メモリ中の或る共有データ
をアクセス中であることを示すフラグ、上記フラグがア
サート中は、他のプロセッサからの共有メモリ中の共有
データへのアクセスを抑止する手段を有することによ
り、共有メモリの排他アクセス制御を実現することがで
きる。
【００１６】（２）また、第２の実現手法としては、複
数のバンクに分割された共有メモリにおいて、或るバン
ク中の共有データへのアクセスを一つのプロセッサにだ
け許可する手法がある。つまり、プロセッサがメモリア
クセスを要求する時、共有メモリ中の或る共有データへ
のアクセスであることを示す手段を有し、また、どれか
１つのプロセッサが、共有メモリ中の或るバンクの共有
データをアクセス中であることを示すフラグを有し、上
記フラグがアサート中は、他のプロセッサからの該当す
るバンクへのアクセスを抑止する手段を有することによ
り、共有メモリの排他アクセス制御を実現することがで
きる。
【００１７】（３）更にまた、第３の実現手法として
は、複数の領域に分割された共有メモリにおいて、或る
領域中の共有データへのアクセスを一つのプロセッサに
だけ許可する手法がある。つまり、プロセッサがメモリ
アクセスを要求する時、共有メモリ中の或る共有データ
へのアクセスであることを示す手段を有し、また、どれ
か１つのプロセッサが、共有メモリ中の或る領域の共有
データをアクセス中であることを示すフラグを有し、上
記フラグがアサート中は、他のプロセッサからの該当す
る領域へのアクセスを抑止する手段を有することによ
り、共有メモリの排他アクセス制御を実現することがで
きる。
【００１８】（４）更にまた、第４の実現手法として
は、或るアドレスの共有データへのアクセスを一つのプ
ロセッサにだけ許可する手法がある。つまり、プロセッ
サがメモリアクセスを要求する時、共有メモリ中の或る
共有データへのアクセスであることを示す手段を有し、
どれか１つのプロセッサが、共有メモリ中の或るアドレ
スの共有データをアクセス中であることを示すフラグを
有し、上記フラグがアサート中は、他のプロセッサから
の該当するアドレスへのアクセスを抑止する手段を有す
ることにより、共有メモリの排他アクセス制御を実現す
ることができる。
【００１９】
【作用】複数のプロセッサ（１１０、１２０）の一方の
プロセッサ（１１０）がメモリ（１３０、１４０）の共
有データをアクセスしている間に、メモリアクセス制御
回路（５００、５１０）は複数のプロセッサの他方のプ
ロセッサ（１２０）からの共有データへのメモリアクセ
ス要求の受付けを拒絶する一方、他方のプロセッサ（１
２０）からの共有データのアドレスと異なるアドレスへ
のメモリアクセス要求を受付けるため、共有データへの
排他的なアクセスを保証しながらスプリットバスの利点
を活かすとともに、排他的でない他のアクセスを並列に
処理できるマルチプロセッサシステムを提供することが
できる。
【００２０】すなわち、異なるプロセッサからのメモリ
中の同一アドレスへの２回のアクセスは本来排他的なア
クセスであるが、この間でバス権を他のプロセッサに譲
っても、異なるプロセッサからの排他的なアクセス要求
を受付けないか、又はひとつのプロセッサが現在アクセ
スを行っているバンク／領域／アドレスに対する他のプ
ロセッサからのアクセス要求を受付けないので、アクセ
スは排他的となり他のプロセッサから妨害されることが
なく、複数のプロセッサが同時に共有データをアクセス
することによって起こる誤動作を防止することができ
る。
【００２１】また、排他的なアクセスの最中にも、異な
るアドレスに対しては並列にアクセスすることができ、
バスのスループットを高めることができる。
【００２２】
【実施例】以下、本発明の一実施例を図を用いて説明す
る。
【００２３】システム概要 図１は、本発明の一実施例である１チップマルチプロセ
ッサのシステム構成を示すブロック図である。２つのプ
ロセッサエレメント１１０及び１２０と２バンクに分割
されたメモリ１３０、１４０が１つのＬＳＩに形成され
ている。プロセッサエレメント１１０及び１２０はアク
セスキュー１３５、１４５更には、アドレスバス１７０
及びデータバス１８０を介してメモリ１３０、１４０と
接続されている。また、ロック制御回路５００、５１０
が、それぞれアクセスキュー１３５、１４５に対応して
設けられている。
【００２４】プロセッサエレメント（ＰＥ）の構成 プロセッサエレメント１１０は、中央処理装置（ＣＰＵ
１）１１１及び命令キャッシュ（ＩＣ１）１１２、オペ
ランドキャッシュ（ＯＣ１）１１３、命令用バス１１
４、オペランド用バス１１５から成り、それぞれ図のよ
うに接続されている。プロセッサエレメント１２０も、
プロセッサエレメント１１０と同様に構成されており、
詳細な説明は省略する。
【００２５】ＰＥの命令キャッシュ プロセッサエレメント１１０の命令キャッシュＩＣ１
（１１２）はＣＰＵ１（１１１）の命令フェッチ要求に
従って検索され、対応するデータのコピーが命令キャッ
シュＩＣ１（１１２）に存在するか否かを判断する。
【００２６】要求した命令が命令キャッシュＩＣ１（１
１２）に存在する場合（ヒットの場合）には、命令キャ
ッシュＩＣ１（１１２）はメモリ１３０及び１４０をア
クセスすることなく命令キャッシュＩＣ１（１１２）の
キャッシュメモリよりデータが読み出され、命令用バス
１１４を介してＣＰＵ１（１１１）へ転送される。ＣＰ
Ｕ１（１１１）はこの読み出したデータを命令として解
読し、その指示に従って実行を行う。
【００２７】ＣＰＵ１（１１１）の命令フェッチ要求に
対して対応するデータのコピーが命令キャッシュＩＣ１
（１１２）に存在しない場合（ミスの場合）には、命令
キャッシュＩＣ１（１１２）はメモリ１３０又は１４０
をアクセスして、対応するデータが読み出され、命令キ
ャッシュＩＣ１（１１２）へ格納されると同時に、命令
用バス１１４を介してＣＰＵ１（１１１）へ転送され
る。
【００２８】プロセッサエレメント１２０の命令キャッ
シュＩＣ２（１２２）もプロセッサエレメント１１０の
命令キャッシュＩＣ１（１１２）と同様に構成されてお
り、詳細な説明は省略する。
【００２９】ＰＥのオペランドキャッシュ プロセッサエレメント１１０のオペランドキャッシュＯ
Ｃ１（１１３）も命令キャッシュＩＣ１（１１２）と同
様に、ＣＰＵ１（１１１）のオペランドアクセス要求に
従って検索され、対応するデータのコピーが存在するか
否かを判断する。
【００３０】要求したオペランドがオペランドキャッシ
ュＯＣ１（１１３）に存在する場合には、オペランドキ
ャッシュＯＣ１（１１３）はメモリ１３０及び１４０を
アクセスすることなくオペランドキャッシュＯＣ１（１
１３）のキャッシュメモリよりデータが読み出され、オ
ペランド用バス１１５を用いてＣＰＵ１（１１１）へ転
送される。ＣＰＵ１（１１１）はこの読み出したデータ
をオペランドとして使用して、命令の実行を行う。
【００３１】ＣＰＵ１（１１１）のオペランドアクセス
要求に対して対応するデータのコピーがオペランドキャ
ッシュＯＣ１（１１３）に存在しない場合には、オペラ
ンドキャッシュＯＣ１（１１３）はメモリ１３０又は１
４０をアクセスして、対応するデータが読み出され、オ
ペランドキャッシュＯＣ１（１１３）へ格納されると同
時に、オペランド用バス１１５を用いてＣＰＵ１（１１
１）へ転送される。
【００３２】プロセッサエレメント１２０も同様に、中
央処理装置（ＣＰＵ２）１２１及び命令キャッシュ（Ｉ
Ｃ２）１２２、オペランドキャッシュ（ＯＣ２）１２
３、命令用バス１２４、オペランド用バス１２５から成
り、それぞれ図のように接続されている。
【００３３】メモリおよびアクセスキュー メモリは２つのバンク１３０、１４０に分割されてお
り、アクセスキュー１３５、１４５を介して、接続され
ている。
【００３４】アクセスキュー１３５、１４５は、命令キ
ャッシュ（ＩＣ１，ＩＣ２）１１２，１２２及びオペラ
ンドキャッシュ（ＯＣ１，ＯＣ２）１１３，１２３から
のメモリアクセス要求をラッチしておく先入れ先出し
（ＦＩＦＯ）のバッファである。
【００３５】バス アドレスバス１７０はアドレス信号線２３０及びＩＤ
（識別）番号信号線２４０、リード／ライト信号線２５
０、ロック指示信号線２６０、リトライ指示信号線２７
０から成る。
【００３６】ＩＤ番号信号線２４０は命令キャッシュＩ
Ｃ１（１１２），オペランドキャッシュＯＣ１（１１
３），ＩＣ２（１２２），ＯＣ２（１２３），ＳＣ０
（１３０），ＳＣ１（１４０）の６台のデバイスを識別
するため、３本の信号線より成る。
【００３７】データバス１８０はデータ信号線３３０及
びＩＤ番号信号線３４０から成る。ＩＤ番号信号線３４
０はアドレスバス１７０のＩＤ番号信号線２４０と同様
に、３本の信号線より成る。
【００３８】ロック制御回路 ロック制御回路（ＬＣ０）５００はロック中表示フラグ
レジスタ（ＬＶ０）５０１及びロックアドレスレジスタ
（ＬＡ０）５０２、ロックＩＤ番号レジスタ（ＬＩＤ
０）５０３、アドレス比較器５０４、ＩＤ比較器５０
５、ＡＮＤゲート５０６から成る。ロック制御回路（Ｌ
Ｃ１）５１０もロック制御回路（ＬＣ０）５００と同様
な構成である。
【００３９】ロック中表示フラグレジスタ（ＬＶ０）５
０１は、アドレス転送時にロック指示信号線２６０がア
サートされているときセットされる。
【００４０】ロックアドレスレジスタ（ＬＡ０）５０２
及びロックＩＤ番号レジスタ（ＬＩＤ０）５０３は、そ
れぞれロック中表示フラグレジスタ（ＬＶ０）５０１が
セットされるときにアドレス信号線２３０及びＩＤ番号
信号線２４０の内容をセットする。
【００４１】アドレス比較器５０４及びＩＤ比較器５０
５はアドレス転送中のアドレス信号線２３０及びＩＤ番
号信号線２４０の値とロックアドレスレジスタ（ＬＡ
０）５０２及びロックＩＤ番号レジスタ（ＬＩＤ０）５
０３の内容と比較する。アドレス比較器５０４の両入力
が一致するとその出力には論理”１”がアサートされ、
一方ＩＤ比較器５０５の両入力が不一致となるとその出
力には論理”１”がアサートされる。従って、ロック中
表示フラグレジスタ（ＬＶ０）５０１がセットされてい
る状態で、ＩＤ番号の異なるデバイスから同一のアドレ
スに対するアクセスが発生したら、ＡＮＤゲート５０６
によりリトライ指示信号線２７０がアサートされるの
で、ＩＤ番号の異なるデバイスから同一のアドレスに対
するアクセス要求の受け付けを拒絶する。
【００４２】通常のパイプライン動作 先ず、バスをロックしないスプリット方式バスによる通
常のパイプライン動作について説明する。命令キャッシ
ュＩＣ１（１１２）がメモリＳＣ０（１３０）にあるデ
ータを読み出しを起動する場合を例に、各構成要素の動
作を説明する。
【００４３】命令キャッシュＩＣ１（１１２）はまず、
アドレスバス１７０を使用する権利であるアドレスバス
権を獲得し、アドレス信号線２３０、ＩＤ番号信号線２
４０、リード／ライト信号線２５０に所定の値の信号を
送出する。ここで、ＩＤ番号信号線２４０には命令キャ
ッシュＩＣ１（１１２）のＩＤ番号が出力される。
【００４４】メモリＳＣ０（１３０）のアクセスキュー
１３５は、アドレス信号線２３０の下位１ビットよりメ
モリＳＣ０（１３０）へのアクセスであることを判断
し、アドレス信号線２３０、ＩＤ番号信号線２４０、リ
ード／ライト信号線２５０の内容をラッチする。アクセ
スキュー１３５にラッチされたアクセス要求は、メモリ
ＳＣ０（１３０）がアクセス可能になった時点で順次処
理される。
【００４５】命令キャッシュＩＣ１（１１２）の要求に
従ってメモリＳＣ０（１３０）が読み出したデータを命
令キャッシュＩＣ１（１１２）へ転送する場合を例に、
各構成要素の動作を説明する。メモリＳＣ０（１３０）
はまず、データバス１８０を使用する権利であるデータ
バス権を獲得し、データ信号線３３０、ＩＤ番号信号線
３４０に所定の値を送出する。ここで、ＩＤ番号信号線
３４０には、アクセスキュー１３５にラッチしておいた
アクセス要求元である命令キャッシュＩＣ１（１１２）
のＩＤ番号が出力される。命令キャッシュＩＣ１（１１
２）はアドレスを送出した後、アドレスバス１７０を開
放し、データバス１８０のＩＤ番号信号線３４０を監視
して、読み出しデータが転送されるのを待っている。そ
こで、命令キャッシュＩＣ１（１１２）はメモリＳＣ０
（１３０）から送出されたＩＤ番号を検出して、命令キ
ャッシュＩＣ１（１１２）への応答サイクルであること
を認識して、データ信号線３３０上のデータをラッチす
る。
【００４６】アクセスキュー（ＡＱ０）１３５の内部構
成を図１を用いて説明する。他のアクセスキュー（ＡＱ
１）４５５も同様の構成である。
【００４７】アクセスキュー１３５は、４エントリの先
入れ先出しのバッファ（ＦＩＦＯ）である。各エントリ
は、アドレス部４１０及びＩＤ番号部４２０、リード／
ライト部４３０、書き込みデータ部４４０から成る。ア
ドレス部４１０はアドレスバス１７０のアドレス信号線
２３０の内容をラッチし、ＩＤ番号部４２０は同様にＩ
Ｄ番号信号線２４０の内容をラッチし、リード／ライト
部４３０はリード／ライト信号線２５０の内容をラッチ
し、書き込みデータ部４４０はメモリへの書き込み時に
データバス１８０のデータ信号線３３０の内容（書き込
みデータ）をラッチする。
【００４８】このように命令キャッシュＩＣ１（１１
２）等のデバイスからメモリＳＣ０（１３０）へのメモ
リアクセス要求は、一旦、このアクセスキュー１３５に
ラッチされる。従って、アドレスバス１７０は、読み出
しデータの転送を待たずして、他のデバイスに開放する
ことができる。
【００４９】また、１つのデバイスのメモリアクセス要
求を処理中に、他のデバイスから同一メモリへアクセス
要求が発行されても、アクセスキューは複数のエントリ
を有しているので、バッファリングされる。
【００５０】なお、本実施例では、メモリアクセスの要
求は、命令キャッシュＩＣ１（１１２），オペランドキ
ャッシュＯＣ１（１１３），命令キャッシュＩＣ２（１
２２），オペランドキャッシュＯＣ２（１２３）の４つ
のデバイスから要求されるが、１つのデバイスからは複
数のアクセス要求が同時に発行されることはないので
（前のアクセスが完了する前に次のアクセスが発行され
ることはないので）、アクセスキューのバッファの段数
としては、４段で充分である。
【００５１】なお、１つのデバイスから複数のアクセス
要求が同時に発行される実施例においては、アクセスキ
ューのバッファの段数を更に増加させること、及び、同
時に発行されたアクセス要求を識別する手段を設けるこ
とにより対処可能である。
【００５２】上で述べたようにアクセスキュー１３５に
ラッチされた複数のアクセス要求は、先入れ先出しバッ
ファ（ＦＩＦＯ）によって、先にラッチされたものから
順に処理される。
【００５３】アドレスデコーダ４５０，４５５は、アド
レスバス１７０のアドレス信号線２３０の下位１ビット
で、アクセス要求がメモリＳＣ０（１３０），ＳＣ１
（１４０）の内、どちらのメモリに対するものなのかを
判断し、対応するメモリのアクセスキューにアクセス要
求をラッチさせるものである。例えば、アドレスデコー
ダ４５０は、アドレスバス１７０のアドレス信号線２３
０の下位１ビットが「０」のとき、アクセスキュー１３
５にアクセス要求をラッチさせる。また、アドレスデコ
ーダ４５５は、アドレス信号線２３０の下位１ビットが
「１」のとき、アクセスキュー１４５にアクセス要求を
ラッチさせる。
【００５４】図２は、図１の実施例のマルチプロセッサ
システムにおける通常のパイプライン動作のタイムチャ
ートを示したものである。
【００５５】Ｃ１のサイクルで、命令キャッシュＩＣ１
（１１２）にキャッシュメモリに所望のデータがないこ
と（ミス）が判明すると、命令キャッシュＩＣ１（１１
２）はアドレスバス１７０のバス権を要求する。この
時、命令キャッシュＩＣ１（１１２）以外のデバイスが
アドレスバス１７０のバス権を要求していない。
【００５６】従ってＣ２のサイクルで、アドレスバスア
ービタ（図示せず）によって命令キャッシュＩＣ１（１
１２）へアドレスバス１７０のバス権が与えられ、命令
キャッシュＩＣ１（１１２）はアドレス信号線２３０及
びＩＤ番号信号線２４０にそれぞれ信号を出力する。従
って、メモリＳＣ０（１３０）は、アドレス信号線２３
０の下位１ビットより、自分がアクセスされていること
を知る。
【００５７】Ｃ３のサイクルで、命令キャッシュＩＣ１
（１１２）の要求に基づくメモリＳＣ０（１３０）から
のデータの読み出しが行われる。読み出しには、２サイ
クルかかる。
【００５８】メモリＳＣ０（１３０）は命令キャッシュ
ＩＣ１（１１２）へ読み出しデータを転送するために、
Ｃ４のサイクルでデータバス１８０のバス権を要求す
る。この時、メモリＳＣ０（１３０）以外のデバイスは
データバス１８０のバス権を要求していない。
【００５９】従ってＣ５のサイクルで、データバスアー
ビタ（図示せず）によってメモリＳＣ０（１３０）へデ
ータバス１８０のバス権が与え、メモリＳＣ０（１３
０）はデータ信号線３３０及びＩＤ番号信号線３４０に
それぞれ信号を出力する。なお、ＩＤ番号信号線３４０
には、命令キャッシュＩＣ１（１１２）のＩＤ番号が出
力されているので、命令キャッシュＩＣ１（１１２）は
ＩＤ番号信号線３４０から自分がアクセスしたデータが
転送されてきたことを知り、データ信号線３３０の内容
をラッチする。
【００６０】なお、上記の処理に並行して、下記の処理
が実行される。
【００６１】Ｃ２のサイクルでは二つのオペランドキャ
ッシュＯＣ１（１１３）、ＯＣ２（１２３）が共にアド
レスバス１７０のバス権を要求しているが、アドレスバ
スアービタ（図示せず）の働きによりオペランドキャッ
シュＯＣ１（１１３）のアドレスバス１７０の使用要求
がＣ３のサイクルで先に処理され、次のＣ４のサイクル
でオペランドキャッシュＯＣ２（１２３）のアドレスバ
ス１７０の使用要求が処理されている。
【００６２】また、Ｃ２、Ｃ３のサイクルでアドレス信
号２３０の下位１ビットが０となって、メモリＳＣ０
（１３０）へのアクセスが連続しているが、アクセスキ
ュー１３５にこの連続したアクセスがバッファリングさ
れ、順次処理される。
【００６３】すなわち、Ｃ４のサイクルでメモリＳＣ０
（１３０）から命令キャッシュＩＣ１（１１２）への読
み出しデータの転送が終了すると、アクセスキュー１３
５はＣ５、Ｃ６のサイクルでオペランドキャッシュＯＣ
１（１１３）からの要求によるメモリＳＣ０（１３０）
からのデータの読み出しを行い、またこれと並行してア
クセスキュー１４５はＣ５、Ｃ６のサイクルでオペラン
ドキャッシュＯＣ２（１２３）からの要求によるメモリ
ＳＣ１（１４０）からのデータの読み出しを行ってい
る。
【００６４】Ｃ５、Ｃ６のサイクルでのメモリＳＣ０
（１３０）およびメモリＳＣ１（１４０）からのデータ
の読み出しが終了すると、Ｃ７のサイクルで、メモリＳ
Ｃ０（１３０）及びＳＣ１（１４０）が共にデータバス
１８０のバス権を要求する。しかし、データバスアービ
タ（図示せず）の働きによりメモリＳＣ０（１３０）の
データバス１８０の使用要求がＣ７のサイクルで先に処
理され、次のＣ８のサイクルでＳＣ１（１４０）のデー
タバス１８０の使用要求が処理されている。
【００６５】バスロックアクセスでの同一デバイスから
の再アクセス 次に、本発明の特徴であるバスロックアクセスについて
図３を用いて説明する。について説明する。
【００６６】図３は、オペランドキャッシュＯＣ１（１
１３）がメモリＳＣ０（１３０）のアドレス１０００番
地に対してロックアクセスを行うとき、つまり、１回目
のアクセスでアドレス１０００番地からデータを読み出
し、２回目のアクセスでアドレス１０００番地へデータ
を書き込むまでの間、アドレス１０００番地に対する他
のデバイスからのアクセスを抑止する場合のタイムチャ
ートを示したものである。
【００６７】Ｃ１のサイクルで、ＣＰＵ１（１１１）が
バスロックを伴うデータ読み出しを起動すると、オペラ
ンドキャッシュＯＣ１（１１３）はキャッシュ内の該当
するデータのコピーをキャンセル（無効化）して、メモ
リＳＣ０（１３０）に対してアクセスを行う。
【００６８】Ｃ２のサイクルで、オペランドキャッシュ
ＯＣ１（１１３）はアドレス信号線２３０及びＩＤ番号
信号線２４０にそれぞれ信号を出力するのと同時に、ロ
ック指示信号線２６０をアサートする。アドレスデコー
ダ４５０はアドレス信号線２３０よりメモリＳＣ０（１
３０）に対するアクセスであることを検出し、アクセス
キュー（ＡＱ０）１３５のアドレス部４１０及びＩＤ番
号部４２０、リード／ライト部４３０をセットする。こ
の時、アクセスキュー（ＡＱ０）１３５のロック制御回
路（ＬＣ０）５００はロック指示信号線２６０より、ロ
ックアクセスであることを検出し、ロック中表示フラグ
レジスタ（ＬＶ０）５０１及びロックアドレスレジスタ
（ＬＡ０）５０２、ロックＩＤ番号レジスタ（ＬＩＤ
０）５０３をセットする。
【００６９】Ｃ３、Ｃ４、Ｃ５のサイクルでは、通常の
アクセスと同様のパイプラインアクセスを行う。すなわ
ち、Ｃ３、Ｃ４のサイクルで、アクセスキュー（ＡＱ
０）１３５はメモリＳＣ０（１３０）からのデータ読み
出しを行い、Ｃ５のサイクルでデータバス１８０のバス
権を得てメモリＳＣ０（１３０）からオペランドキャッ
シュＯＣ１（１１３）へデータが転送され、格納され
る。なお、この間、ロック中表示フラグレジスタ（ＬＶ
０）５０１及びロックアドレスレジスタ（ＬＡ０）５０
２、ロックＩＤ番号レジスタ（ＬＩＤ０）５０３はセッ
トされたままである。
【００７０】Ｃ８のサイクルで、以降のロックを解除す
る処理を起動すると、ＣＰＵ１（１１１）が上記のロッ
ク中のアドレスへ書き込みを行うために、オペランドキ
ャッシュＯＣ１（１１３）はメモリＳＣ０（１３０）に
対してアクセスを開始する。
【００７１】すなわちＣ９のサイクルで、オペランドキ
ャッシュＯＣ１（１１３）はアドレス信号線２３０及び
ＩＤ番号信号線２４０にそれぞれ信号を出力するのと同
時に、ロック指示信号線２６０をネゲートして、メモリ
ＳＣ０（１３０）に対してロックの解除を指示する。ア
ドレスデコーダ４５０はアドレス信号線２３０よりメモ
リＳＣ０（１３０）に対するアクセスであることを検出
し、アクセスキュー（ＡＱ０）１３５のアドレス部４１
０及びＩＤ番号部４２０、リード／ライト部４３０をセ
ットする。
【００７２】この時、アクセスキュー（ＡＱ０）１３５
のロック制御回路（ＬＣ０）５００は、アドレス比較器
５０４及びＩＤ比較器５０５により、アドレスバス上の
アドレス信号線２３０及びＩＤ番号信号線２４０とロッ
クアドレスレジスタ（ＬＡ０）５０２、ロックＩＤ番号
レジスタ（ＬＩＤ０）５０３とをそれぞれ比較し、ロッ
ク中のアドレスへのアクセスであるが同一ＩＤ番号のデ
バイスからのアクセスであることを検出する。またこの
時、ロック指示信号線２６０がネゲートされているの
で、ロック中表示フラグレジスタ（ＬＶ０）５０１をリ
セットして、ロックアクセスが解除されているので、オ
ペランドキャッシュＯＣ１（１１３）からの書き込みア
クセスを受け付ける。
【００７３】Ｃ１０以降のサイクルでは、通常のアクセ
スと同様のアクセスキュー（ＡＱ０）１３５によるメモ
リＳＣ０（１３０）へのパイプライン書き込みアクセス
が行なわれる。
【００７４】上記の説明のように、ロックＩＤ番号レジ
スタ（ＬＩＤ０）５０３及びＩＤ比較器５０５により、
ロック要求元のデバイスを認識して、ロック要求元から
のアクセスを受け付けるので、自分自身のロックによ
り、デッドロックに陥ることはない。
【００７５】バスロックアクセスでの他のデバイスから
のアクセス抑止動作 図４及び図５は、図３と同様にＯＣ１（１１３）がＳＣ
０（１３０）の１０００番地に対してロックアクセスを
行っているとき、他のデバイスが同一のアドレス（１０
００番地）に対してアクセスを要求した場合のタイムチ
ャートを示したものである。図４は１サイクル目から１
０サイクル目までを、図５は７サイクル目から１６サイ
クル目までを示している。
【００７６】Ｃ１のサイクルで、ＣＰＵ１（１１１）が
バスロックを伴うデータ読み出しを起動すると、ＯＣ１
（１１３）はキャッシュ内の該当するデータのコピーを
キャンセル（無効化）して、メモリＳＣ０（１３０）に
対してアクセスを行う。
【００７７】すなわちＣ２のサイクルで、ＯＣ１（１１
３）はアドレス信号線２３０及びＩＤ番号信号線２４０
にそれぞれ信号を出力するのと同時に、ロック指示信号
線２６０をアサートする。アドレスデコーダ４５０はア
ドレス信号線２３０よりメモリＳＣ０（１３０）に対す
るアクセスであることを検出し、アクセスキュー（ＡＱ
０）１３５のアドレス部４１０及びＩＤ番号部４２０、
リード／ライト部４３０をセットする。この時、アクセ
スキュー（ＡＱ０）１３５のロック制御回路（ＬＣ０）
５００はロック指示信号線２６０より、ロックアクセス
であることを検出し、ロック中表示フラグレジスタ（Ｌ
Ｖ０）５０１及びロックアドレスレジスタ（ＬＡ０）５
０２、ロックＩＤ番号レジスタ（ＬＩＤ０）５０３をセ
ットする。
【００７８】Ｃ３、Ｃ４、Ｃ５のサイクルでは、通常の
アクセスと同様のパイプラインアクセスを行う。すなわ
ち、Ｃ３、Ｃ４のサイクルで、アクセスキュー（ＡＱ
０）１３５はメモリＳＣ０（１３０）からのデータ読み
出しを行い、Ｃ５のサイクルでデータバス１８０のバス
権を得てメモリＳＣ０（１３０）からオペランドキャッ
シュＯＣ１（１１３）へデータが転送され、格納され
る。なお、この間、ロック中表示フラグレジスタ（ＬＶ
０）５０１及びロックアドレスレジスタ（ＬＡ０）５０
２、ロックＩＤ番号レジスタ（ＬＩＤ０）５０３はセッ
トされたままである。
【００７９】Ｃ８のサイクルで、以降のロックを解除す
る処理を起動すると、ＣＰＵ１（１１１）が上記のロッ
ク中のアドレスへ書き込みを行うために、オペランドキ
ャッシュＯＣ１（１１３）はメモリＳＣ０（１３０）に
対してアクセスを開始する。
【００８０】すなわちＣ９のサイクルで、オペランドキ
ャッシュＯＣ１（１１３）はアドレス信号線２３０及び
ＩＤ番号信号線２４０にそれぞれ信号を出力するのと同
時に、ロック指示信号線２６０をネゲートして、メモリ
ＳＣ０（１３０）に対してロックの解除を指示する。ア
ドレスデコーダ４５０はアドレス信号線２３０よりメモ
リＳＣ０（１３０）に対するアクセスであることを検出
し、アクセスキュー（ＡＱ０）１３５のアドレス部４１
０及びＩＤ番号部４２０、リード／ライト部４３０をセ
ットする。
【００８１】この時、アクセスキュー（ＡＱ０）１３５
のロック制御回路（ＬＣ０）５００は、アドレス比較器
５０４及びＩＤ比較器５０５により、アドレスバス上の
アドレス信号線２３０及びＩＤ番号信号線２４０とロッ
クアドレスレジスタ（ＬＡ０）５０２、ロックＩＤ番号
レジスタ（ＬＩＤ０）５０３とをそれぞれ比較し、ロッ
ク中のアドレスへのアクセスであるが同一ＩＤ番号のデ
バイスからのアクセスであることを検出する。またこの
時、ロック指示信号線２６０がネゲートされているの
で、ロック中表示フラグレジスタ（ＬＶ０）５０１をリ
セットして、ロックアクセスが解除されているので、オ
ペランドキャッシュＯＣ１（１１３）からの書き込みア
クセスを受け付ける。
【００８２】一方、Ｃ２のサイクルにおいて、ＩＣ２
（１２２）がミスを起し、ＳＣＯ（１３０）の１０００
番地をアクセスするものとする。
【００８３】従って、このＩＣ２（１２２）のミスに起
因して、Ｃ３のサイクルにおいて、ＩＣ２（１２２）は
アドレス信号線２３０及びＩＤ番号信号線２４０にそれ
ぞれ信号を出力する。またアドレスデコーダ４５０はア
ドレス信号線２３０よりメモリＳＣ０（１３０）に対す
るアクセスであることを検出し、アクセスキュー（ＡＱ
０）１３５のアドレス部４１０及びＩＤ番号部４２０、
リード／ライト部４３０をセットする。この時、アクセ
スキュー（ＡＱ０）１３５のロック制御回路（ＬＣ０）
５００はロック中表示フラグレジスタ（ＬＶ０）５０１
が既にセットされているので、アドレス比較器５０４及
びＩＤ比較器５０５により、アドレスバス上のアドレス
信号線２３０及びＩＤ番号信号線２４０とロックアドレ
スレジスタ（ＬＡ０）５０２、ロックＩＤ番号レジスタ
（ＬＩＤ０）５０３とをそれぞれ比較し、ロック中のア
ドレスへの異なるＩＤ番号のデバイスからのアクセスで
あることを検出し、ＡＮＤゲート５０６により、リトラ
イ指示信号２７０をアサートし、このアクセスはロック
中につき受け付けられなかったことを応答する。ＩＣ２
（１２２）はこのリトライ指示信号２７０を受け取り、
ある一定の時間（本実施例では７サイクル）を経過した
後、再度アクセスを要求する。また、アクセスキュー
（ＡＱ０）１３５のアドレス部４１０及びＩＤ番号部４
２０、リード／ライト部４３０にセットされた内容はリ
トライ指示信号２７０によってキャンセルされる。
【００８４】上で述べたようにＣ３のサイクルから７サ
イクルを経過したＣ１０のサイクルにおいて、ＩＣ２
（１２２）は再度、アドレス信号線２３０及びＩＤ番号
信号線２４０にそれぞれ信号を出力する。アドレスデコ
ーダ４５０はアドレス信号線２３０よりメモリＳＣ０
（１３０）に対するアクセスであることを検出し、アク
セスキュー（ＡＱ０）１３５のアドレス部４１０及びＩ
Ｄ番号部４２０、リード／ライト部４３０をセットす
る。この時、アクセスキュー（ＡＱ０）１３５のロック
制御回路（ＬＣ０）５００はロック中表示フラグレジス
タ（ＬＶ０）５０１が既にリセットされているので、通
常のアクセスとして受け付けられる。
【００８５】すなわち、アクセスキューＳＣ０（１３
０）はＣ１０，Ｃ１１のサイクルにおいてＯＣ１（１１
３）のアクセスを処理中であり、ＩＣ２（１２２）のア
クセスはＣ１２のサイクルから実行される。
【００８６】上記の説明のように、ロックアドレスレジ
スタ（ＬＡ０）５０２及びアドレス比較器５０４により
ロック中のアドレスを認識して、ロック要求元以外のデ
バイスからのアクセスを受け付けないので、排他制御を
実現できる。また、ロック中アドレスへのロック要求元
以外のデバイスからのアクセスに対してはリトライ指示
信号２７０を応答することにより、アクセス要求元に再
度アクセスを起動するよう指示することにより、ロック
解除後にアクセスを受け付けることができる。
【００８７】バスロックアクセスでの異なるアドレスへ
のアクセス 図６は、図３と同様にＯＣ１（１１３）がＳＣ０（１３
０）の１０００番地に対してロックアクセスを行ってい
るとき、他のデバイスが異なるアドレス（２０００番
地）に対してアクセスを要求した場合のタイムチャート
を示したものである。
【００８８】ＯＣ１（１１３）の動作は図３のものと同
一である。
【００８９】Ｃ１のサイクルで、ＣＰＵ１（１１１）が
バスロックを伴うデータ読み出しを起動すると、ＯＣ１
（１１３）はキャッシュ内の該当するデータのコピーを
キャンセル（無効化）して、ＳＣ０（１３０）に対して
アクセスを行う。
【００９０】すなわちＣ２のサイクルで、ＯＣ１（１１
３）はアドレス信号線２３０及びＩＤ番号信号線２４０
にそれぞれ信号を出力するのと同時に、ロック指示信号
線２６０をアサートする。アドレスデコーダ４５０はア
ドレス信号線２３０よりメモリＳＣ０（１３０）に対す
るアクセスであることを検出し、ＡＱ０（１３５）のア
ドレス部４１０及びＩＤ番号部４２０、リード／ライト
部４３０をセットする。この時、ＡＱ０（１３５）のロ
ック制御回路（ＬＣ０）５００はロック指示信号線２６
０より、ロックアクセスであることを検出し、ロック中
表示フラグレジスタ（ＬＶ０）５０１及びロックアドレ
スレジスタ（ＬＡ０）５０２、ロックＩＤ番号レジスタ
（ＬＩＤ０）５０３をセットする。
【００９１】Ｃ３、Ｃ４、Ｃ５のサイクルでは、通常の
アクセスと同様のパイプラインアクセスを行う。すなわ
ち、Ｃ３、Ｃ４のサイクルで、ＡＱ０（１３５）はＳＣ
０（１３０）からのデータ読み出しを行い、Ｃ５のサイ
クルでデータバス１８０のバス権を得てＳＣ０（１３
０）からＯＣ１（１１３）へデータが転送され、格納さ
れる。なお、この間、ロック中表示フラグレジスタ（Ｌ
Ｖ０）５０１及びロックアドレスレジスタ（ＬＡ０）５
０２、ロックＩＤ番号レジスタ（ＬＩＤ０）５０３はセ
ットされたままである。
【００９２】Ｃ８のサイクルで、以降のロックを解除す
る処理を起動すると、ＣＰＵ１（１１１）が上記のロッ
ク中のアドレスへ書き込みを行うために、ＯＣ１（１１
３）はＳＣ０（１３０）に対してアクセスを開始する。
【００９３】すなわちＣ９のサイクルで、ＯＣ１（１１
３）はアドレス信号線２３０及びＩＤ番号信号線２４０
にそれぞれ信号を出力するのと同時に、ロック指示信号
線２６０をネゲートして、メモリＳＣ０（１３０）に対
してロックの解除を指示する。アドレスデコーダ４５０
はアドレス信号線２３０よりＳＣ０（１３０）に対する
アクセスであることを検出し、ＡＱ０（１３５）のアド
レス部４１０及びＩＤ番号部４２０、リード／ライト部
４３０をセットする。
【００９４】この時、アクセスキュー（ＡＱ０）１３５
のロック制御回路（ＬＣ０）５００は、アドレス比較器
５０４及びＩＤ比較器５０５により、アドレスバス上の
アドレス信号線２３０及びＩＤ番号信号線２４０とロッ
クアドレスレジスタ（ＬＡ０）５０２、ロックＩＤ番号
レジスタ（ＬＩＤ０）５０３とをそれぞれ比較し、ロッ
ク中のアドレスへのアクセスであるが同一ＩＤ番号のデ
バイスからのアクセスであることを検出する。またこの
時、ロック指示信号線２６０がネゲートされているの
で、ロック中表示フラグレジスタ（ＬＶ０）５０１をリ
セットして、ロックアクセスが解除されているので、オ
ペランドキャッシュＯＣ１（１１３）からの書き込みア
クセスを受け付ける。
【００９５】一方、Ｃ２のサイクルにおいて、ＩＣ２
（１２２）がミスを起し、ＳＣＯ（１３０）の２０００
番地をアクセスするものとする。
【００９６】従って、Ｃ３のサイクルにおいて、ＩＣ２
（１２２）はアドレス信号線２３０及びＩＤ番号信号線
２４０を出力する。アドレスデコーダ４５０はアドレス
信号線２３０よりメモリＳＣ０（１３０）に対するアク
セスであることを検出し、アクセスキュー（ＡＱ０）１
３５のアドレス部４１０及びＩＤ番号部４２０、リード
／ライト部４３０をセットする。この時、アクセスキュ
ー（ＡＱ０）１３５のロック制御回路（ＬＣ０）５００
はロック中表示フラグレジスタ（ＬＶ０）５０１が既に
セットされているが、アドレス比較器５０４及びＩＤ比
較器５０５により、アドレスバス上のアドレス信号線２
３０及びＩＤ番号信号線２４０とロックアドレスレジス
タ（ＬＡ０）５０２、ロックＩＤ番号レジスタ（ＬＩＤ
０）５０３とをそれぞれ比較し、ロック中のアドレスと
異なるアドレスへのアクセスであることを検出し、この
アクセスを受け付ける。
【００９７】すなわち、ＯＣ１（１１３）のロックアク
セスは、図３と同様に行われる。アクセスキーＳＣ０
（１３０）はＣ３、Ｃ４のサイクルにおいてＯＣ１（１
１３）からのリードアクセスを処理中であり、アクセス
キーＳＣ０（１３０）によるＩＣ２（１２２）のリード
アクセスはＣ５のサイクルから実行される。
【００９８】上記の説明のように、ロックアドレスレジ
スタ（ＬＡ０）５０２及びアドレス比較器５０４により
ロック中のアドレスを認識して、ロックアドレス以外の
アクセスを受け付けることができるので、排他制御を実
現しながら、メモリアクセスのスループットを向上する
できる。
【００９９】以上の本実施例によれば、アドレスバスは
アドレス送出後、アドレスバスの内容をアクセスキュー
にラッチするので、データの応答を待たずに直ちに開放
でき、他のデバイスが新たなバスアクセスを開始でき
る。
【０１００】データバスはバスの使用権を決定する専用
のアービタ回路を設けているので、アドレスバスと独立
にバスの使用元を決定でき、読み出しデータの転送では
アドレスバスとは独立にデータバスのみを用いて行うこ
とができる。
【０１０１】共有バスをアクセスするデバイスにはあら
かじめデバイスのＩＤ番号が割り付けられており、アド
レス送出と同時にこのＩＤ番号を出力するので、メモリ
側で複数のアクセスがバッファリングされても、混同す
ることがなくなる。
【０１０２】メモリはバンクごとに複数に分割されてい
るので、異なるバンクに対するメモリアクセスを並列に
処理することができる。２バンクに分割したメモリ及び
アクセスバッファの働きにより、一方のバンクにアクセ
スが集中しても誤動作することはなく、更に、異なるバ
ンクへのアクセスに対しては、他のバンクに待たされて
いるアクセスとは無関係に、アクセスを実行できるので
スループットを向上できる。
【０１０３】ロックアクセスにおいて、アドレスをロッ
クアドレスレジスタにラッチするので、アドレスバスは
アドレス送出後、アクセスの完了を待たずに直ちに開放
しても、他のデバイスが同一アドレスに対するアクセス
を行うのを抑止できる。
【０１０４】また、アドレスバスは上記のように開放さ
れるので、ロックアクセスを実行中であっても、異なる
アドレスに対するアクセスを並行して実行でき、アクセ
スのスループットを高めることができる。
【０１０５】さらにまた、ロック中のアドレスに対する
別のデバイスからのアクセスは、上記のようにロック中
は抑止されるが、リトライ信号によりアクセス要求元に
再度アクセスを起動するように指示をするので、ロック
解除後にアクセスを受け付けることができ、無期限にア
クセスを抑止されることを回避できる。
【０１０６】図７は本発明の他の実施例である１チップ
マルチプロセッサのシステム構成を示すブロック図であ
る。プロセッサエレメント１１０、１２０及びメモリ１
３０、アクセスキュー１３５、アドレスバス１７０、デ
ータバス１８０は図１のものと同様である。
【０１０７】しかし図７では単一のアクセスキュー１３
５、単一のメモリ１３０、単一のロック制御回路（Ｌ
Ｃ）５００が配置されていること、およびロック制御回
路（ＬＣ）５００はロック中表示フラグレジスタ（Ｌ
Ｖ）５０１及びロックＩＤ番号レジスタ（ＬＩＤ）５０
３、ＩＤ比較器５０５、ＡＮＤゲート５０６から成るこ
とが、図１の実施例との相違である。
【０１０８】ロック中表示フラグレジスタ（ＬＶ）５０
１は、アドレス転送時にロック指示信号線２６０がアサ
ートされているときセットされる。ロックＩＤ番号レジ
スタ（ＬＩＤ）５０３は、ロック中表示フラグレジスタ
（ＬＶ）５０１がセットされるときにＩＤ番号信号線２
４０の内容をラッチする。ＩＤ比較器５０５はアドレス
転送中のＩＤ番号信号線２４０の値とロックＩＤ番号レ
ジスタ（ＬＩＤ）５０３の内容と比較して、ＡＮＤゲー
ト５０６により、ＩＤ番号の異なるデバイスからロック
アクセス（ロック指示信号線２６０をアサートしたアク
セス）が発生したら、リトライ指示信号線２７０をアサ
ートし、このアクセスの受け付けを拒絶する。これによ
り、本実施例のマルチプロセッサシステムにおいて、ロ
ックアクセスを唯一のプロセッサにのみ許可することが
でき、排他的なアクセスを実現できる。
【０１０９】なお、本実施例ではメモリはバンク分けさ
れていないが、複数のバンクに分割されている場合で
も、ロック制御回路（ＬＣ）５００により、一元管理さ
れているので問題はない。
【０１１０】図８は本発明の他の実施例である１チップ
マルチプロセッサのシステム構成を示すブロック図であ
る。プロセッサエレメント１１０、１２０及びメモリ１
３０、アクセスキュー１３５、アドレスバス１７０、デ
ータバス１８０は図１のものと同様である。
【０１１１】しかし、アドレスバス１７０のバスリクエ
スト信号２１０及びバスグラント信号２２０、ロック指
示信号線２６０はそれぞれ、リクエスト元であるキャッ
シュメモリ１１２、１１３、１２２、１２３に対応して
それぞれ４本の信号線からなっている。
【０１１２】またバスアービタ５００はロック中表示フ
ラグレジスタ（ＬＶ）５０１を含んでおり、バスリクエ
スト受け付け時にロック指示信号線２６０がアサートさ
れていたら、ロック中表示フラグレジスタ（ＬＶ）５０
１を検査し、ＬＶが既にアサートされているならば、そ
のアクセスリクエストを受け付けない。
【０１１３】以上の構成によって、本実施例のマルチプ
ロセッサシステムにおいて、ロックアクセスを唯一のプ
ロセッサにのみ許可することができ、排他的なアクセス
を実現できる。
【０１１４】なお、本実施例でもメモリはバンク分けさ
れていないが、複数のバンクに分割されている場合で
も、バスアービタ（ＬＣ）５００により、一元管理され
ているので問題はない。
【０１１５】図９は本発明の他の実施例である１チップ
マルチプロセッサのシステム構成を示すブロック図であ
る。プロセッサエレメント１１０、１２０及びメモリ１
３０、１４０、アクセスキュー１３５、１４５、アドレ
スバス１７０、データバス１８０は図１のものと同様で
ある。
【０１１６】ロック制御回路（ＬＣ０）５００はロック
中表示フラグレジスタ（ＬＶ０）５０１及びロックＩＤ
番号レジスタ（ＬＩＤ０）５０３、ＩＤ比較器５０５、
ＡＮＤゲート５０６から成る。ロック中表示フラグレジ
スタ（ＬＶ０）５０１は、メモリ１３０に対するアドレ
ス転送時にロック指示信号線２６０がアサートされてい
るときセットされる。ロックＩＤ番号レジスタ（ＬＩＤ
０）５０３は、ロック中表示フラグレジスタ（ＬＶ０）
５０１がセットされるときにＩＤ番号信号線２４０の内
容をラッチする。ＩＤ比較器５０５はアドレス転送中の
ＩＤ番号信号線２４０の値とロックＩＤ番号レジスタ
（ＬＩＤ０）５０３の内容と比較して、ＡＮＤゲート５
０６により、ＩＤ番号の異なるデバイスからロックアク
セス（ロック指示信号線２６０をアサートしたアクセ
ス）が発生したら、リトライ指示信号線２７０をアサー
トし、このアクセスの受け付けを拒絶する。これによ
り、本実施例のマルチプロセッサシステムにおいて、一
つのメモリ（１３０又は１４０）に対するロックアクセ
スを唯一のプロセッサにのみ許可することができ、排他
的なアクセスを実現できる。
【０１１７】ロック制御回路（ＬＣ１）５１０もロック
制御回路（ＬＣ０）５００と同様な構成であり、メモリ
１４０に対するアクセスについてロックアクセスの制御
を行う。
【０１１８】なおここで、メモリ１３０及び１４０への
アドレスの割り付け方には幾つかの変形が許される。先
ず第１の方法としては、アドレスをインターリーブする
方法がある。例えば、メモリ１３０には０番地、２番
地、・・・（以下続く）、メモリ１４０には１番地、３
番地、・・・（以下続く）のように、連続した番地を異
なるメモリへ順に割り付ける方法がある。第２の方法と
してはメモリを領域で分割する方法がある。例えば、メ
モリ１３０には０番地から４９９番地、メモリ１４０に
は５００番地から９９９番地のように、連続した番地を
同一のメモリへ割り付ける方法がある。
【０１１９】上記の実施例において、メモリ１３０から
１４０は単純な記憶素子であったが、他の実施例として
は、メモリ１３０及び１４０がキャッシュメモリである
場合が考えられる。
【０１２０】また、上記の実施例ではメモリが２つのバ
ンクに分割されている場合について説明したが、４バン
ク以上に分割されている場合も本発明の範囲である。
【０１２１】さらにまた、上記の実施例ではプロセッサ
エレメントが２台の場合について説明したが、３台以上
の場合も本発明の範囲である。
【０１２２】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載されるような効果を奏する。
【０１２３】ロックアクセスを実行中はフラグレジスタ
をアサートしているので、アドレスバスはアドレス送出
後、アクセスの完了を待たずに直ちに開放しても、他の
デバイスがロックアクセスを行うのを抑止できる。
【０１２４】また、アドレスバスは上記のように開放さ
れるので、ロックアクセスを実行中であっても、共有変
数でないメモリへのアクセスを並行して実行でき、アク
セスのスループットを高めることができる。
【０１２５】さらにまた、ロック中の共有変数に対する
別のデバイスからのアクセスは、上記のようにロック中
は抑止されるが、キャンセルされることはないので、ロ
ック解除後にアクセスを受け付けることができ、無期限
にアクセスが抑止されることを回避できる。
【図面の簡単な説明】
【図１】本発明の一実施例である排他制御可能なメモリ
を有するマルチプロセッサのシステムを示す構成図であ
る。
【図２】通常のパイプライン動作を説明するタイムチャ
ートである。
【図３】バスロック時の動作を説明するタイムチャート
である。
【図４】バスロック時の排他動作を説明するタイムチャ
ートである。
【図５】バスロック時の排他動作を説明するタイムチャ
ートである。
【図６】バスロック時の並列動作を説明するタイムチャ
ートである。
【図７】本発明の他の一実施例である排他制御可能なメ
モリを有するマルチプロセッサのシステムを示す構成図
である。
【図８】本発明の他の一実施例である排他制御可能なメ
モリを有するマルチプロセッサのシステムを示す構成図
である。
【図９】本発明の他の一実施例である排他制御可能なメ
モリを有するマルチプロセッサのシステムを示す構成図
である。
【符号の説明】
１１０、１２０…プロセッサエレメント、１１１、１２
１…中央処理装置（ＣＰＵ）、１１２，１２２…命令キ
ャッシュ、１１３、１２３…オペランドキャッシュ、１
３０、１４０…メモリ、１３５、１４５…アクセスキュ
ー、１７０…アドレスバス、１８０…データバス、２４
０…アドレスバス用ＩＤ番号信号線、２６０…ロック指
示信号線、２７０…リトライ指示信号線、５００、５１
０…ロック制御回路、５０１…ロック中表示フラグレジ
スタ、５０２…ロックアドレスレジスタ、５０３…ロッ
クＩＤ番号レジスタ、５０４…アドレス比較器、５０５
…ＩＤ比較器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 誠 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】バスを介して相互に接続された複数のプロ
    セッサと、 上記バスに接続されるとともに、上記複数のプロセッサ
    によって共有される共有データを格納するメモリとを具
    備してなり、 上記複数のプロセッサの一方のプロセッサが上記メモリ
    の上記共有データをアクセスしている間に、上記複数の
    プロセッサの他方のプロセッサからの上記共有データへ
    のメモリアクセス要求の受付けを拒絶する一方、上記他
    方のプロセッサからの上記共有データのアドレスと異な
    るアドレスへのメモリアクセス要求を受付けるメモリア
    クセス制御回路を更に具備してなることを特徴とするマ
    ルチプロセッサシステム。
  2. 【請求項２】上記バスおよび上記メモリに接続され、上
    記バスを介して伝達される複数のアクセス要求のアドレ
    スを格納する先入れ先出しメモリで構成されたアクセス
    キューをさらに具備してなり、 上記複数のプロセッサの上記一方のプロセッサからの上
    記メモリの上記共有データへのアクセス要求が上記アク
    セスキューに格納された後、上記アクセスキューによる
    上記メモリの上記共有データへのアクセスが終了する以
    前には、上記メモリアクセス制御回路は上記複数のプロ
    セッサの上記他方のプロセッサからの上記メモリの上記
    共有データへのアクセス要求が上記アクセスキューに格
    納されることを禁止することを特徴とする請求項１記載
    のマルチプロセッサシステム。
  3. 【請求項３】上記メモリアクセス制御回路は、 上記複数のプロセッサの一方のプロセッサからの上記共
    有データへのアクセス要求に従って上記アクセスキュー
    が上記共有データへアクセスする際にセットされるフラ
    グレジスタと、 上記フラグレジスタがセットされている間に上記他方の
    プロセッサからの上記共有データへのアクセス要求が上
    記アクセスキューに格納されることを禁止する信号を発
    生する出力回路とから構成されてなることを特徴とする
    請求項２記載のマルチプロセッサシステム。
  4. 【請求項４】上記複数のプロセッサは上記バスにアクセ
    ス要求のアドレスを送出する際に、プロセッサ識別番号
    と上記アクセス要求のリード／ライト信号とを上記バス
    に送出する如く構成され、 上記アクセスキューは上記バスに転送された上記アクセ
    ス要求の上記アドレス、上記プロセッサ識別番号、上記
    リード／ライト信号、ライトアクセス要求の書き込みデ
    ータを格納する如く構成され、 上記複数のプロセッサの上記一方のプロセッサからアク
    セス要求に従って上記メモリからデータを上記バスに送
    出する際に、上記アクセスキューは対応するプロセッサ
    識別番号を上記バスに送出する如く構成されてなること
    を特徴とする
  5. 【請求項５】上記メモリは複数に分割され、 上記アクセスキューも上記メモリの分割数に対応して分
    割されてなることを特徴とする請求項１から請求項４の
    いずれかに記載のマルチプロセッサシステム。
  6. 【請求項６】上記バスと上記複数のプロセッサと上記メ
    モリと上記メモリアクセス制御回路と上記アクセスキュ
    ーとはひとつのＬＳＩチップ上に形成されてなることを
    特徴とする請求項２から請求項５のいずれかに記載のマ
    ルチプロセッサシステム。
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