JPH05136671A - Level detection circuit - Google Patents
Level detection circuitInfo
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- JPH05136671A JPH05136671A JP29562491A JP29562491A JPH05136671A JP H05136671 A JPH05136671 A JP H05136671A JP 29562491 A JP29562491 A JP 29562491A JP 29562491 A JP29562491 A JP 29562491A JP H05136671 A JPH05136671 A JP H05136671A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に内蔵
し、電源電圧投入時又は電源電圧瞬停時、電源電圧が立
ち上がる場合、電源電圧のレベルを検出し、電源電圧が
所定のレベルより低い間は、誤動作防止のため、内部回
路が非活性となるように制御する、いわゆるスタータ回
路等に適用して好適なレベル検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is incorporated in a semiconductor integrated circuit, detects the level of the power supply voltage when the power supply voltage is turned on or when the power supply voltage is momentarily stopped, and detects the power supply voltage from a predetermined level. While it is low, the present invention relates to a level detection circuit suitable for application to a so-called starter circuit or the like, which controls an internal circuit to be inactive to prevent malfunction.
【０００２】[0002]
【従来の技術】従来、レベル検出回路として、図４にそ
の回路図を示すようなものが知られている。このレベル
検出回路は、半導体集積回路のスタータ回路に適用され
た例であり、図中、１は電源電圧ＶＣＣを供給するＶＣ
Ｃ電源線、２は抵抗、３は遅延回路、４はシュミット・
トリガ型の増幅回路、５はラッチ回路、６は出力端子、
ＳＴＴＸは出力である。2. Description of the Related Art Conventionally, as a level detecting circuit, one having a circuit diagram shown in FIG. 4 has been known. This level detection circuit is an example applied to a starter circuit of a semiconductor integrated circuit. In the figure, 1 is a VC for supplying a power supply voltage VCC.
C power supply line, 2 resistance, 3 delay circuit, 4 Schmitt
Trigger type amplifier circuit, 5 is a latch circuit, 6 is an output terminal,
STTX is an output.
【０００３】また、遅延回路３において、７はＰＭＯＳ
トランジスタ、８はＮＭＯＳトランジスタからなるキャ
パシタである。また、増幅回路４において、９はＰＭＯ
Ｓトランジスタ、１０〜１２はＮＭＯＳトランジスタで
ある。また、ラッチ回路５において、１３〜１５はＰＭ
ＯＳトランジスタ、１６〜１９はＮＭＯＳトランジス
タ、２０はインバータ、２１はキャパシタである。In the delay circuit 3, 7 is a PMOS.
Transistor 8 is a capacitor composed of an NMOS transistor. In the amplifier circuit 4, 9 is a PMO.
S transistors, 10 to 12 are NMOS transistors. In the latch circuit 5, 13 to 15 are PM.
OS transistors, 16 to 19 are NMOS transistors, 20 is an inverter, and 21 is a capacitor.
【０００４】このレベル検出回路は、電源電圧投入時及
び電源電圧瞬停時、電源電圧ＶＣＣが立ち上がる場合、
この電源電圧ＶＣＣの立ち上がりを遅延回路３を用いて
遅延させ、その遅延時間分をパルス信号として出力する
というものである。This level detection circuit, when the power supply voltage is turned on, when the power supply voltage is instantaneously stopped, and when the power supply voltage VCC rises,
The rise of the power supply voltage VCC is delayed by using the delay circuit 3, and the delay time is output as a pulse signal.
【０００５】例えば、電源電圧を投入すると、キャパシ
タ２１のカップリング作用により、出力ＳＴＴＸは、電
源電圧ＶＣＣに追従して上昇すると共に、電源線１から
ＰＭＯＳトランジスタ７を介してキャパシタ８に電流が
流れ込み、ノード２２の電圧が上昇する。For example, when the power supply voltage is turned on, the output STTX rises following the power supply voltage VCC due to the coupling action of the capacitor 21, and a current flows from the power supply line 1 to the capacitor 8 via the PMOS transistor 7. , The voltage at node 22 rises.
【０００６】ここに、キャパシタ８が充分に大きいと、
電源電圧ＶＣＣの立ち上がりに対して、ノード２２の電
圧は、キャパシタ８に対する充電時間分遅延し、なだら
かな勾配で電源電圧ＶＣＣに向かって上昇する。Here, if the capacitor 8 is sufficiently large,
With respect to the rise of the power supply voltage VCC, the voltage of the node 22 is delayed by the charging time for the capacitor 8 and rises toward the power supply voltage VCC with a gentle slope.
【０００７】なお、電源電圧投入直後は、ノード２２の
電圧は、充分低い電圧であるため、増幅回路４のＰＭＯ
Ｓトランジスタ９がＯＮ（オン）し、ノード２３の電圧
は、電源電圧ＶＣＣに追従して上昇する。Immediately after the power supply voltage is turned on, the voltage of the node 22 is sufficiently low, so that the PMO of the amplifier circuit 4 is
The S transistor 9 is turned on, and the voltage of the node 23 rises following the power supply voltage VCC.
【０００８】その後、ノード２２の電圧がＮＭＯＳトラ
ンジスタのスレッショルド電圧を越えると、ＮＭＯＳト
ランジスタ１０、１１がオンし、更に、その後、ノード
２２の電圧が電源電圧ＶＣＣに近づくと、ＰＭＯＳトラ
ンジスタ９がＯＦＦ（オフ）となり、ノード２３の電圧
は接地電圧ＶＳＳに下降する。After that, when the voltage of the node 22 exceeds the threshold voltage of the NMOS transistor, the NMOS transistors 10 and 11 are turned on, and when the voltage of the node 22 approaches the power supply voltage VCC thereafter, the PMOS transistor 9 is turned off ( It turns off), and the voltage of the node 23 drops to the ground voltage VSS.
【０００９】この結果、ＮＭＯＳトランジスタ１６がＯ
ＦＦ、ＮＭＯＳトランジスタ１９がＯＮとなり、更に、
ＰＭＯＳトランジスタ１４、ＮＭＯＳトランジスタ１８
がＯＮ、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジ
スタ１７がＯＦＦとなって、出力ＳＴＴＸは、接地電圧
ＶＳＳとなる。なお、電源電圧瞬停後の電源電圧ＶＣＣ
の立ち上がり時も、同様に動作する。As a result, the NMOS transistor 16 is turned off.
The FF and NMOS transistors 19 are turned on, and further
PMOS transistor 14 and NMOS transistor 18
Is turned on, the PMOS transistor 15 and the NMOS transistor 17 are turned off, and the output STTX becomes the ground voltage VSS. In addition, the power supply voltage VCC after the power supply voltage instantaneous interruption
The same operation is performed at the rising edge of.
【００１０】このようにして、このレベル検出回路は、
電源電圧投入直後又は電源電圧瞬停直後は、電源電圧Ｖ
ＣＣに追従したパルスを発し、その後、接地電圧ＶＳＳ
を保つという期待波形を出力ＳＴＴＸとして得るとする
ものである。In this way, the level detection circuit
Immediately after the power supply voltage is turned on or immediately after the power supply voltage is interrupted, the power supply voltage V
Generates a pulse following CC, and then ground voltage VSS
It is assumed that the expected waveform of maintaining the above is obtained as the output STTX.
【００１１】そして、例えば、このレベル検出回路をス
タータ回路として内蔵する半導体集積回路は、出力ＳＴ
ＴＸが電源電圧ＶＣＣに追従して変化する間、即ち、電
源電圧ＶＣＣが所定のレベルよりも低い間は内部回路を
非活性とされ、出力ＳＴＴＸが接地電圧ＶＳＳになった
場合に、即ち、電源電圧ＶＣＣが所定のレベル以上とな
った場合に、始めて、内部回路を活性化され、誤動作が
生じないように構成される。Then, for example, a semiconductor integrated circuit incorporating this level detection circuit as a starter circuit has an output ST
When TX changes following the power supply voltage VCC, that is, while the power supply voltage VCC is lower than a predetermined level, the internal circuit is inactivated, and when the output STTX becomes the ground voltage VSS, that is, the power supply When the voltage VCC becomes higher than a predetermined level, the internal circuit is activated for the first time so that the malfunction does not occur.
【００１２】[0012]
【発明が解決しようとする課題】かかる従来のレベル検
出回路においては、電源電圧投入時又は電源電圧瞬停時
において、電源電圧ＶＣＣが立ち上がる場合、電源電圧
ＶＣＣが所定のレベルよりも低い間、出力ＳＴＴＸとし
て、電源電圧ＶＣＣに追従した電圧波形を有するパルス
を得るためには、キャパシタ８をかなり大きなものとし
なくてはならず、チップ面の使用効率が悪いという問題
点があった。In such a conventional level detection circuit, when the power supply voltage VCC rises when the power supply voltage is turned on or when the power supply voltage is instantaneously stopped, the output is output while the power supply voltage VCC is lower than a predetermined level. As STTX, in order to obtain a pulse having a voltage waveform that follows the power supply voltage VCC, the capacitor 8 must be made quite large, and there is a problem that the efficiency of use of the chip surface is poor.
【００１３】また、たとえ、キャパシタ８を充分に大き
なものとしても、電源電圧ＶＣＣの立ち上がり時間が長
い場合には、キャパシタ８を充電する際に、遅延が生ぜ
ず、出力ＳＴＴＸとして、電源電圧ＶＣＣに追従した電
圧波形を有するパルスを得ることができないという問題
点があった。Even if the capacitor 8 is sufficiently large, if the rise time of the power supply voltage VCC is long, there is no delay in charging the capacitor 8, and the output STTX becomes the power supply voltage VCC. There is a problem that a pulse having a voltage waveform that follows cannot be obtained.
【００１４】また、キャパシタ８が必要以上に大きい
と、電源電圧切断時にキャパシタ８を放電するのに、か
なりの時間を要し、電源電圧瞬停時、電源電圧ＶＣＣが
立ち上がる場合に、出力ＳＴＴＸとして、電源電圧ＶＣ
Ｃに追従した電圧波形を有するパルスが得られない場合
があるという問題点もあった。If the capacitor 8 is larger than necessary, it takes a considerable time to discharge the capacitor 8 when the power supply voltage is cut off, and when the power supply voltage VCC rises at the momentary power supply voltage interruption, the output STTX is output. , Power supply voltage VC
There is also a problem that a pulse having a voltage waveform following C may not be obtained in some cases.
【００１５】本発明は、かかる点に鑑み、チップ面の有
効利用を図ることができ、かつ、被検出電圧の立ち上が
り時間が長い場合であっても、あるいは、被検出電圧瞬
停時であっても、被検出電圧が前記所定のレベルに達す
るまでは、被検出電圧に追従した電圧波形を有するパル
スを確実に得ることができるようにしたレベル検出回路
を提供することを目的とする。In view of the above points, the present invention makes it possible to effectively utilize the chip surface, and even when the rising time of the detected voltage is long or when the detected voltage is instantaneously stopped. It is another object of the present invention to provide a level detection circuit capable of surely obtaining a pulse having a voltage waveform that follows the detected voltage until the detected voltage reaches the predetermined level.
【００１６】[0016]
【課題を解決するための手段】本発明によるレベル検出
回路は、被検出電圧を分圧又はレベルシフトする第１の
手段と、被検出電圧を供給され、被検出電圧が立ち上が
る場合、出力端子に被検出電圧に追従する電圧を出力す
る第２の手段と、第１の手段の出力電圧によって被検出
電圧が所定のレベルにあるか否かを判断し、被検出電圧
が所定のレベル以上になったときは、出力端子に被検出
電圧に追従する電圧が出力されないようにする第３の手
段とを設け、被検出電圧が所定のレベルに達するまで
は、出力端子に被検出電圧に追従した電圧波形を有する
パルスを得ることができるように構成される。A level detecting circuit according to the present invention comprises a first means for dividing or level shifting a voltage to be detected, and a voltage to be detected supplied to an output terminal when the voltage to be detected rises. The second means for outputting a voltage that follows the detected voltage and the output voltage of the first means determine whether or not the detected voltage is at a predetermined level, and the detected voltage becomes equal to or higher than the predetermined level. In this case, the output terminal is provided with a third means for preventing the voltage following the detected voltage from being output, and the output terminal follows the detected voltage until the detected voltage reaches a predetermined level. It is configured so that a pulse having a waveform can be obtained.
【００１７】[0017]
【作用】本発明においては、被検出電圧が立ち上がる場
合、まず、第２の手段によって被検出電圧に追従する電
圧を出力し、その後、被検出電圧が所定のレベル以上と
なったときは、第３の手段によって被検出電圧に追従す
る電圧を出力しないようにして、被検出電圧が所定のレ
ベルに達するまでは、被検出電圧に追従した電圧波形を
有するパルスが得られるようにしている。In the present invention, when the voltage to be detected rises, first, the voltage that follows the voltage to be detected is output by the second means, and thereafter, when the voltage to be detected becomes equal to or higher than the predetermined level, By the means of 3, the voltage following the detected voltage is not output so that the pulse having the voltage waveform following the detected voltage is obtained until the detected voltage reaches a predetermined level.
【００１８】この場合、第３の手段は、第１の手段の出
力電圧によって被検出電圧が所定のレベルに達したか否
かを判断するようにされているが、この第１の手段は、
被検出電圧を分圧又はレベルシフトする手段であるか
ら、被検出電圧の立ち上がり時間が長い場合であって
も、被検出電圧に追従した電圧を第３の手段に確実に供
給することができる。したがって、本発明によれば、被
検出電圧が所定のレベルに達するまでは、被検出電圧に
追従した電圧波形を有するパルスを確実に得ることがで
きる。In this case, the third means is adapted to judge whether or not the detected voltage has reached a predetermined level based on the output voltage of the first means. This first means,
Since it is a means for dividing or level shifting the voltage to be detected, it is possible to reliably supply the voltage following the voltage to be detected to the third means even if the rise time of the voltage to be detected is long. Therefore, according to the present invention, it is possible to reliably obtain a pulse having a voltage waveform that follows the detected voltage until the detected voltage reaches a predetermined level.
【００１９】また、前述したように、第１の手段は、被
検出電圧を分圧又はレベルシフトする手段であるから、
被検出電圧が瞬停した場合、キャパシタを設けてなる遅
延回路の場合と異なり、第１の手段の出力端子の電圧を
短時間でリセットすることは可能である。したがって、
被検出電圧が瞬停した場合であっても、被検出電圧に追
従した電圧波形を有するパルスを確実に得ることができ
る。Further, as described above, the first means is a means for dividing or level shifting the detected voltage,
When the voltage to be detected is momentarily stopped, unlike the case of the delay circuit including the capacitor, it is possible to reset the voltage of the output terminal of the first means in a short time. Therefore,
Even if the detected voltage is instantaneously stopped, it is possible to reliably obtain a pulse having a voltage waveform that follows the detected voltage.
【００２０】[0020]
【実施例】以下、図１〜図３を参照して、本発明の第１
実施例〜第３実施例につき、本発明を半導体集積回路の
スタータ回路に適用した場合を例にして説明する。な
お、これら第１実施例〜第３実施例が内蔵される半導体
集積回路は、出力ＳＴＴＸが電源電圧ＶＣＣのとき、内
部回路を非活性とし、出力ＳＴＴＸが接地電圧ＶＳＳの
とき、内部回路を活性化するように構成されているもの
とする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The first embodiment of the present invention will be described below with reference to FIGS.
The third to third embodiments will be described by taking the case where the present invention is applied to a starter circuit of a semiconductor integrated circuit as an example. The semiconductor integrated circuits incorporating the first to third embodiments deactivate the internal circuit when the output STTX is the power supply voltage VCC and activate the internal circuit when the output STTX is the ground voltage VSS. It is assumed that it is configured to change.
【００２１】第１実施例・・図１ 図１は本発明の第１実施例を示す回路図である。図中、
２４は電源電圧ＶＣＣを供給するＶＣＣ電源線、２５は
レベルシフト回路、２６はキャパシタ、２７はＮＭＯＳ
トランジスタ、２８はラッチ回路、２９は出力ＳＴＴＸ
を出力する出力端子である。First Embodiment FIG. 1 FIG. 1 is a circuit diagram showing a first embodiment of the present invention. In the figure,
Reference numeral 24 is a VCC power supply line for supplying a power supply voltage VCC, 25 is a level shift circuit, 26 is a capacitor, and 27 is NMOS.
Transistor, 28 is a latch circuit, 29 is an output STTX
Is an output terminal for outputting.
【００２２】また、レベルシフト回路２５において、３
０〜３３はＮＭＯＳトランジスタ、３４は抵抗であり、
このレベルシフト回路２５は、電源電圧投入時又は電源
電圧瞬停時、電源電圧ＶＣＣが立ち上がる場合におい
て、電源電圧ＶＣＣが３×Ｖth-n（ＮＭＯＳトランジス
タのスレッショルド電圧）を越えた場合、ノード３５に
電源電圧ＶＣＣを接地電圧ＶＳＳ側に３×Ｖth-nだけシ
フトした電圧、ＶＣＣ−３×Ｖth-nを得るとするもので
ある。In the level shift circuit 25, 3
0 to 33 are NMOS transistors, 34 is a resistor,
The level shift circuit 25 is connected to the node 35 when the power supply voltage VCC exceeds 3 × Vth-n (threshold voltage of NMOS transistor) when the power supply voltage VCC rises when the power supply voltage is turned on or when the power supply voltage is momentarily stopped. The voltage obtained by shifting the power supply voltage VCC to the ground voltage VSS side by 3 × Vth-n, VCC-3 × Vth-n, is obtained.
【００２３】即ち、このレベルシフト回路２５は、電源
電圧ＶＣＣが所定のレベルに達したとき、ノード３５の
レベルをＶＣＣ−３×Ｖth-n＝Ｖth-nとして、ＮＭＯＳ
トランジスタ２７をＯＮとするものである。なお、ＮＭ
ＯＳトランジスタ３３は、電源電圧瞬停時、ノード３５
の電圧を電源電圧ＶＣＣに引き下げるためのものであ
る。That is, the level shift circuit 25 sets the level of the node 35 to VCC-3 × Vth-n = Vth-n when the power supply voltage VCC reaches a predetermined level.
The transistor 27 is turned on. In addition, NM
The OS transistor 33 is connected to the node 35 when the power supply voltage is instantaneously stopped.
Is for lowering the voltage of 2 to the power supply voltage VCC.
【００２４】また、ラッチ回路２８において、３６、３
７はＰＭＯＳトランジスタ、３８、３９はＮＭＯＳトラ
ンジスタであり、このラッチ回路２８は、出力ＳＴＴＸ
の波形整形を行うためのものである。Further, in the latch circuit 28, 36, 3
Reference numeral 7 is a PMOS transistor, 38 and 39 are NMOS transistors, and the latch circuit 28 outputs the output STTX.
Is for waveform shaping.
【００２５】かかる第１実施例においては、電源電圧投
入直後、ノード３５の電圧は、接地電圧ＶＳＳにあり、
ＮＭＯＳトランジスタ２７はＯＦＦしている。この結
果、出力ＳＴＴＸは、キャパシタ２６のカップリング作
用によって電源電圧ＶＣＣに追従して上昇する。In the first embodiment, immediately after the power supply voltage is turned on, the voltage of the node 35 is the ground voltage VSS,
The NMOS transistor 27 is off. As a result, the output STTX rises following the power supply voltage VCC due to the coupling action of the capacitor 26.
【００２６】その後、電源電圧ＶＣＣが所定のレベル以
上になると、ノード３５の電圧は、ＮＭＯＳトランジス
タ２７のスレッショルド電圧以上になり、ＮＭＯＳトラ
ンジスタ２７がＯＮし、出力ＳＴＴＸは、接地電圧ＶＳ
Ｓに引き下げされ、電源投入直後の出力ＳＴＴＸのパル
ス化が完了する。After that, when the power supply voltage VCC becomes higher than a predetermined level, the voltage of the node 35 becomes higher than the threshold voltage of the NMOS transistor 27, the NMOS transistor 27 is turned on, and the output STTX becomes the ground voltage VS.
When the power is turned on, the output STTX is pulsed immediately after the power is turned on.
【００２７】なお、この場合、ＰＭＯＳトランジスタ３
６、ＮＭＯＳトランジスタ３９がＯＮ、ＰＭＯＳトラン
ジスタ３７、ＮＭＯＳトランジスタ３８がＯＦＦして、
出力ＳＴＴＸは、接地電圧ＶＳＳに維持される。In this case, the PMOS transistor 3
6. The NMOS transistor 39 is turned on, the PMOS transistor 37 and the NMOS transistor 38 are turned off,
The output STTX is maintained at the ground voltage VSS.
【００２８】また、その後、電源電圧ＶＣＣの瞬停が発
生し、電源電圧ＶＣＣが接地電圧ＶＳＳ付近まで落ち込
んだ場合、ノード３５の電圧は、ＮＭＯＳトランジスタ
３３を介して電源電圧ＶＣＣに引き下げられ、リセット
される。この結果、その後、電源電圧ＶＣＣが立ち上が
る場合には、前述した電源電圧投入時の場合と同様に動
作する。After that, when the power supply voltage VCC is momentarily stopped and the power supply voltage VCC drops near the ground voltage VSS, the voltage of the node 35 is lowered to the power supply voltage VCC via the NMOS transistor 33 and reset. To be done. As a result, when the power supply voltage VCC rises thereafter, the operation is similar to the case when the power supply voltage is turned on.
【００２９】かかる第１実施例においては、電源電圧Ｖ
ＣＣが立ち上がる場合、まず、キャパシタ２６によって
電源電圧ＶＣＣに追従する電圧を出力端子２９に出力
し、その後、電源電圧ＶＣＣが所定のレベル以上となっ
たときは、ＮＭＯＳトランジスタ２７及びラッチ回路２
８によって出力端子２９の電圧を接地電圧ＶＳＳにし、
電源電圧ＶＣＣが所定のレベルに達するまでは、電源電
圧ＶＣＣに追従した電圧波形を有するパルスが得られる
ようにしている。In the first embodiment, the power supply voltage V
When CC rises, first, a voltage that follows the power supply voltage VCC is output to the output terminal 29 by the capacitor 26, and then, when the power supply voltage VCC becomes equal to or higher than a predetermined level, the NMOS transistor 27 and the latch circuit 2
8 sets the voltage of the output terminal 29 to the ground voltage VSS,
Until the power supply voltage VCC reaches a predetermined level, a pulse having a voltage waveform that follows the power supply voltage VCC is obtained.
【００３０】しかも、この場合、ＮＭＯＳトランジスタ
２７は、ノード３５の電圧、即ち、レベルシフト回路２
５の出力電圧によって電源電圧ＶＣＣが所定のレベルに
達したか否かを判断し、ＯＮ、ＯＦＦするようにされて
いる。Moreover, in this case, the NMOS transistor 27 is connected to the voltage of the node 35, that is, the level shift circuit 2.
The output voltage of 5 determines whether the power supply voltage VCC has reached a predetermined level, and turns it on and off.
【００３１】ここに、レベルシフト回路２５は、電源電
圧ＶＣＣの立ち上がり時間が長い場合であっても、電源
電圧ＶＣＣに追従した電圧、ＶＣＣ−３×Ｖth-nを確実
にＮＭＯＳトランジスタ２７に供給することができるも
のである。Here, the level shift circuit 25 surely supplies the voltage following the power supply voltage VCC, that is, VCC-3 × Vth-n, to the NMOS transistor 27 even when the power supply voltage VCC has a long rise time. Is something that can be done.
【００３２】したがって、この第１実施例によれば、電
源電圧ＶＣＣの立ち上がり時間が長い場合であっても、
電源電圧ＶＣＣが所定のレベルに達するまでは、出力Ｓ
ＴＴＸとして、電源電圧ＶＣＣに追従した電圧波形を有
するパルスを確実に得ることができる。Therefore, according to the first embodiment, even when the rise time of the power supply voltage VCC is long,
Until the power supply voltage VCC reaches a predetermined level, the output S
As TTX, it is possible to reliably obtain a pulse having a voltage waveform that follows the power supply voltage VCC.
【００３３】また、この第１実施例によれば、電源電圧
瞬停時、レベルシフト回路２５の出力端であるノード３
５の電圧をＮＭＯＳトランジスタ３３を介して短時間の
うちにリセットすることができるので、電源電圧瞬停時
の場合であっても、出力ＳＴＴＸとして、電源電圧ＶＣ
Ｃに追従した電圧波形を有するパルスを確実に得ること
ができる。Further, according to the first embodiment, the node 3 which is the output terminal of the level shift circuit 25 at the momentary power supply voltage interruption occurs.
Since the voltage of 5 can be reset in a short time via the NMOS transistor 33, the power supply voltage VC is output as the output STTX even when the power supply voltage is instantaneously stopped.
A pulse having a voltage waveform that follows C can be reliably obtained.
【００３４】また、この第１実施例によれば、図４に示
すような電源電圧遅延用のキャパシタ８を必要としない
し、また、素子数も少なくて済むので、チップ面の有効
利用を図ることができる。Further, according to the first embodiment, the capacitor 8 for delaying the power supply voltage as shown in FIG. 4 is not necessary and the number of elements is small, so that the chip surface is effectively used. be able to.
【００３５】第２実施例・・図２ 図２は本発明の第２実施例を示す回路図である。図中、
４０はＶＣＣ電源線、４１はレベルシフト回路、４２、
４３はＮＭＯＳトランジスタ、４４、４５はＰＭＯＳト
ランジスタ、４６は出力ＳＴＴＸを出力する出力端子で
あり、ＰＭＯＳ４４、４５は、カレントミラー回路を構
成するものである。Second Embodiment FIG. 2 FIG. 2 is a circuit diagram showing a second embodiment of the present invention. In the figure,
40 is a VCC power supply line, 41 is a level shift circuit, 42,
43 is an NMOS transistor, 44 and 45 are PMOS transistors, 46 is an output terminal for outputting the output STTX, and the PMOS 44 and 45 constitute a current mirror circuit.
【００３６】また、レベルシフト回路４１において、４
７〜５０はＮＭＯＳトランジスタ、５１は抵抗であり、
このレベルシフト回路４１は、第１実施例が設けている
レベルシフト回路２５と同一に構成されている。In the level shift circuit 41, 4
7 to 50 are NMOS transistors, 51 is a resistor,
The level shift circuit 41 has the same configuration as the level shift circuit 25 provided in the first embodiment.
【００３７】また、レベルシフト回路４１は、電源電圧
投入時又は電源電圧瞬停時、電源電圧ＶＣＣが立ち上が
る場合において、電源電圧ＶＣＣが３×Ｖth-n（ＮＭＯ
Ｓトランジスタのスレッショルド電圧）を越えた場合、
ノード５２に電源電圧ＶＣＣを接地電圧ＶＳＳ側に３×
Ｖth-nだけシフトした電圧、ＶＣＣ−３×Ｖth-nを得る
とするものである。Further, the level shift circuit 41 has a power supply voltage VCC of 3 × Vth-n (NMO) when the power supply voltage is turned on or when the power supply voltage is momentarily stopped or when the power supply voltage VCC rises.
When the threshold voltage of the S transistor is exceeded,
Supply the power supply voltage VCC to the node 52 to the ground voltage VSS side 3 ×
A voltage shifted by Vth-n, that is, VCC-3 × Vth-n is obtained.
【００３８】換言すれば、このレベルシフト回路４１
は、電源電圧ＶＣＣが所定のレベルに達したとき、ノー
ド５２のレベルをＶＣＣ−３×Ｖth-n＝Ｖth-nとして、
ＮＭＯＳトランジスタ４２をＯＮとするものである。な
お、ＮＭＯＳトランジスタ５０は、電源電圧瞬停時、ノ
ード５２の電圧を電源電圧ＶＣＣに引き下げるためのも
のである。In other words, the level shift circuit 41
When the power supply voltage VCC reaches a predetermined level, the level of the node 52 is set to VCC-3 × Vth-n = Vth-n,
The NMOS transistor 42 is turned on. The NMOS transistor 50 is for lowering the voltage of the node 52 to the power supply voltage VCC when the power supply voltage is instantaneously stopped.
【００３９】かかる第２実施例においては、電源電圧投
入直後、ノード５２の電圧は、接地電圧ＶＳＳにあり、
ＮＭＯＳトランジスタ４２はＯＦＦしている。この結
果、出力ＳＴＴＸは、ＰＭＯＳトランジスタ４４を介し
て電源電圧ＶＣＣに追従して上昇する。In the second embodiment, immediately after the power supply voltage is turned on, the voltage of the node 52 is the ground voltage VSS,
The NMOS transistor 42 is off. As a result, the output STTX rises following the power supply voltage VCC via the PMOS transistor 44.
【００４０】そして、その後、電源電圧ＶＣＣが所定の
レベル以上になると、ノード５２の電圧は、ＮＭＯＳト
ランジスタ４２のスレッショルド電圧以上となり、ＮＭ
ＯＳトランジスタ４２がＯＮし、出力ＳＴＴＸは、接地
電圧ＶＳＳに引き下げられ、電源電圧投入直後のパルス
化が完了する。Then, when the power supply voltage VCC becomes higher than a predetermined level after that, the voltage of the node 52 becomes higher than the threshold voltage of the NMOS transistor 42 and NM.
The OS transistor 42 is turned on, the output STTX is pulled down to the ground voltage VSS, and pulsing is completed immediately after the power supply voltage is turned on.
【００４１】また、この場合、ＮＭＯＳトランジスタ４
３がＯＦＦするので、ｐＭＯＳトランジスタ４４と共に
カレントミラー回路を構成するＰＭＯＳトランジスタ４
５には電流が流れなくなり、この結果、ＰＭＯＳトラン
ジスタ４４にも電流が流れなくなる。即ち、この第２実
施例においては、電源電圧ＶＣＣの安定後は、ｎＭＯＳ
トランジスタ４２に貫通電流が流れないように工夫され
ている。In this case, the NMOS transistor 4
3 is turned off, the PMOS transistor 4 forming a current mirror circuit together with the pMOS transistor 44.
No current flows through 5, and as a result, no current also flows through the PMOS transistor 44. That is, in the second embodiment, after the power supply voltage VCC is stabilized, the nMOS
It is devised so that a through current does not flow in the transistor 42.
【００４２】また、その後、電源電圧ＶＣＣの瞬停が発
生し、電源電圧ＶＣＣが接地電圧ＶＳＳ付近まで落ち込
んだ場合、ノード５２の電圧は、ＮＭＯＳトランジスタ
４２を介して電源電圧ＶＣＣに引き下げられ、リセット
される。この結果、その後、電源電圧ＶＣＣが立ち上が
る場合には、前述した電源電圧投入時の場合と同様に動
作する。Further, after that, when the power supply voltage VCC is momentarily stopped and the power supply voltage VCC drops to near the ground voltage VSS, the voltage of the node 52 is lowered to the power supply voltage VCC via the NMOS transistor 42 and reset. To be done. As a result, when the power supply voltage VCC rises thereafter, the operation is similar to the case when the power supply voltage is turned on.
【００４３】かかる第２実施例においては、電源電圧Ｖ
ＣＣが立ち上がる場合、まず、ＰＭＯＳトランジスタ４
４を介して電源電圧ＶＣＣに追従する電圧を出力端子４
６に出力し、その後、電源電圧ＶＣＣが所定のレベル以
上となったときは、ＮＭＯＳトランジスタ４２によって
出力端子４６の電圧を接地電圧ＶＳＳにし、電源電圧Ｖ
ＣＣが所定のレベルに達するまでは、出力ＳＴＴＸとし
て、電源電圧ＶＣＣに追従した電圧波形のパルスが得ら
れるようにしている。In the second embodiment, the power supply voltage V
When CC rises, first, the PMOS transistor 4
A voltage that follows the power supply voltage VCC via the output terminal 4
6 and then, when the power supply voltage VCC becomes equal to or higher than a predetermined level, the NMOS transistor 42 sets the voltage of the output terminal 46 to the ground voltage VSS, and the power supply voltage V
Until CC reaches a predetermined level, a pulse having a voltage waveform following the power supply voltage VCC is obtained as the output STTX.
【００４４】この場合、ＮＭＯＳトランジスタ４２は、
ノード５２の電圧、即ち、レベルシフト回路４１の出力
電圧によって電源電圧ＶＣＣが所定のレベルに達したか
否かを判断し、ＯＮ、ＯＦＦするようにされている。In this case, the NMOS transistor 42 is
Based on the voltage of the node 52, that is, the output voltage of the level shift circuit 41, it is determined whether or not the power supply voltage VCC has reached a predetermined level, and it is turned on or off.
【００４５】ここに、レベルシフト回路４１は、電源電
圧ＶＣＣの立ち上がり時間が長い場合であっても、電源
電圧ＶＣＣに追従した電圧、ＶＣＣ−３×Ｖth-nをＮＭ
ＯＳトランジスタ４２に確実に供給することができるも
のである。Here, the level shift circuit 41 outputs the voltage, VCC-3 × Vth-n, which follows the power supply voltage VCC, to NM even when the power supply voltage VCC rises for a long time.
It can be surely supplied to the OS transistor 42.
【００４６】したがって、この第２実施例によれば、電
源電圧ＶＣＣの立ち上がり時間が長い場合であっても、
電源電圧ＶＣＣが所定のレベルに達するまでは、出力Ｓ
ＴＴＸとして、電源電圧ＶＣＣに追従した電圧波形を有
するパルスを確実に得ることができる。Therefore, according to the second embodiment, even when the rise time of the power supply voltage VCC is long,
Until the power supply voltage VCC reaches a predetermined level, the output S
As TTX, it is possible to reliably obtain a pulse having a voltage waveform that follows the power supply voltage VCC.
【００４７】また、この第２実施例によれば、電源電圧
瞬停時、レベルシフト回路４１の出力端であるノード５
２の電圧をＮＭＯＳトランジスタ５０を介して短時間の
うちにリセットすることができるので、電源電圧瞬停時
の場合であっても、出力ＳＴＴＸとして、電源電圧ＶＣ
Ｃに追従した電圧波形を有するパルスを確実に得ること
ができる。Further, according to the second embodiment, the node 5 which is the output terminal of the level shift circuit 41 at the momentary power failure of the power supply voltage.
Since the voltage of 2 can be reset in a short time via the NMOS transistor 50, the output voltage STTX is output as the output STTX even when the power supply voltage is instantaneously stopped.
A pulse having a voltage waveform that follows C can be reliably obtained.
【００４８】また、この第２実施例によれば、図４に示
すような電源電圧遅延用のキャパシタ８を必要としない
し、また、素子数も少なくて済むので、チップ面の有効
利用を図ることができる。Further, according to the second embodiment, the capacitor 8 for delaying the power supply voltage as shown in FIG. 4 is not required and the number of elements is small, so that the chip surface is effectively used. be able to.
【００４９】第３実施例・・図３ 図３は本発明の第３実施例を示す回路図である。図中、
５３はＶＣＣ電源線、５４は分圧回路であり、５５、５
６は分圧抵抗である。また、５７はＰＭＯＳトランジス
タ、５８はＮＭＯＳトランジスタ、５９は抵抗である。Third Embodiment FIG. 3 FIG. 3 is a circuit diagram showing a third embodiment of the present invention. In the figure,
53 is a VCC power supply line, 54 is a voltage dividing circuit, 55, 5
6 is a voltage dividing resistor. Further, 57 is a PMOS transistor, 58 is an NMOS transistor, and 59 is a resistor.
【００５０】また、６０はインバータであり、６１はＰ
ＭＯＳトランジスタ、６２はＮＭＯＳトランジスタであ
る。また、６３はキャパシタ、６４は出力ＳＴＴＸを出
力する出力端子である。Further, 60 is an inverter, and 61 is P
The MOS transistor 62 is an NMOS transistor. Further, 63 is a capacitor, and 64 is an output terminal for outputting the output STTX.
【００５１】なお、分圧回路５４は、電源電圧ＶＣＣが
所定のレベルに達すると、電源電圧ＶＣＣとノード６５
の電圧差がＰＭＯＳトランジスタ５７のスレッショルド
電圧になるように分圧抵抗５５、５６の値が決定されて
いる。It should be noted that the voltage dividing circuit 54, when the power supply voltage VCC reaches a predetermined level, supplies the power supply voltage VCC and the node 65.
The values of the voltage dividing resistors 55 and 56 are determined such that the voltage difference between the two becomes the threshold voltage of the PMOS transistor 57.
【００５２】この第３実施例においては、電源電圧投入
直後、電源電圧ＶＣＣとノード６５の電圧差は、ＰＭＯ
Ｓトランジスタ５７のスレッショルド電圧よりも低い状
態にあり、ＰＭＯＳトランジスタ５７はＯＦＦしてい
る。この結果、出力ＳＴＴＸはキャパシタ６３のカップ
リングによって電源電圧ＶＣＣに追従して上昇する。In the third embodiment, immediately after the power supply voltage is turned on, the voltage difference between the power supply voltage VCC and the node 65 is PMO.
Since it is lower than the threshold voltage of the S transistor 57, the PMOS transistor 57 is off. As a result, the output STTX rises following the power supply voltage VCC due to the coupling of the capacitor 63.
【００５３】その後、電源電圧ＶＣＣが所定のレベルを
越えると、電源電圧ＶＣＣとノード６５の電圧差は、Ｐ
ＭＯＳトランジスタ５７のスレッショルド電圧以上とな
り、ＰＭＯＳトランジスタ５７がＯＮする。この結果、
インバータ６０においては、ＰＭＯＳトランジスタ６１
がＯＦＦ、ＮＭＯＳトランジスタ６２がＯＮとなり、出
力ＳＴＴＸは、接地電圧ＶＳＳに引き下げられ、電源電
圧投入直後のパルス化が完了する。After that, when the power supply voltage VCC exceeds a predetermined level, the voltage difference between the power supply voltage VCC and the node 65 becomes P.
When the voltage exceeds the threshold voltage of the MOS transistor 57, the PMOS transistor 57 is turned on. As a result,
In the inverter 60, the PMOS transistor 61
Is turned off, the NMOS transistor 62 is turned on, the output STTX is pulled down to the ground voltage VSS, and pulsing is completed immediately after the power supply voltage is turned on.
【００５４】また、その後、電源電圧ＶＣＣの瞬停が発
生し、電源電圧ＶＣＣが接地電圧ＶＳＳ付近まで落ち込
んだ場合、電源電圧ＶＣＣとノード６５の電圧差は、Ｐ
ＭＯＳトランジスタ５７のスレッショルド電圧よりも低
くなり、ＰＭＯＳトランジスタ５７はＯＦＦし、リセッ
トされる。この結果、その後、電源電圧ＶＣＣが立ち上
がる場合は、電源電圧投入時の場合と同様に動作する。After that, when the power supply voltage VCC is momentarily stopped and the power supply voltage VCC drops to the vicinity of the ground voltage VSS, the voltage difference between the power supply voltage VCC and the node 65 is P.
When the voltage becomes lower than the threshold voltage of the MOS transistor 57, the PMOS transistor 57 is turned off and reset. As a result, when the power supply voltage VCC rises thereafter, the operation is the same as when the power supply voltage is turned on.
【００５５】かかる第３実施例においては、電源電圧Ｖ
ＣＣが立ち上がる場合、まず、キャパシタ６３を介して
電源電圧ＶＣＣに追従する電圧を出力端子６４に出力
し、その後、電源電圧ＶＣＣが所定のレベル以上となっ
たときは、ＰＭＯＳ５７及びインバータ６０によって出
力端子６４の電圧を接地電圧ＶＳＳにし、電源電圧ＶＣ
Ｃが所定のレベルに達するまでは、出力ＳＴＴＸとし
て、電源電圧ＶＣＣに追従した電圧波形を有するパルス
が得られるようにしている。In the third embodiment, the power supply voltage V
When CC rises, first, a voltage that follows the power supply voltage VCC is output to the output terminal 64 via the capacitor 63. After that, when the power supply voltage VCC becomes equal to or higher than a predetermined level, the PMOS 57 and the inverter 60 output the terminal. The voltage of 64 is set to the ground voltage VSS, and the power supply voltage VC
Until C reaches a predetermined level, a pulse having a voltage waveform following the power supply voltage VCC is obtained as the output STTX.
【００５６】この場合、ＰＭＯＳトランジスタ５７は、
ノード６５の電圧、即ち、分圧回路５４の出力電圧によ
って電源電圧ＶＣＣが所定のレベルに達したか否かを判
断して、ＯＮ、ＯＦＦするようにされている。In this case, the PMOS transistor 57 is
Depending on the voltage of the node 65, that is, the output voltage of the voltage dividing circuit 54, it is determined whether or not the power supply voltage VCC has reached a predetermined level, and it is turned on or off.
【００５７】ここに、分圧回路５４は、電源電圧ＶＣＣ
の立ち上がり時間が長い場合であっても、電源電圧ＶＣ
Ｃに追従した電圧をＰＭＯＳトランジスタ５７に確実に
供給することができるものである。Here, the voltage dividing circuit 54 is connected to the power supply voltage VCC.
Power supply voltage VC
The voltage that follows C can be reliably supplied to the PMOS transistor 57.
【００５８】したがって、この第３実施例によれば、電
源電圧ＶＣＣの立ち上がり時間が長い場合であっても、
電源電圧ＶＣＣが所定のレベルに達するまでは、出力Ｓ
ＴＴＸとして、電源電圧ＶＣＣに追従した電圧波形を有
するパルスを確実に得ることができる。Therefore, according to the third embodiment, even when the rise time of the power supply voltage VCC is long,
Until the power supply voltage VCC reaches a predetermined level, the output S
As TTX, it is possible to reliably obtain a pulse having a voltage waveform that follows the power supply voltage VCC.
【００５９】また、この第３実施例によれば、電源電圧
瞬停時、分圧回路５４のノード６５の電圧を短時間のう
ちに下げ、ＰＭＯＳトランジスタ５７をＯＦＦし、リセ
ットすることができるので、電源電圧瞬停時の場合であ
っても、出力ＳＴＴＸとして電源電圧ＶＣＣに追従した
電圧波形を有するパルスを確実に得ることができる。Further, according to the third embodiment, the voltage of the node 65 of the voltage dividing circuit 54 can be lowered in a short time and the PMOS transistor 57 can be turned off and reset at the time of instantaneous power failure of the power supply voltage. Even when the power supply voltage is instantaneously stopped, a pulse having a voltage waveform that follows the power supply voltage VCC can be reliably obtained as the output STTX.
【００６０】また、この第３実施例によれば、図４に示
すような電源電圧遅延用のキャパシタ８を必要としない
し、また、素子数も少なくて済むので、チップ面の有効
利用を図ることができる。Further, according to the third embodiment, the capacitor 8 for delaying the power supply voltage as shown in FIG. 4 is not necessary and the number of elements is small, so that the chip surface is effectively used. be able to.
【００６１】なお、上述の実施例においては、本発明を
半導体集積回路のスタータ回路に適用した場合について
説明したが、その他，本発明は、半導体集積回路の基板
バイアス電圧を検出し、基板バイアス電圧を所定のレベ
ルに維持するための回路等に広く適用することができ
る。In the above embodiments, the case where the present invention is applied to the starter circuit of the semiconductor integrated circuit has been described. In addition, the present invention detects the substrate bias voltage of the semiconductor integrated circuit and detects the substrate bias voltage. Can be widely applied to a circuit or the like for maintaining a predetermined level.
【００６２】[0062]
【発明の効果】本発明によれば、被検出電圧が立ち上が
る場合、この被検出電圧を分圧又はレベルシフトして被
検出電圧に追従する電圧を得、この電圧が所定のレベル
に達する時間をその幅とするパルスを出力するように構
成しているので、被検出電圧の立ち上がり時間が長い場
合であっても、被検出電圧が所定のレベルに達するまで
は、被検出電圧に追従した電圧波形を有するパルスを確
実に得ることができる。According to the present invention, when the voltage to be detected rises, the voltage to be detected is divided or level-shifted to obtain a voltage that follows the voltage to be detected, and the time for this voltage to reach a predetermined level is set. Since it is configured to output a pulse having that width, even if the rise time of the detected voltage is long, the voltage waveform that follows the detected voltage is maintained until the detected voltage reaches the specified level. It is possible to reliably obtain a pulse having
【００６３】また、本発明によれば、被検出電圧が瞬停
した場合、被検出電圧を分圧又はレベルシフトする第１
の手段の出力端子の電圧を短時間でリセットすることが
可能であるから、被検出電圧が瞬停した場合であって
も、被検出電圧に追従した電圧波形を有するパルスを確
実に得ることができる。Further, according to the present invention, when the voltage to be detected is momentarily stopped, the first voltage is divided or level-shifted.
Since it is possible to reset the voltage of the output terminal of the means in a short time, even if the detected voltage is instantaneously stopped, it is possible to reliably obtain a pulse having a voltage waveform that follows the detected voltage. it can.
【００６４】また、本発明によれば、遅延回路を設け
ず、被検出電圧を遅延するためのキャパシタを必要とし
ないので、その分、チップ面の有効利用を図ることがで
きる。Further, according to the present invention, since the delay circuit is not provided and the capacitor for delaying the voltage to be detected is not required, the chip surface can be effectively utilized accordingly.
【図１】本発明の第１実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】本発明の第２実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
【図３】本発明の第３実施例を示す回路図である。FIG. 3 is a circuit diagram showing a third embodiment of the present invention.
【図４】従来のレベル検出回路の一例を示す回路図であ
る。FIG. 4 is a circuit diagram showing an example of a conventional level detection circuit.
２５ レベルシフト回路 ２６ キャパシタ ２８ ラッチ回路 25 level shift circuit 26 capacitor 28 latch circuit
Claims (5)
１の手段と、前記被検出電圧を供給され、前記被検出電
圧が立ち上がる場合、出力端子に前記被検出電圧に追従
する電圧を出力する第２の手段と、前記第１の手段の出
力電圧によって前記被検出電圧が所定のレベルにあるか
否かを判断し、前記被検出電圧が所定のレベル以上にな
ったときは、前記出力端子に前記被検出電圧に追従する
電圧が出力されないようにする第３の手段とを設け、前
記被検出電圧が前記所定のレベルに達するまでは、前記
出力端子に前記被検出電圧に追従した電圧波形を有する
パルスを得ることができるように構成されていることを
特徴とするレベル検出回路。1. A first means for dividing or level shifting a voltage to be detected, and a voltage which follows the voltage to be detected is output to an output terminal when the voltage to be detected is supplied and the voltage to be detected rises. Second output means and the output voltage of the first means to determine whether or not the detected voltage is at a predetermined level, and when the detected voltage exceeds a predetermined level, the output And a third means for preventing a voltage that follows the detected voltage from being output to the terminal, and a voltage that follows the detected voltage at the output terminal until the detected voltage reaches the predetermined level. A level detection circuit configured to obtain a pulse having a waveform.
又はレベルシフトする手段と、前記電源線と出力端子と
の間に接続されたキャパシタと、そのドレインを前記出
力端子に接続され、そのソースを接地され、そのゲート
に前記手段からの出力電圧が供給されるＮＭＯＳトラン
ジスタとを設け、 電源電圧投入時又は電源電圧瞬停時、前記電源電圧が立
ち上がる場合、前記電源電圧が所定のレベルに達するま
では、前記手段の出力電圧を前記ＮＭＯＳトランジスタ
のスレッショルド電圧よりも低くして、前記ＮＭＯＳト
ランジスタをオフとし、前記キャパシタによって前記出
力端子に前記電源電圧に追従した電圧を出力し、前記電
源電圧が所定のレベル以上になったときは、前記手段の
出力電圧を前記ＮＭＯＳトランジスタのスレッショルド
電圧以上として、前記ＮＭＯＳトランジスタをオンと
し、前記ＮＭＯＳトランジスタを介して前記出力端子の
電圧を接地電圧とすることにより、前記電源電圧が前記
所定のレベルに達するまでは、前記出力端子に前記被検
出電圧に追従した電圧波形を有するパルスを得ることが
できるように構成されていることを特徴とするレベル検
出回路。2. A means for dividing or level shifting a power supply voltage supplied via a power supply line, a capacitor connected between the power supply line and an output terminal, and a drain thereof connected to the output terminal. An NMOS transistor whose source is grounded and whose gate is supplied with the output voltage from the means, and when the power supply voltage rises when the power supply voltage is turned on or when the power supply voltage is instantaneously stopped, the power supply voltage is set to a predetermined value. Until the level is reached, the output voltage of the means is set lower than the threshold voltage of the NMOS transistor to turn off the NMOS transistor, and the capacitor outputs a voltage following the power supply voltage to the output terminal. When the power supply voltage exceeds a predetermined level, the output voltage of the means is set to the threshold of the NMOS transistor. When the voltage is equal to or higher than the voltage, the NMOS transistor is turned on and the voltage of the output terminal is set to the ground voltage via the NMOS transistor, so that the detected terminal is detected at the output terminal until the power supply voltage reaches the predetermined level. A level detection circuit configured so that a pulse having a voltage waveform following a voltage can be obtained.
形する波形整形回路を設けて構成されていることを特徴
とする請求項２記載のレベル検出回路。3. The level detection circuit according to claim 2, further comprising a waveform shaping circuit for shaping the voltage waveform obtained at the output terminal.
又はレベルシフトする手段と、そのソースを前記電源線
に接続された第１のＰＭＯＳトランジスタと、そのソー
スを前記電源線に接続され、そのゲートをそのドレイン
及び前記第１のＰＭＯＳトランジスタのゲートに接続さ
れた第２のＰＭＯＳトランジスタと、そのドレインを前
記第１のＰＭＯＳトランジスタのドレイン及び出力端子
に接続され、そのソースを接地され、そのゲートに前記
手段の出力電圧が供給される第１のＮＭＯＳトランジス
タと、そのドレインを前記第２のＰＭＯＳトランジスタ
のドレインに接続され、そのゲートを前記第１のＮＭＯ
Ｓトランジスタのドレインに接続され、そのソースを接
地された第２のＮＭＯＳトランジスタとを設け、 電源電圧投入時又は電源電圧瞬停時、前記電源電圧が立
ち上がる場合、前記電源電圧が所定のレベルに達するま
では、前記手段の出力電圧を前記第１のＮＭＯＳトラン
ジスタのスレッショルド電圧よりも低くして、前記第１
のＮＭＯＳトランジスタをオフとし、前記第１のＰＭＯ
Ｓトランジスタを介して前記出力端子に前記電源電圧に
追従した電圧を出力し、前記電源電圧が所定のレベル以
上になったときは、前記手段の出力電圧を前記第１のＮ
ＭＯＳトランジスタのスレッショルド電圧以上として、
前記第１のＮＭＯＳトランジスタをオンとし、前記第１
のＮＭＯＳトランジスタを介して前記出力端子の電圧を
接地電圧とすることにより、前記電源電圧が前記所定の
レベルに達するまでは、前記出力端子に前記被検出電圧
に追従した電圧波形を有するパルスを得ることができる
ように構成されていることを特徴とするレベル検出回
路。4. A means for dividing or level-shifting a power supply voltage supplied via a power supply line, a first PMOS transistor having a source connected to the power supply line, and a source connected to the power supply line. A second PMOS transistor whose gate is connected to its drain and the gate of the first PMOS transistor, and its drain is connected to the drain and output terminal of the first PMOS transistor, and its source is grounded. A first NMOS transistor whose gate is supplied with the output voltage of the means, its drain connected to the drain of the second PMOS transistor, and its gate connected to the first NMO.
A second NMOS transistor connected to the drain of the S transistor and having its source grounded is provided, and the power supply voltage reaches a predetermined level when the power supply voltage rises when the power supply voltage is turned on or when the power supply voltage is instantaneously stopped. Until the output voltage of the means is lower than the threshold voltage of the first NMOS transistor,
Turning off the NMOS transistor of the first PMO
A voltage that follows the power supply voltage is output to the output terminal via an S transistor, and when the power supply voltage exceeds a predetermined level, the output voltage of the means is set to the first N
As above the threshold voltage of MOS transistor,
Turning on the first NMOS transistor,
By setting the voltage of the output terminal to the ground voltage via the NMOS transistor, a pulse having a voltage waveform following the detected voltage is obtained at the output terminal until the power supply voltage reaches the predetermined level. A level detection circuit characterized by being configured so as to be capable of performing.
する分圧手段と、そのソースを前記電源線に接続され、
そのドレインを抵抗を介して接地され、そのゲートに前
記分圧手段の出力電圧が供給されるＰＭＯＳトランジス
タと、その入力端を前記ＰＭＯＳトランジスタのドレイ
ンに接続され、その出力端を出力端子に接続されたイン
バータと、前記電源線と前記出力端子との間に接続され
たキャパシタとを設け、 電源電圧投入時又は電源電圧瞬停時、前記電源電圧が立
ち上がる場合、前記電源電圧が所定のレベルに達するま
では、前記電源電圧と前記分圧手段の出力電圧との差を
前記ＰＭＯＳトランジスタのスレッショルド電圧よりも
低くして、前記ＰＭＯＳトランジスタをオフとし、前記
キャパシタによって前記出力端子に前記電源電圧に追従
した電圧を出力し、前記電源電圧が所定のレベル以上に
なったときは、前記電源電圧と前記分圧手段の出力電圧
との差を前記ＰＭＯＳトランジスタのスレッショルド電
圧以上として、前記ＰＭＯＳトランジスタをオンとし、
前記インバータによって前記出力端子の電圧を接地電圧
とすることにより、前記電源電圧が前記所定のレベルに
達するまでは、前記出力端子に前記被検出電圧に追従し
た電圧波形を有するパルスを得ることができるように構
成されていることを特徴とするレベル検出回路。5. A voltage dividing means for dividing a power supply voltage supplied through a power supply line, and its source connected to the power supply line,
A PMOS transistor whose drain is grounded through a resistor and whose gate is supplied with the output voltage of the voltage dividing means, its input end is connected to the drain of the PMOS transistor, and its output end is connected to the output terminal An inverter and a capacitor connected between the power supply line and the output terminal are provided, and the power supply voltage reaches a predetermined level when the power supply voltage rises when the power supply voltage is turned on or when the power supply voltage is momentarily stopped. Up to, the difference between the power supply voltage and the output voltage of the voltage dividing means is made lower than the threshold voltage of the PMOS transistor, the PMOS transistor is turned off, and the power supply voltage is tracked to the output terminal by the capacitor. Voltage is output, and when the power supply voltage exceeds a predetermined level, the power supply voltage and the voltage dividing means output. The difference between the input voltage and the output voltage is equal to or higher than the threshold voltage of the PMOS transistor, the PMOS transistor is turned on,
By setting the voltage of the output terminal to the ground voltage by the inverter, it is possible to obtain a pulse having a voltage waveform following the detected voltage at the output terminal until the power supply voltage reaches the predetermined level. A level detection circuit configured as described above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29562491A JPH05136671A (en) | 1991-11-12 | 1991-11-12 | Level detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29562491A JPH05136671A (en) | 1991-11-12 | 1991-11-12 | Level detection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136671A true JPH05136671A (en) | 1993-06-01 |
Family
ID=17823048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29562491A Withdrawn JPH05136671A (en) | 1991-11-12 | 1991-11-12 | Level detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136671A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656210B2 (en) | 2005-04-14 | 2010-02-02 | Seiko Epson Corporation | Semiconductor integrated circuit |
-
1991
- 1991-11-12 JP JP29562491A patent/JPH05136671A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656210B2 (en) | 2005-04-14 | 2010-02-02 | Seiko Epson Corporation | Semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |