JPH0496023A - Active matrix circuit and its manufacture - Google Patents
Active matrix circuit and its manufactureInfo
- Publication number
- JPH0496023A JPH0496023A JP2213417A JP21341790A JPH0496023A JP H0496023 A JPH0496023 A JP H0496023A JP 2213417 A JP2213417 A JP 2213417A JP 21341790 A JP21341790 A JP 21341790A JP H0496023 A JPH0496023 A JP H0496023A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- electrode
- line
- source
- active matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000010408 film Substances 0.000 claims description 19
- 239000010409 thin film Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000010030 laminating Methods 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 28
- 239000002184 metal Substances 0.000 abstract description 4
- 229910052751 metal Inorganic materials 0.000 abstract description 4
- 230000002950 deficient Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910015202 MoCr Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136259—Repairing; Defects
- G02F1/136263—Line defects
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタを使用した液晶デイスプレィ
(LCD)、エレクトロルミネッセンス(EL)デイス
プレィ等のアクティブマトリックス回路とその製造方法
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an active matrix circuit such as a liquid crystal display (LCD) or an electroluminescence (EL) display using thin film transistors, and a method for manufacturing the same.
第6図、第7図に従来技術による薄膜トランジスタの楕
遣例を示す、この薄膜トランジスタは、第5図に示すよ
うなアクティブマトリックス回路等で用いられる。FIGS. 6 and 7 show examples of thin film transistors according to the prior art. This thin film transistor is used in an active matrix circuit as shown in FIG. 5, and the like.
第5図は、アクティブマトリックス基板の平面補遺を概
略的に示す、基板上、横方向にゲートラインGl、G2
.G3. ・・・が走り、これらのゲートラインと交
差するように縦方向にソースライン31.S2.S3.
・・・が走って、交点でマトリックスを構成してい
る。各交点に対応して、ドレインパッドDi 1.D1
2. ・・・D21゜D22・・・D31.D32・
・・が配置されてる。これらのドレインパッドが、例え
ば液晶セルの駆動を極を形成する。各ドレインパッドと
対応するソースラインSi (i=1.2.3・・)と
ゲートラインGj (J=1.2.3・・)との間に
、絶縁ゲート電界効果トランジスタTiJが配置されて
、ゲートラインGjの信号に従ってソースラインStの
電圧をドレインパッドDijに印加する。FIG. 5 schematically shows a planar addition of an active matrix substrate with gate lines Gl, G2 laterally on the substrate.
.. G3. ... run vertically, and source lines 31 . . . run vertically to intersect with these gate lines. S2. S3.
... are running and the intersection points form a matrix. Corresponding to each intersection, a drain pad Di1. D1
2. ...D21°D22...D31. D32・
... is placed. These drain pads form the driving poles of, for example, liquid crystal cells. An insulated gate field effect transistor TiJ is arranged between each drain pad and the corresponding source line Si (i=1.2.3...) and gate line Gj (J=1.2.3...). , the voltage of the source line St is applied to the drain pad Dij according to the signal of the gate line Gj.
これらの絶縁ゲート電界効果トランジスタT11 T1
2・・・T21.T22・・・T31゜T32・・・は
、第6図、第7図に示すようなアモルファスシリコンを
用いた薄膜トランジスタで形成される。These insulated gate field effect transistors T11 T1
2...T21. T22...T31°T32... are formed of thin film transistors using amorphous silicon as shown in FIGS. 6 and 7.
第6図は、第5図の一部の領域のパターンを拡大して示
す平面図であり、第7図は、第6図の線VII−VII
に沿う断面図である。6 is a plan view showing an enlarged pattern of a part of the area in FIG. 5, and FIG.
FIG.
第6図−第75!Iを参照して、従来技術による薄膜ト
ランジスタの製造方法を説明する。Figure 6-75! A method of manufacturing a thin film transistor according to the prior art will be described with reference to I.
ガラス基板1上にMo、Cr等の導電膜を形成し、ゲー
ト電[!2をパターニングする。ゲート電極2には別の
セルのドレインパッドDiJの電位を安定化するための
蓄積容量用@極2°か′t#続されている。但し、この
蓄積容量用電極2゛がない場合もある。その上にSiN
、SiO2等のゲ−ト絶縁膜3、アモルファスシリ
コン等の半導体層4をアイランド状にパターニング形成
する。さらに、t[i金属層を形成し、ソース/ドレイ
ン電極5.6をパターニングする0次にITO等の透明
導電膜を形成し、蓄積容量用S極2′を覆うようにトレ
インパッド7をパターニングする。最後に半導体層4の
上部に配置された低抵抗率層をエツチングしてチャネル
を形成する。A conductive film of Mo, Cr, etc. is formed on the glass substrate 1, and a gate electrode [! Pattern 2. The gate electrode 2 is connected to a storage capacitor electrode 2° or 't# for stabilizing the potential of the drain pad DiJ of another cell. However, there are cases where this storage capacitor electrode 2' is not provided. On top of that, SiN
, a gate insulating film 3 made of SiO2 or the like, and a semiconductor layer 4 made of amorphous silicon or the like are patterned into an island shape. Furthermore, a t[i metal layer is formed, a zero-order transparent conductive film such as ITO is formed to pattern the source/drain electrodes 5.6, and a train pad 7 is patterned to cover the storage capacitor S pole 2'. do. Finally, the low resistivity layer placed on top of the semiconductor layer 4 is etched to form a channel.
ただし、このような薄膜トランジスタは第5図のような
アクティブマトリックとした場合に、以下のような課題
を有する。However, when such a thin film transistor is made into an active matrix as shown in FIG. 5, it has the following problems.
薄膜トランジスタの製造の際、例えばトランジスタTl
lに欠陥、例えばソース・ドレイン短絡やソース・ゲー
ト短絡等が生じると、そのトランジスタで駆動される画
素は常時ONになるか、常時OFFになるかの点欠陥を
生じる。また、ゲートラインG1とソースラインS2の
交差点Aでライン間の短絡があるとライン欠陥となる。When manufacturing a thin film transistor, for example, the transistor Tl
If a defect such as a source-drain short circuit or a source-gate short circuit occurs in L, a point defect occurs in which the pixel driven by that transistor is either always ON or always OFF. Further, if there is a short circuit between lines at the intersection A of the gate line G1 and the source line S2, a line defect occurs.
さらに、ゲートラインG1が断線すると、断線部以降の
ゲートラインにゲート信号が伝わらず、ライン欠陥とな
る。Furthermore, if the gate line G1 is disconnected, the gate signal will not be transmitted to the gate lines after the disconnection, resulting in a line defect.
本発明の目的は、トランジスタの欠陥、ソースラインと
ゲートライン間の短絡、あるいはゲートラインの断線が
発生しても、点欠陥やライン欠陥とならないように修正
できる薄膜トランジスタのアクティブマトリックス回路
とその製造方法を提供することである。An object of the present invention is to provide an active matrix circuit for thin film transistors that can be corrected so that even if a transistor defect, a short circuit between a source line and a gate line, or a gate line disconnection occurs, it will not become a point defect or a line defect, and a method for manufacturing the same. The goal is to provide the following.
本発明においては、ゲートラインの形成の際に同時に補
助電極が形成される。補助電極はゲート電極と一部で接
続され2互いに並列に配置されソースラインと絶縁をな
もって交差する0例えば、第1図や第3図の実施例の8
がそれである。補助電極をゲートラインに加えることに
より、ゲート配線に冗長性をもたせることかできる。す
なわち、ゲートラインの異常をこの補助ラインにより救
済ができる。しかも、この補助t&8のドレインパッド
と重なる部分は蓄積容量用電極となる。In the present invention, the auxiliary electrode is formed at the same time as the gate line is formed. The auxiliary electrode is partially connected to the gate electrode, 2 is arranged parallel to each other, and intersects with the source line without insulation.
That is it. By adding an auxiliary electrode to the gate line, redundancy can be provided to the gate wiring. In other words, an abnormality in the gate line can be relieved by this auxiliary line. Moreover, the portion of this auxiliary t&8 that overlaps with the drain pad becomes a storage capacitor electrode.
ここで、製造時にゲートラインとソースラインとの交差
部で短絡か発生した場合には、ゲートラインの短絡部の
両端を切断してゲートラインから絶縁し、補助ラインに
より切断部をバイパスしてゲートラインの導通を確保す
る。If a short circuit occurs at the intersection of the gate line and source line during manufacturing, cut both ends of the shorted part of the gate line to insulate it from the gate line, bypass the cut part with an auxiliary line, and then Ensure continuity of the line.
次に、ゲートラインか途中で断線していた場合、補助電
極がバイパス回路となるのでライン欠陥は救済できる。Next, if the gate line is broken in the middle, the line defect can be repaired because the auxiliary electrode serves as a bypass circuit.
さらに、トランジスタに欠陥がある場合には、そのトラ
ンジスタのゲート部を切断する。異常箇所の配線の切断
のためには、切断しようとする箇所をレーザビーム等の
高密度エネルギービーム照射で破壊する方法をとる。Further, if the transistor is defective, the gate portion of the transistor is cut off. In order to cut the wiring at an abnormal location, a method is used in which the location to be cut is destroyed by irradiation with a high-density energy beam such as a laser beam.
第1図、第2図に、本発明による薄膜トランジスタのア
クティブマトリックスの一実施例の平面構造とその断面
構造を示す、なお、参照番号は、等価ないし同等の機能
の部分については同一番号を付与した6
基板上にゲートラインGl(2)、、、、のパターンに
図示のようにソースラインと交差するように、ゲートラ
インと並列に補助電極8を加えてMoCr等の金属層を
パターニングし、ゲートラインとともに補助電極8も同
時に形成する。さらに、SiN 、SiO2等のゲー
ト絶縁膜、高×
抵抗$a−3i−低抵抗率a−3iの積層半導体膜を堆
積し、トランジスタのチャネル部、ソース・ゲート交差
部、ソース・補助電極交差部にアイランド状に半導体膜
4をパターニングする。もちろん、実際のアクティブマ
トリックスでは、図示以外の領域でも同様な構造に形成
されることは言うまでもない、そして、A1層等のソー
スライン31、S2.、、 とドレインを極6と、IT
O等のドレインパッドDll、D12...を形成する
。この時、補助電極8の大部分がそのゲートラインで駆
動される画素のすぐ上の画素のドレインパッドDOIと
重なる(補助電極8の点線部分)ようにされる、従って
、補正@極8はドレインパッドDOIに対し、lii積
容量用電極の役目を果たす。FIGS. 1 and 2 show a planar structure and a cross-sectional structure of an embodiment of the active matrix of a thin film transistor according to the present invention. Reference numbers are given to parts that are equivalent or have the same function. 6 Add an auxiliary electrode 8 in parallel to the gate line so as to intersect the source line as shown in the pattern of the gate line Gl(2), . . . on the substrate, and pattern a metal layer such as MoCr. Auxiliary electrodes 8 are also formed simultaneously with the lines. Furthermore, a gate insulating film such as SiN, SiO2, etc., and a laminated semiconductor film of high resistance $a-3i-low resistivity a-3i are deposited on the channel part, source-gate intersection, and source-auxiliary electrode intersection of the transistor. The semiconductor film 4 is patterned into an island shape. Of course, in an actual active matrix, it goes without saying that regions other than those shown in the drawings are also formed to have a similar structure, and source lines 31, S2, etc. in the A1 layer, etc. ,, and drain to pole 6, IT
Drain pads Dll, D12. .. .. form. At this time, most of the auxiliary electrode 8 is made to overlap with the drain pad DOI of the pixel immediately above the pixel driven by the gate line (the dotted line part of the auxiliary electrode 8), so that the correction@pole 8 is It serves as a capacitance electrode for the pad DOI.
ここで、製造時に、トランジスタTllに欠陥か生じた
場合には、トランジスタのゲート部Gにレーザビームを
照射して切断し、トレインパッドを他のドツトのドレイ
ンパッドと補助iffを介して接続することによって、
トランジスタの欠陥による点欠陥は防止できる。If a defect occurs in the transistor Tll during manufacturing, the gate part G of the transistor is irradiated with a laser beam to be cut, and the train pad is connected to the drain pad of another dot via the auxiliary if. By,
Point defects due to transistor defects can be prevented.
次に、ゲートラインG1とソースラインS1との交差点
Aか短絡した場合には、ゲートラインG10の交差部A
の左右のX印の部分を切断する。Next, if the intersection A of the gate line G1 and the source line S1 is short-circuited, the intersection A of the gate line G10 is
Cut the X-marked parts on the left and right sides.
この場合2補助を極8が切断箇所のバイパスラインとな
りライン欠陥は防止される。In this case, the second auxiliary pole 8 serves as a bypass line at the cutting location, and line defects are prevented.
さらに、ゲートラインG1のXの箇所が断線していた場
合でも、補助電′l#18をバイパス通路とすることに
よってライン欠陥は救済できる。Furthermore, even if the gate line G1 is broken at the point X, the line defect can be repaired by using the auxiliary voltage #18 as a bypass path.
次に、第1図のI I−I I線に沿う断面図である第
2図を参照して、本発明の実施例の薄膜トランジスタの
製造方法を説明する。Next, a method for manufacturing a thin film transistor according to an embodiment of the present invention will be described with reference to FIG. 2, which is a cross-sectional view taken along line III-II in FIG. 1.
ガラス基板1上に導電膜を形成し、補正電極8及び、ゲ
ート電12(Gl)をパターニングする。A conductive film is formed on a glass substrate 1, and a correction electrode 8 and a gate electrode 12 (Gl) are patterned.
その上にSiN 、SiO2等のゲート絶縁膜3×
を形成し、さらに高抵抗率アモルファスS1膜と、低抵
抗率アモルファスSi膜との積層を含む半導体膜4を形
成し、トランジスタのチャネル部、ソース・ゲート交差
部、ソース・補助S極交差部にアイランド状に半導体膜
4、ゲート絶縁膜3が残るようにパターニングする。さ
らに、を極金属層を形成し、ソース/ドレイン電極5.
6をパターニングする。そして透明電極であるトレイン
パッドD1.D2・・を形成する。最後にトランジスタ
のチャネル部上の低抵抗率アモルファスSt膜をエツチ
ングし、チャネルを形成する。A gate insulating film 3× of SiN, SiO2, etc. is formed thereon, and a semiconductor film 4 including a stacked layer of a high resistivity amorphous S1 film and a low resistivity amorphous Si film is formed to form the channel and source of the transistor. - Patterning is performed so that the semiconductor film 4 and the gate insulating film 3 remain in an island shape at the gate intersection and the source/auxiliary S-pole intersection. Furthermore, a metal layer is formed, and source/drain electrodes 5.
Pattern 6. And a train pad D1 which is a transparent electrode. D2... is formed. Finally, the low resistivity amorphous St film on the channel portion of the transistor is etched to form a channel.
次に、第3図を参照して本発明による第2の実施例を説
明する。Next, a second embodiment of the present invention will be described with reference to FIG.
第3図の実施例は、第1図の実施例の補助電極8を横方
向に全て#続した構成である。したかって、補助電極8
とゲートt&G1(2>とは梯子状に形成される。この
実施例では、補助電極8の蓄積容量用@極部8° (点
線部)は第1図の実施例のそれよりも面積が増加するの
で、より大きな容量を得られる。The embodiment shown in FIG. 3 has a configuration in which all of the auxiliary electrodes 8 of the embodiment shown in FIG. 1 are connected in the lateral direction. Therefore, auxiliary electrode 8
and gate t&G1 (2>) are formed in a ladder shape. In this embodiment, the area of the storage capacitor @ pole part 8° (dotted line part) of the auxiliary electrode 8 is increased compared to that of the embodiment shown in FIG. Therefore, larger capacity can be obtained.
さらに、第3図の実施例では、第4図に示すような3原
色画素によるカラー表示の場合、画素の欠陥による表示
不良を最小座に止めて、目立たなくすることができる。Furthermore, in the embodiment of FIG. 3, in the case of color display using three primary color pixels as shown in FIG. 4, display defects due to pixel defects can be minimized and made less noticeable.
それは以下のような方法をとる。It takes the following method.
アクティブマトリックスカラー表示装!において、第4
図のように横一列の画素が左から右にR(赤)、G(緑
)、B(青)という順に並べられ、その下の列がB(青
)、R(赤)、G(緑)とずれて配置される。仮に、R
10の画素に欠陥が生じていた場合、R10のドレイン
パッドのドレイン電極部をレーザビームにより切断して
、画素R10を切り離す、しかる後、第4図に示す補助
電極8のY部(2ケ所)をレーザビームにより溶解して
、絶縁破壊して補助電極8とRIOとR20のドレイン
パッドとを短絡する。さらに、第4図の2部(5ケ所)
をレーザビームで切断する。こうすることにより、欠陥
画素R10は共通のゲートラインで駆動される画素R2
0で駆動される。つまり、同一ゲートラインの最も近い
同一色(赤)で駆動されるので、欠陥がほとんど目立た
なくなる。なお、第3図の実施例の断面図は、第2図と
実質的に同一であるので図示は省略する。Active matrix color display! In the fourth
As shown in the figure, pixels in a horizontal row are arranged from left to right in the order of R (red), G (green), and B (blue), and the rows below are B (blue), R (red), and G (green). ). If R
If a defect has occurred in pixel R10, the drain electrode part of the drain pad of R10 is cut with a laser beam to separate pixel R10, and then the Y part (2 locations) of the auxiliary electrode 8 shown in FIG. is melted by a laser beam to cause dielectric breakdown and short-circuit the auxiliary electrode 8, RIO, and the drain pad of R20. Furthermore, part 2 (5 locations) of Figure 4
is cut with a laser beam. By doing this, the defective pixel R10 becomes the pixel R2 driven by the common gate line.
Driven by 0. In other words, since the same gate line is driven with the same color (red) closest to it, defects become almost invisible. Note that the cross-sectional view of the embodiment in FIG. 3 is substantially the same as that in FIG. 2, so illustration thereof is omitted.
以上実施例に沿って本発明を説明したが、本発明はこれ
らに制限されるものではない、たとえば、種々の変更、
改良、組み合わせ等が可能なことは当業者に自明であろ
う。Although the present invention has been described above in accordance with the examples, the present invention is not limited to these examples. For example, various modifications,
It will be obvious to those skilled in the art that improvements, combinations, etc. are possible.
以上説明したように、本発明によれば、トランジスタの
欠陥による画素の点欠陥や、ゲートラインとソースライ
ンと交差点での短絡やゲートラインの断線によるライン
欠陥が製造時に発生しても、補助電極によって、バイパ
ス回路を構成することで点欠陥やライン欠陥を救済する
ことができる。As explained above, according to the present invention, even if a pixel point defect due to a transistor defect or a line defect due to a short circuit at the intersection of a gate line and a source line or a disconnection of the gate line occurs during manufacturing, the auxiliary electrode By configuring a bypass circuit, point defects and line defects can be relieved.
また、カラー表示装置の場合、画素の欠陥による表示の
劣化を目立たなくすることかできる。Furthermore, in the case of a color display device, display deterioration due to pixel defects can be made less noticeable.
しかも、この補正電極はゲートラインの形成と同時工程
で同一材料、同一フォトマスクで形成できるので、特別
な工程を追加することなく、製造工数を増加せずに形成
できる。Moreover, since this correction electrode can be formed using the same material and the same photomask in the same process as the formation of the gate line, it can be formed without adding any special process or increasing the number of manufacturing steps.
さらに、補助電極は蓄積容量用電極を兼ねることかでき
、画素の開口率の低下を抑制できるというすぐれた利点
を有する。Furthermore, the auxiliary electrode can also serve as a storage capacitor electrode, which has the excellent advantage of suppressing a reduction in the aperture ratio of the pixel.
第1図は、本発明の実施例の平面図、
第2図は、第1図の実施例の断面図、
@3図は2本発明の別の実施例を示す平面図、第4図は
、第3図の実施例のアクティブマトリックスカラー表示
装置の配線概念図、
第5図は、アクティブマトリックス回路を概略的に示す
図、
第6図は、従来のアクティブマトリックスの薄膜トラン
ジスタの部分平面図、
第7図は、第6図の断面図である。
図において、
基板
ゲート電極
ゲート絶縁膜
半導#膜
ソース電極
ドレインを極
1〜T13、T21〜T23゜
T31〜T33
絶縁ゲート電界効果トランジスタ
D11〜D13、D21〜D23゜
D31〜D33
ドレインパッド(透明電極)
01〜G3 ゲートライン
81〜S3 ソースライン
8 補正電極
2’ 、8’ 蓄積容量用電極
特許出願人 スタンレー電気株式会社代 理 人
弁理士 高橋 敬四部
第
図
第
図
第
図
従来の薄膜I・ランジスタの断面図
第7図Fig. 1 is a plan view of an embodiment of the present invention, Fig. 2 is a sectional view of the embodiment of Fig. 1, @3 is a plan view showing another embodiment of the present invention, and Fig. 4 is a plan view of the embodiment of the present invention. , FIG. 3 is a conceptual wiring diagram of an active matrix color display device according to an embodiment, FIG. 5 is a diagram schematically showing an active matrix circuit, FIG. 6 is a partial plan view of a conventional active matrix thin film transistor, and FIG. FIG. 7 is a cross-sectional view of FIG. 6. In the figure, the substrate gate electrode gate insulating film semiconductor film source electrode drain is connected to poles 1 to T13, T21 to T23° T31 to T33 insulated gate field effect transistors D11 to D13, D21 to D23° D31 to D33 drain pad (transparent electrode ) 01~G3 Gate line 81~S3 Source line 8 Correction electrode 2', 8' Storage capacitor electrode Patent applicant Stanley Electric Co., Ltd. Agent
Patent Attorney Keishibu Takahashi Figure 7 Cross-sectional view of conventional thin film I transistor
Claims (3)
ル層、ソース/ドレイン電極層を積層した複数の薄膜ト
ランジスタと、前記薄膜トランジスタで駆動される複数
の電極パッドとを配列したアクティブマトリックスにお
いて、 さらに、前記ゲート電極層に接続し、前記ゲート電極層
と並列に前記ソース電極層と絶縁状態で交差して配置さ
れた補助電極を有するアクティブマトリックス。(1) In an active matrix in which a plurality of thin film transistors in which a gate electrode layer, a gate insulating film, a channel layer, and a source/drain electrode layer are stacked on a substrate, and a plurality of electrode pads driven by the thin film transistors are arranged, , an active matrix having an auxiliary electrode connected to the gate electrode layer and disposed in parallel with the gate electrode layer and intersecting the source electrode layer in an insulating state.
電極パッドの一部と対向して容量を形成する請求項1記
載のアクティブマトリックス。(2) The active matrix according to claim 1, wherein the auxiliary electrode faces a part of the electrode pad with a gate insulating film interposed therebetween to form a capacitor.
ル層、ソース/ドレイン電極層、電極パッドを積層して
複数の薄膜トランジスタを有するアクティブマトリック
スを製造する方法において、前記基板上にゲート電極を
形成する際に、前記ゲート電極と接続し、前記ゲート電
極と並列に前記ソース電極と交差する補助電極を前記ゲ
ート電極と同時に形成する工程を含むアクティブマトリ
ックスを製造する方法。(3) In a method for manufacturing an active matrix having a plurality of thin film transistors by laminating a gate electrode layer, a gate insulating film, a channel layer, a source/drain electrode layer, and an electrode pad on a substrate, the gate electrode is laminated on the substrate. A method for manufacturing an active matrix including the step of simultaneously forming an auxiliary electrode connected to the gate electrode, parallel to the gate electrode, and intersecting the source electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2213417A JPH0496023A (en) | 1990-08-10 | 1990-08-10 | Active matrix circuit and its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2213417A JPH0496023A (en) | 1990-08-10 | 1990-08-10 | Active matrix circuit and its manufacture |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0496023A true JPH0496023A (en) | 1992-03-27 |
Family
ID=16638883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2213417A Pending JPH0496023A (en) | 1990-08-10 | 1990-08-10 | Active matrix circuit and its manufacture |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0496023A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995012144A1 (en) * | 1993-10-29 | 1995-05-04 | Litton Systems Canada Limited | Repairable bus structure for amlcd array |
EP0766118A2 (en) * | 1995-09-28 | 1997-04-02 | Sharp Kabushiki Kaisha | Active-matrix type liquid crystal display device and method of compensating for defective pixel |
EP0772183A3 (en) * | 1995-11-01 | 1998-07-22 | Samsung Electronics Co., Ltd. | Matrix-type display capable of being repaired by pixel unit and a repair method therefor |
US7209193B2 (en) | 1993-03-04 | 2007-04-24 | Samsung Electronics Co., Ltd. | Matrix-type display device capable of being repaired in pixel unit |
-
1990
- 1990-08-10 JP JP2213417A patent/JPH0496023A/en active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7209193B2 (en) | 1993-03-04 | 2007-04-24 | Samsung Electronics Co., Ltd. | Matrix-type display device capable of being repaired in pixel unit |
WO1995012144A1 (en) * | 1993-10-29 | 1995-05-04 | Litton Systems Canada Limited | Repairable bus structure for amlcd array |
EP0766118A2 (en) * | 1995-09-28 | 1997-04-02 | Sharp Kabushiki Kaisha | Active-matrix type liquid crystal display device and method of compensating for defective pixel |
EP0766118A3 (en) * | 1995-09-28 | 1998-07-08 | Sharp Kabushiki Kaisha | Active-matrix type liquid crystal display device and method of compensating for defective pixel |
US6175393B1 (en) | 1995-09-28 | 2001-01-16 | Sharp Kabushiki Kaisha | Active-matrix type liquid crystal display device and method of compensating for defective pixel |
US6462792B1 (en) | 1995-09-28 | 2002-10-08 | Sharp Kabushiki Kaisha | Active-matrix liquid crystal display device and method for compensating for defective display lines |
EP0772183A3 (en) * | 1995-11-01 | 1998-07-22 | Samsung Electronics Co., Ltd. | Matrix-type display capable of being repaired by pixel unit and a repair method therefor |
US6100948A (en) * | 1995-11-01 | 2000-08-08 | Samsung Electronics Co., Ltd | Matrix-type display capable of being repaired by pixel unit and a repair method therefor |
US6888589B2 (en) | 1995-11-01 | 2005-05-03 | Samsung Electronics Co., Ltd. | Matrix-type display capable of being repaired by pixel unit and a repair method therefor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3418653B2 (en) | Active matrix type liquid crystal display | |
US6657231B2 (en) | Thin film transistor array panel | |
KR100260359B1 (en) | Lcd and method for manufacturing the same | |
JP2005316489A (en) | Display apparatus and method for repairing defect generating therein | |
JPH10123563A (en) | Liquid crystal display device and its fault correction method | |
JPH10319438A (en) | Active matrix substrate and production method therefor and deffect correcting method therefor | |
JPS63222443A (en) | Thin film transistor matrix array | |
JPH0496023A (en) | Active matrix circuit and its manufacture | |
JPH02277027A (en) | Liquid crystal display device | |
JP4381063B2 (en) | Array substrate and flat display device | |
KR100490925B1 (en) | Display device and defect repairing method of the same | |
JP2009151098A (en) | Flat-panel display device, array substrate, and its manufacturing method | |
JPH03171034A (en) | Liquid crystal display device and production thereof | |
JP3778411B2 (en) | Active matrix type liquid crystal display device and pixel defect correcting method thereof | |
JPH09101541A (en) | Array substrate for display device and its production | |
JPS58192090A (en) | Matrix array | |
JPH09281525A (en) | Liquid crystal display substrate and its production | |
JPH0324524A (en) | Active matrix display device | |
JPH0444014A (en) | Active matrix type liquid crystal display device | |
JP2000241833A (en) | Matrix type wiring board | |
JP2002090775A (en) | Matrix array substrate | |
JP2760459B2 (en) | Active matrix type substrate | |
JPH11218782A (en) | Active matrix type liquid crystal display device | |
JPH11119250A (en) | Active matrix type liquid crystal display device and its defect correcting method | |
JPH04338728A (en) | Active matrix substrate |