JPH0453086A - Refresh control system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
ＤＲＡＭのりフレッシュを行うリフレッシｊ制御方式に
関し、
低いレベルおよび高いレベルのリフレッシュ要求を使い
分け、メモリアクセス性能の低下を可及的に少なくして
リフレッシュを行うことを目的とし、
ＤＲＡＭのリフレッシュするアトしメスおよび低いレベ
ル／高いレベルのリフレッシュ要求を発生するリフレッ
シュ要求発生回路を備え、このリフレッシュ要求発生回
路が当初低いレベルのリフレッシュ要求を発行し、所定
時間経過してもリフレッシュが実行されなくて保留状態
のときに、高いレベルのリフレッシュ要求を発行して強
制的にリフレッシュを行うように構成する。[Detailed Description of the Invention] [Summary] Regarding the refresh control method for refreshing DRAM, the present invention aims to use low-level and high-level refresh requests to perform refresh while minimizing deterioration in memory access performance. The purpose of the present invention is to provide an attenuator for refreshing a DRAM and a refresh request generation circuit for generating low-level/high-level refresh requests. If the refresh is not executed and is in a pending state, a high-level refresh request is issued to force the refresh.
本発明は、ＤＲＡＭのリフレッシュを行うリフレッシュ
制御方式に関するものである。The present invention relates to a refresh control method for refreshing DRAM.
〔従来の技術と発明が解決しようとする課題〕リフレッ
シュ動作は、ＤＲＡＭの記憶保護のために必要不可欠な
動作である６８１算機シスラムのメモリアクセス速度の
面から見ればマイナスの要因となる。このため、リフレ
ッシュ動作は、ＣＰＵなどからのメモリアクセスに与え
る影響を可能な限り、小さくする必要がある。[Prior Art and Problems to be Solved by the Invention] The refresh operation is an essential operation for protecting the memory of a DRAM, and is a negative factor from the viewpoint of the memory access speed of the 681 computer system RAM. Therefore, it is necessary that the refresh operation has as little influence on memory access from the CPU as possible.
従来、リフレッシュ動作は、−船釣に定期的に行い、高
い優先度を付与している。このため、ＣＰＵなどからの
アクセスと競合すると、ＣＰＵなどのアクセスが待たさ
れ、当富亥ＣＰＩＪ、ハスなどにＷＡＩＴ（待機状態）
が発ハ８．シ、メモリへのアクセス性能が低下してしま
うという問題がある。Conventionally, the refresh operation is performed periodically and given high priority to boat fishing. Therefore, if there is a conflict with access from the CPU, etc., the access from the CPU, etc. is forced to wait, and the CPIJ, Hass, etc. enter WAIT (standby state).
8. However, there is a problem in that memory access performance deteriorates.
リフレッシュ番ご低い優先度を割り当てた場合、特にマ
ルチプロセッサシステムでメモリアクセス回数が多くな
り、規定時間内にリフレッンユサイクルＲが完了できな
くなる場合が発生するという問題がある。また、ＤＲＡ
Ｍをアクセスしたアドレスを記憶しておき、リフレッシ
ュを行う一定時間前にアクセスが行われたアドレスに関
して、リフレフシュを省略する方式がある。この方式は
、アクセスしたアドレスを記憶しておく必要があり、メ
モリ、ＦＦ回路、初期化のための手順などのハードウェ
アの増大、操作の煩雑化、コストアップなどが伴うとい
う問題がある。When the refresh number is assigned a low priority, there is a problem that the number of memory accesses increases, especially in a multiprocessor system, and the refresh cycle R may not be completed within a specified time. Also, DRA
There is a method in which the address where M is accessed is stored, and refresh is omitted for an address accessed a certain period of time before refreshing. This method requires the accessed address to be stored and has the problem of increasing hardware such as memory, FF circuits, and initialization procedures, complicating operations, and increasing costs.
本発明は、低いレベルおよび高いレベルのリフレッシュ
要求を使い分け、メモリアクセス性能の低下を可及的に
少なくしてリフレッシュを行うことを目的としている。An object of the present invention is to selectively use low-level and high-level refresh requests to perform refresh while minimizing deterioration in memory access performance.
ｃａｔｓを解決するための手段〕
第１図を参照して課題を解決するための手段を説明する
。Means for solving the problem] Means for solving the problem will be explained with reference to FIG.
第Ｆ図において、リフレッシュ要求発生回路１は、ＤＲ
ＡＭ３のリフレッシュするアドレスおよび低いレベル／
高いレベルのリフレッシュ要求を発生するものである。In FIG.
AM3 refresh address and low level/
This generates high-level refresh requests.
アドレス比較回路２は、リフレッシュ要求発生回路１に
よって発生されたアトＬ／スおよびＤＲＡＭ３をアクセ
スするアドレスとが一致するか否かを比較するものであ
る。The address comparison circuit 2 compares whether the at L/S generated by the refresh request generation circuit 1 and the address for accessing the DRAM 3 match.
（作用〕
本発明は、第１図に示すように、リフレッシ１要求発生
回路１が当初低いレベルのりフレッシュ要求を発行し、
所定時間経過してもリフレッシュが実行されなくて保留
状態のときに、高いレベルのリフレッシュ要求を発行し
て強制的にリフレッシュを行うようにしている。また、
リフレッシュ要求発生回路１が当初低いレベルのリフレ
ッシュ要求を発行し、アドレス比較回路１がリフレッシ
ュ要求発生回路１から通知されたアドレスおよびＤＲＡ
Ｍ３をアクセスするアドレスを比較して一致が検出され
たときにリフレッシュを省略し、あ、所定時間経過して
も一致が検出されなか一フたときあるいはリフレッシュ
が実行されなくて保留状態のときに、リフレッシュ要求
発生回路１が高いレベルのりフレッシュ要求を発行して
強制的にリフレッシュを行うようにしている。(Operation) As shown in FIG. 1, in the present invention, the refresh 1 request generation circuit 1 initially issues a low level refresh request,
When refresh is not executed after a predetermined period of time and is in a pending state, a high-level refresh request is issued to force refresh. Also,
The refresh request generation circuit 1 initially issues a low level refresh request, and the address comparison circuit 1 compares the address and DRA notified from the refresh request generation circuit 1.
When the addresses accessing M3 are compared and a match is detected, refresh is omitted, and when no match is detected after a predetermined period of time, or when refresh is not executed and is in a pending state. , the refresh request generation circuit 1 issues a high level refresh request to forcibly perform refresh.
従って、当初低いレー＼ルのリフレッシュ要求を発行と
２、リフレッシュが行われないときあるいはリフレッシ
ュアドレスと一致するアクセスが行われないとき、高い
レベルのリフレッシュ要求を発行して強制的にリフレッ
シュを行うことにより、メモリアクセス性能の低Ｆを可
及的に少なくしてリフレッシュを実行することが可能と
なる。Therefore, initially a low-level refresh request is issued, and when no refresh is performed or no access is made that matches the refresh address, a high-level refresh request is issued to force a refresh. This makes it possible to perform refresh while minimizing the low F of memory access performance.
次に、第１図から第５図を用い゛τ本発明の１実施例の
構成および動作を順次詳細に説明する。Next, the configuration and operation of one embodiment of the present invention will be explained in detail using FIGS. 1 to 5.
第３図において、リフレッシュ要求発生回路１は、ＤＲ
ＡＭ３のリフレッシュするアドレスおよび低いレベル／
高いレベルのリフレッシュ要求を発生するものである（
第３図を用いて詳述する）。In FIG. 3, the refresh request generation circuit 1 includes a DR
AM3 refresh address and low level/
It generates a high level of refresh requests (
(Details will be explained using FIG. 3).
アドレス比較回路２は、リフレッシュ要求発生回路１に
よって発生されたアドレスおよびＤＲＡＭ３をアクセス
するアドレスとが一致するか否かを比較するものである
（第３図を用いて詳述する）６
Ｄ）？ＡＭ３は、ダイナミック・ランダム・アクセス・
メモリであって、所定時間毎にリフレッシュしないとそ
の内容を保持できないメモリである。The address comparison circuit 2 compares whether the address generated by the refresh request generation circuit 1 and the address accessing the DRAM 3 match (described in detail using FIG. 3) 6D)? AM3 is a dynamic random access
A memory that cannot retain its contents unless it is refreshed at predetermined intervals.
アービトレーション回路４は、ＤＲＡＭ３に対するアク
セス要求の衝突を回避し、いずれか１つにアクセス許可
を与えるものである。The arbitration circuit 4 avoids collisions of access requests to the DRAM 3 and grants access permission to one of them.
メモリ制御回路５は、ＤＲＡＭ３のメモリアセクスを制
御するものである。アクセス要求あるいはリフレッシュ
要求のあったアドレスに対応するＲＡＳ／ＣＡＳを所定
のタイミングで発生し、ＤＲＡＭ３に供給する。The memory control circuit 5 controls memory access of the DRAM 3. RAS/CAS corresponding to the address for which the access request or refresh request is made is generated at a predetermined timing and supplied to the DRAM 3.
アドレス選択変換回路６は、アドレス線を介して通知の
あったアクセス要求のアドレスあるいはりフレフシ１ア
ドレスのいずれか一方を切り換えて取り出し、ロウ／カ
ラムアドレスなどをＤＲＡＭ３およびアドレス比較回路
２に供給するものである。The address selection conversion circuit 6 switches and extracts either the address of the access request notified via the address line or the flexible 1 address, and supplies the row/column address etc. to the DRAM 3 and the address comparison circuit 2. It is.
バス制御部７は、バスを制御してホストとの間でデータ
の授受を行うものである。The bus control unit 7 controls the bus and exchanges data with the host.
バッファ８は、バスを介して通知のあったアクセス要求
を一時的に保持するバッファである。最も古いアクセス
要求から取り出し、アクセス処理する。The buffer 8 is a buffer that temporarily holds access requests notified via the bus. Extract the oldest access request and process the access.
次に、第２図を用いて本発明のリフレッシュ制御につい
て説明する。ここで、
Ｒｅｆ ＲＱＯ：低いレベルのリフレッシュ要求（空
き時間にリフレッシュを行う要求）Ｒｅｆ ＲＱＩ：
高いレベルのリフレッシュ要求（強制的にリフレッシュ
を行う要求）Ａ、ｅｃ ＲＱ＋アクセス要求
アドレス一致：ＡＣＣＲＱとリフレッシュアドレスとが
一致した旨の信号
シーケンス： Ｄｌ？ＡＭ３のアクセス状態（Ｍ：ＤＲ
ＡＭアクセス、Ｒ： ＤＲＡＭリフレッシュ）ｔ、：高
いレベルのＲｅｆ ＲＱＩを発行する周期（時間）
ｔＩ ：リフレッシュ周期
第２図（イ）は、外部のＣＰＵなどからのアクセスが途
切れ、空き時間が生じたときにリフレッシュを行う例を
示す。これは、■で低いレベルのリフレッシュ要求Ｒｅ
ｆ ＲＱＯを発行し、［相］でアクセス要求Ａｃｃ
ＲＱが途切れて空き時間ができたので、０でリフレッ
シュＲを行う。Next, refresh control according to the present invention will be explained using FIG. 2. Here, Ref RQO: Low level refresh request (request to perform refresh during free time) Ref RQI:
High level refresh request (request for forced refresh) A, ec RQ + access request address match: Signal sequence indicating that ACCRQ and refresh address match: Dl? AM3 access status (M:DR
AM access, R: DRAM refresh) t,: Period (time) for issuing high-level Ref RQI tI: Refresh period In Fig. 2 (a), access from external CPU etc. is interrupted, resulting in idle time. Here is an example of refreshing at times. This is a low level refresh request Re
f Issue RQO and issue access request Acc in [phase]
Since the RQ is interrupted and there is free time, refresh R is performed with 0.
第２図（ロ）は、高いレベルのリフレッシュ要求が発行
されたので、リフレッシュを行う例を示す、これは、■
で低いレベルのリフレッシュ要求Ｒｅｆ ＲＱＯを発
行し、時間ｔ０を経過してもアクセス要求Ａｃｅ Ｒ
Ｑが途切れなく連続していたので、０で高いレベルのリ
フレッシュ要求を発行し、＠でリフレッシュＲを行う。Figure 2 (b) shows an example in which refresh is performed because a high-level refresh request has been issued.
Ace RQO issues a low-level refresh request Ref RQO, and even if time t0 has elapsed, the access request Ace R
Since Q was continuous without interruption, a high level refresh request is issued with 0, and refresh R is performed with @.
第２図（ハ）は、リフレッシュ要求のあったアドレスと
外部のＣＰＵなどからのアクセスのあったアドレスとが
一致したので、リフレッシュを省略する例を示す、これ
は、Ｏで低いレベルのリフレッシュ要求を発行し、Ｃで
リフレッシュ要求のあったアドレスとＤＲＡＭをアクセ
スするアドレスとが一致したので、ゆでアクセスを行い
リフレッシ基を省略する。Figure 2 (c) shows an example in which refresh is omitted because the address for which a refresh request was made and the address accessed from an external CPU etc. matched. is issued, and since the address for which the refresh request was made at C and the address to access the DRAM match, a boil access is performed and the refresh group is omitted.
次に、第３図から第５図を用いて具体例について説明す
る。Next, specific examples will be explained using FIGS. 3 to 5.
第３図は、本発明に係るリフレッシュ要求発生回路／ア
ドレス比較回路例を示す。FIG. 3 shows an example of a refresh request generation circuit/address comparison circuit according to the present invention.
第３図において、アドレス比較回路２は、アドレス選択
変換回路６より通知された＠ＲＡＭ入力アドレスと、リ
フレシュ要求発生回路１で発生されたＯリフレッシュア
ドレス（ＲＡＳ）とを比較回路２１で比較し、一致した
ときに■アドレスー致信号“１゛を生成するものである
。ここで、＠リフレッシュアドレスは、１０ｂｉｔカウ
ンタ１）によって循環して計数した値を用いている。■
アドレス一致信号は、比較回路２１で［相］一致（八−
Ｂ）と検出され、＊ＲＡＳをもとに［相］ＲＯＷアドレ
ス有効信号が“１”となり、かつ低いレベルのリフレッ
シュ要求Ｒ，ｅｆ−ＲＱＯが°１”となったときに“工
”となる、この■アドレス一致信号をもとに、■リフレ
ッシュ選択信号が１′のときに、■Ｒｅｆ−ＲＱＩリセ
ｙト信号を“０”■Ｒａｆ−ＲＱＯリセット信号を０”
とし、高いレベルおよび低いレベルのリフレッシュ要求
信号■Ｒｅ ｆ−ＲＱＩ、■Ｒｅｒ−ＲＱＯをともにリ
セットする。In FIG. 3, the address comparison circuit 2 compares the @RAM input address notified from the address selection conversion circuit 6 and the O refresh address (RAS) generated by the refresh request generation circuit 1, using a comparison circuit 21, When a match occurs, ■Address match signal "1" is generated. Here, the @refresh address uses a value that is cycled and counted by a 10-bit counter 1).■
The address match signal is detected by the comparator circuit 21 as [phase] match (8-
B) is detected, the [phase] ROW address valid signal becomes "1" based on *RAS, and the low level refresh request R, ef-RQO becomes "°1", it becomes "work". Based on this ■address match signal, when the ■refresh selection signal is 1', ■the Ref-RQI reset signal is set to "0", and ■the Raf-RQO reset signal is set to "0".
and resets both the high level and low level refresh request signals (Ref-RQI and (2)Rer-RQO).
４ｂｉ ｔカウンタ１２は、クロックを計数し、低いレ
ベルのリフレッシュ要求Ｒｅ ｆ−ＲＱＯをクロック０
から１にし、高いレベルのリフレッシュ要求Ｒｅ ｆ−
ＲＱＩをクロック１２から１にするなどのためのカウン
タである（第４図、第５図参照）。The 4-bit counter 12 counts clocks and outputs a low-level refresh request Re f-RQO to clock 0.
to 1, and a high level refresh request Ref-
This is a counter for changing the RQI from clock 12 to 1 (see FIGS. 4 and 5).
Ｄ−ＦＦ１３は、低いレベルの■リフレッシュ要求Ｒｅ
ｆ−ＲＱＯを発生するＤ−ＦＦである。The D-FF13 receives the low level ■Refresh request Re.
This is a D-FF that generates f-RQO.
Ｄ−ＦＦ １４は、高いレベルの■リフレッシュ要求Ｒ
，ｅｆ−ＲＱＩを発生するＤ−ＦＦである。D-FF 14 is a high level ■Refresh request R
, ef-RQI.
次に、第４図および第５図を用いて第３図構成の動作を
説明する０図中の■ないし■は、第３図■ないし■に対
応する。Next, the operation of the structure shown in FIG. 3 will be explained using FIGS. 4 and 5. The symbols ``■'' to ``■'' in FIG. 0 correspond to ``■'' to ``■'' in FIG. 3, respectively.
第４図は、アドレス一致したときのリフレッシュのタイ
ムチャートを示す、これは、第３図比較回路２１に入力
するリフレッシュしようとする＠リフレッシュアドレス
と、＠ＲＡＭ入力アドレスとが一致（［相］）したとき
のタイムチャートである。FIG. 4 shows a refresh time chart when the addresses match. This means that the @refresh address that is input to the comparison circuit 21 in FIG. 3 and the @RAM input address match ([phase]). This is a time chart.
第４図において、■のタイミングで■リフレッシュ要求
信号Ｒｅｒ−ＲＱＯを“ｌ”レベルとし、低いレベルの
リフレッシュ要求を発行する。In FIG. 4, at the timing 2, the refresh request signal Rer-RQO is set to "L" level, and a low level refresh request is issued.
■のタイミングでアドレス一致■となり、■′でアドレ
ス一致検出■を行う、これにより、ＯＲＡＭ入力アドレ
ス（Ｒｏｌｌ／ＣＯＬＬＵＭアドレス）と、Ｏリフレッ
シュアドレスとのアドレス一致検出■が行われ、リフレ
ッシュを省略する。An address match (■) occurs at the timing of (), and address match detection (■) is performed at (■').As a result, address match detection (■) between the ORAM input address (Roll/COLLUM address) and the O refresh address is performed, and the refresh is omitted. .
第５図は、強制的にリフレッシュを行うときのタイムチ
ャートを示す、これは、■で低いレベルのリフレッシュ
要求Ｒｅｊ−ＲＱＯを発行したが、Ｄ ＲＡ、 Ｍへの
アクセスの空き時間がなく、しかもＯリフレッシュアド
レスと６ＲＡＭアドレスとが一致しないまま、所定時間
（ここではクロック０からクロック１２までの時間）を
経過したので、■で高いレベルのリフレッシュ要求Ｒｅ
ｆ−ＲＱ１を発行し、［Ｆ］で強制的にリフレッシュサ
イクルを挿入してリフレッシュを行う。FIG. 5 shows a time chart when a refresh is forcibly performed. In this case, a low-level refresh request Rej-RQO was issued in ■, but there was no free time to access DRA, M. Since the predetermined time (here, the time from clock 0 to clock 12) has passed without the O refresh address and the 6RAM address matching, a high level refresh request Re is issued in ■.
Issue f-RQ1 and forcibly insert a refresh cycle with [F] to perform refresh.
以上説明したように、本発明によれば、当初低いレベル
のリフレッシュ要求を発行し、リフレッシュが行われな
いときあるいはリフレッシュアドレスと一致するアクセ
スが行われないとき、高いレベルのリフレッシュ要求を
発行して強制的にリフレッシュを行う構成を採用してい
るため、メモリアクセス性能の低下を可及的に少なくし
てリフレッシュを実行することができる。As described above, according to the present invention, a low-level refresh request is initially issued, and when no refresh is performed or no access matching the refresh address is performed, a high-level refresh request is issued. Since a configuration in which refresh is forcibly performed is adopted, refresh can be performed with as little deterioration in memory access performance as possible.
第１図は本発明の１実施例構成図、第２図は本発明の動
作説明図、第３図は本発明に係るリフレッシュ要求発生
回路／アドレス比較回路例、第４図、第５図は本発明に
係るタイムチャート例を示す。
図中、１はリフレッシュ要求発生回路、２はアドレス比
較回路、３はＤＲＡＭ、４はアービトレーシッン回路、
５はメモリ制御回路、６はアドレス選択変換回路、７は
バス制御部、８はバッファを表す。
特許出願人 株式会社ビーエフニーFIG. 1 is a configuration diagram of one embodiment of the present invention, FIG. 2 is an explanatory diagram of the operation of the present invention, FIG. 3 is an example of a refresh request generation circuit/address comparison circuit according to the present invention, and FIGS. 4 and 5 are An example of a time chart according to the present invention is shown. In the figure, 1 is a refresh request generation circuit, 2 is an address comparison circuit, 3 is a DRAM, 4 is an arbitration circuit,
5 represents a memory control circuit, 6 represents an address selection conversion circuit, 7 represents a bus control unit, and 8 represents a buffer. Patent applicant: BFN Co., Ltd.
Claims (2)
方式において、 ＤＲＡＭ（３）のリフレッシュするアドレスおよび低い
レベル／高いレベルのリフレッシュ要求を発生するリフ
レッシュ要求発生回路（１）を備え、このリフレッシュ
要求発生回路（１）が当初低いレベルのリフレッシュ要
求を発行し、所定時間経過してもリフレッシュが実行さ
れなくて保留状態のときに、高いレベルのリフレッシュ
要求を発行して強制的にリフレッシュを行うように構成
したことを特徴とするリフレッシュ制御方式。(1) A refresh control method for refreshing a DRAM includes a refresh request generation circuit (1) that generates an address to refresh the DRAM (3) and a low-level/high-level refresh request; ) initially issues a low-level refresh request, and when the refresh is not executed after a predetermined period of time and is in a pending state, it is configured so that a high-level refresh request is issued to force the refresh. A refresh control method featuring
方式において、 ＤＲＡＭ（３）のリフレッシュするアドレスおよび低い
レベル／高いレベルのリフレッシュ要求を発生するリフ
レッシュ要求発生回路（１）と、このリフレッシュ要求
発生回路（１）によって発生されたアドレスおよびＤＲ
ＡＭ（３）をアクセスするアドレスとが一致するか否か
を比較するアドレス比較回路（２）とを備え、 上記リフレッシュ要求発生回路（１）が当初低いレベル
のリフレッシュ要求を発行し、上記アドレス比較回路（
２）がリフレッシュ要求発生回路（１）から通知された
アドレスおよびＤＲＡＭ（３）をアクセスするアドレス
を比較して一致が検出されたときにリフレッシュを省略
し、一方、所定時間経過しても一致が検出されなかった
ときあるいはリフレッシュが実行されなくて保留状態の
ときに、上記リフレッシュ要求発生回路（１）が高いレ
ベルのリフレッシュ要求を発行して強制的にリフレッシ
ュを行うように構成したことを特徴とするリフレッシュ
制御方式。(2) In a refresh control method for refreshing a DRAM, a refresh request generation circuit (1) generates an address to refresh the DRAM (3) and a low level/high level refresh request, and this refresh request generation circuit (1) address and DR generated by
and an address comparison circuit (2) that compares whether or not the address to access AM (3) matches or not, the refresh request generation circuit (1) initially issues a low level refresh request, and the address comparison circuit circuit(
2) compares the address notified from the refresh request generation circuit (1) and the address accessing the DRAM (3) and omits the refresh when a match is detected; The refresh request generating circuit (1) is configured to issue a high-level refresh request to forcibly perform refresh when the refresh is not detected or when the refresh is not executed and is in a pending state. refresh control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2162463A JPH0453086A (en) | 1990-06-20 | 1990-06-20 | Refresh control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2162463A JPH0453086A (en) | 1990-06-20 | 1990-06-20 | Refresh control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453086A true JPH0453086A (en) | 1992-02-20 |
Family
ID=15755098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2162463A Pending JPH0453086A (en) | 1990-06-20 | 1990-06-20 | Refresh control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453086A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894942B2 (en) | 2002-05-17 | 2005-05-17 | Hynix Semiconductor, Inc. | Refresh control circuit and method for semiconductor memory device |
| JP2005537598A (en) * | 2002-08-29 | 2005-12-08 | マイクロン テクノロジー インコーポレイテッド | Software refresh memory device and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5845692A (en) * | 1981-09-07 | 1983-03-16 | Hitachi Ltd | Refresh request controlling system |
| JPS63292492A (en) * | 1987-05-26 | 1988-11-29 | Nec Corp | Dynamic ram refresh control system |
-
1990
- 1990-06-20 JP JP2162463A patent/JPH0453086A/en active Pending
Patent Citations (2)
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| JP2005537598A (en) * | 2002-08-29 | 2005-12-08 | マイクロン テクノロジー インコーポレイテッド | Software refresh memory device and method |
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