JPH0441646Y2 - - Google Patents

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JPH0441646Y2
JPH0441646Y2 JP1988077358U JP7735888U JPH0441646Y2 JP H0441646 Y2 JPH0441646 Y2 JP H0441646Y2 JP 1988077358 U JP1988077358 U JP 1988077358U JP 7735888 U JP7735888 U JP 7735888U JP H0441646 Y2 JPH0441646 Y2 JP H0441646Y2
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate

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  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Pulse Circuits (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
  • Arrangements For Transmission Of Measured Signals (AREA)

Description

【考案の詳細な説明】 本考案はデータ伝送のための速度変化法とその
回路に関する。
データ伝送の応用における速度変化のためには
ある速度のデータから他の予め定められた速度の
データへの変換が必要である。速度変化回路は多
くのデータの応用に現れるが、典型的な例として
分散したチヤネルを利用する時多重圧縮（TCM）
システムについて特に詳しく述べる。
一般的にTCM（またはバーストモード）システ
ムは、多重化されたサンプルブロツクのデータの
バーストを交互に送るためにチヤネルの両端に配
置された回路を含む。同期及びシステムクロツク
の回復および各バーストの一時的な分散を許容す
るために適切なガード帯域を設ける。各チヤネル
の終端で特定の終端回路が受信モードで操作して
いる時は常に伝送のためのデータを蓄積するため
に速度変化回路においては常にバツフアリングが
必要である。
TCMモードでのデータ伝送では全行程の遅延
が、信号伝送上のチヤネルの不規則性の影響によ
り生ずるエコーとして知られる信号干渉の制御で
の決定的なパラメータとなる。この全体の遅延の
主な要因は余計な遅延、即ち一次（端末）速度か
ら二次（バースト）速度へ、あるいはその逆の変
換をする従来の速度変化回路において使用された
最後のバツフア領域を空にする遅延であつた。
1971年以前は独立したシフトレジスタの数がブロ
ツク中のビツト数にまで増加され、ゲート及びシ
フト機能を極めて複雑に配置しなければ、シフト
レジスタに代表される速度変化回路の従来の配置
によつては余計な遅延を無くすことは達成されな
かつた。
余計な遅延がない速度変化回路に関する最も本
発明に近い従来技術は、「ベルシステム技術誌」
1971年12月号に掲載された「一般級の速度変化回
路」と題する論文に示されている。当論文は主に
磁区回路技術において有用な回路のトポロジーを
示して論じている。当技術によるこのような回路
の設計上の制約は、情報の各ビツトが１クロツク
サイクル中の１周期により伝送されなければなら
ないことである。この設計上の制約を満たすため
に回路経路の様式は等比数列をなして配置され
る。トポロジー的な配置はシフトレジスタにより
インプリメントされれば余計な遅延無く満足に動
作すると考えられる。しかし、トポロジーは、
（）ある速度でシフト入力し、異なる速度でシ
フト出力するシフトレジスタの能力が利用されな
い、（）このトポロジーにおいては非整数倍速
度変化の場合には２段階の手続きとなり過剰の数
のシフトレジスタを必要とする。という２つの不
必要な制約を強要する。
本考案の第１の特徴に従えば、速度変化回路は
等比数列的に増加する数のサンプル位置を持つ複
数のサンプル蓄積手段及び異なる速度で該蓄積手
段に対し、またそこから外へサンプルをゲートす
る手段を含んでいる。
本考案の第２の特徴に従えば、サンプルのブロ
ツクに分割された入力信号を速度変化された出力
信号に変換するための速度変化回路は、等比数列
に比例する長さを持つ位置に複数の該サンプルを
遂次的に蓄積する手段及び予め定められた時間間
隔の間該回路の出力に該位置の内容を遂次的にゲ
ートする手段を含んでいる。該等比数列により位
置付けられない該サンプルの一つを除いたすべて
の残存するサンプルにより定められる長さを持つ
蓄積手段が含まれる。無遅延で少なくとも２の比
で速度増加をするための回路は、第１に該蓄積手
段、第２に該長さの最大値をもつて開始する該蓄
積手段へ最後を除くすべての該サンプルを経路設
定するための手段を含み、該ゲート手段は第１に
該蓄積手段の長さ、第２に最大値をもつて開始す
る該蓄積手段の該長さに比例する該時間間隔を遂
次的に発生するための手段、該比により予め定め
られた持続時間の間ゲートするための該手段の操
作を遅延させるための手段及び入力を受信し出力
に最後の該サンプルを伝送するための手段を含
む。無遅延で多くとも２分の１の比で速度を減少
させるための回路は、第１に該長さの最大値をも
つて開始する該蓄積手段、第２に該蓄積手段への
最初を除いたすべての該サンプルを経路設定する
ための手段及び該サンプルの該最初を保持するた
めの手段を含むが、ここでは該ゲート手段が、第
１に該サンプルの１つ第２に最小値をもつて開始
する該蓄積手段の長さ、第３に該蓄積手段の長さ
に比例して該時間間隔を遂次的に発生するための
手段を含むことを特徴とする。最小遅延で１と２
の間の比で速度を増加するための回路は、第１に
該長さの最大値をもつて開始する該蓄積手段、第
２に該蓄積手段へ最後を除いたすべての該サンプ
ルを経路設定するための手段、及び該サンプルの
該最後を保持する手段を含み、該ゲート手段は、
第１に該蓄積手段の長さ、第２に最大値を持つて
開始する該蓄積手段の該長さ、第３に該サンプル
の１つに比例して該時間間隔を遂次的に発生する
ための手段及び該比と該長さの最大値の両者によ
り予め定められる持続時間の間ゲートするための
手段の操作を遅延させるための手段を含む。
本考案の第３の特徴に従えば、無遅延の非整数
倍の速度増加回路において、長さＮのブロツク中
にあり、時間Ｔの間に処理されるべきデータのた
めのブロツク入力速度RP＝１／Ｔ及びブロツク出力 速度RS持つ回路でＮをRPとRSの倍数とし、比
RS：RPが少なくとも２で基数を比RS：RPの整数
部として定めると、この回路は該回路の入力及び
出力間に並列に配置され、複数の蓄積手段を含
み、該蓄積手段の数Ｊが条件RJ-1＜（Ｎ−１）（Ｒ
−１）RJを満たし、該蓄積手段の最初から最
後までが該蓄積手段の長さが数列R0，R1，R2，
……，Ri，……，（Ｎ−１−J-2 〓i=0 Ri）に従い該速度
RPで駆動され各該時間Ｔの最初に初期化され活
性化されるように配置された該入力から該蓄積手
段へ該蓄積手段の該最後で開始し該最初で終了す
る該蓄積手段の長さに比例してサンプルを経路設
定するための手段、該速度RSで駆動され遅延時
間間隔（１−RP／RS）Ｔ後に各該時間Ｔの間活性化 されるように配置された該出力へ該蓄積手段に蓄
積されたサンプルを遂次的にゲートするための手
段及び該出力へ該ブロツク中の最後のサンプルを
経路設定するための手段を含む。
本考案の第４の特徴に従えば、無遅延の非整数
倍の速度減少回路において長さＮのブロツク中に
あり時間Ｔの間に処理されるべきデータのための
ブロツク入力速度RP及びブロツク出力速度RS＝
１／Ｔを持つ回路でＮをRPとRSの倍数とし比RP：RS が少なくとも２で基数Ｒを比RP：RSの整数部と
して定めると、この回路は該回路の入力及び出力
間に並列に配置された複数の蓄積手段を含み、該
蓄積手段の数（Ｊ＋１）が条件RJ-1＜（Ｎ−１）
（Ｒ−１）RJを満たし、該蓄積手段の最初から
最後まで該蓄積手段の長さが数列１，R0，R1，
R2，……，Ri，……，（Ｎ−１−J-2 〓i=0 Ri）に従い該
速度RPで駆動され、各該時間Ｔの最初に初期化
され活性化されるように配置された該入力から該
蓄積手段へ該蓄積手段の該最初で開始し該最後で
終了する該蓄積手段の長さに比例してサンプルを
経路設定するための手段、及び該速度RSで駆動
され各該時間Ｔの最初に初期化され活性化される
ように配置された該出力へ該蓄積手段に蓄積され
たサンプルを遂次的にゲートするための手段を含
む。
本考案の第５の特徴に従えば最初遅延の非整数
倍の速度増加回路において、長さＮのブロツク中
にあり時間Ｔの間に処理されるべきデータのため
のブロツク入力速度RP＝１／Ｔ及びブロツク出力速 度RSを持つ回路でＮをRPとRSの倍数とし比RS：
RPは１と２の間にあるとするとこの回路は該回
路の入力及び出力間に並列に配置された複数の蓄
積手段を含み該蓄積手段の数（Ｊ＋１）が条件
2J-1＜Ｎ−１2Jを満たし該蓄積手段の最初から
最後までの長さが数列１，20，21，22，……，2i，
……，（Ｎ−2J-1）に従い、該速度RPで駆動され
各該時間Ｔの最初に初期化され活性化されるよう
に配置された該入力から該蓄積手段へ該蓄積手段
の該最後で開始し該最初で終了する該蓄積手段の
長さに比例するサンプルを経路設定するための手
段及び該速度RSで駆動され遅延時間間隔（１＋
RP／RS）Ｔ＋2J-2（2RP／RS−１）Ｔ後に各該時間Ｔの
間 活性化されるように配置された該蓄積手段に蓄積
されたサンプルを該出力へ遂次的にゲートするた
めの手段を含む。
本考案の第６の特徴に従えば、サンプルブロツ
クに分割された入力信号を速度変化された出力信
号に変換する方法は等比数列に比例した長さを持
つ位置に複数の該サンプルを遂次的に蓄積する方
法及び蓄積されたサンプルを該位置から少なくと
も該出力信号の１部分を形成するべくゲートする
方法を含んでいる。本方法は該等比数列によつて
位置付けられない該サンプルのうちの１つを除い
たすべての残存するサンプルを蓄積する方法を含
む。
本考案は余計な遅延が無く、しかもシフトレジ
スタの数とシフト及びゲート機能の複雑さを最小
とする第１級の速度変化回路を提示する。速度増
加回路では要求された速度変化が２以上であれば
余計な遅延は無い。これに対応し速度減少回路で
は２分の１までの速度変化に対しては余計な遅延
が無い。本考案はまた、シフトレジスタの数とシ
フト及びゲート機能の複雑さにおいて使用者が選
択可能な妥協の結果としての最小の余計な遅延を
示す第２級の速度変化回路を提示している。速度
増加回路では速度変化が１と２の間であればこの
第２級が行なわれる。これに対応し、速度減少回
路では２分の１と１の間の速度変化に対しては最
小の遅延となる。
両級の速度増加回路は蓄積手段の数において対
数的増加のみの等比数列的に増加する種々の蓄積
手段の独立した大きさを持つ蓄積手段の並列な配
列を含むであろう。対数の底および等比数列の乗
数は端末−バースト間の速度の比の整数部によつ
て定められる。入力クロツク手段は入つてくるデ
ータブロツクから適当な蓄積手段へデータサンプ
ルを経路設定し、一方出力クロツク手段は適当な
遅延の後に蓄積手段中に蓄積されたサンプルを出
力にゲートする。さらにブロツクの最終ビツトは
速度変化が２以上か１と２の間かによりそれぞれ
出力にそのまま接続されるか速度変化のための蓄
積手段に蓄積される。
速度減少回路では、構成は上記のトポロジーに
類似している。しかし、付加的な入力−出力接続
回路がブロツクの先頭ビツトを蓄積し、出力クロ
ツク手段はブロツクの最初で処理を開始する。底
及び乗数は、バースト−端末速度比の整数部であ
る。
両級の速度増加及び減少回路では、入力及び出
力クロツク手段は端末あるいはバーストの速度の
対数的計数の組合せとして信号を流用する。
基本的にはトポロジー的配置は次のより小さな
大きさの蓄積手段がシフト入力しているときに任
意の特定の蓄積手段からシフト出力する能力に依
存する。これらの配置により、（）蓄積手段の
数が与えられた遅延において指数的にげんしよう
させられることができる。（）１次及び２次ク
ロツク速度において指数的に変化する大きさの時
間のクロツクを出すのと同一のカウンタにより、
ゲートが非常に簡単に行なわれることができると
いう二つの重要な利点が生ずる。
以下本考案につき例を用いて添付の図面を参照
して説明する。
説明を分りやすくするために説明のための図示
の実施例を第１に独立して無遅延の速度増加回路
の範囲とその次に無遅延の速度減少回路の範囲、
第２に遅延最小の速度増加回路の議論に分けるこ
とは有用である。さらに、非整数倍の速度変化回
路に重点が置かれてはいるが、ここに呈示されて
いる回路の配置により容易に整数倍の速度変化回
路を実現することも容易である。
１ 無遅延の非整数倍の速度増加回路 一般的なトポロジーについて説明する前に、特
定の例を示すことは一般的方法への洞察を得るの
に有用である。
第１図のTCM終端回路によりブロツク中にお
いて逐次的に処理される42個のサンプル値、典型
的にはビツトを含むデータブロツクを考えよう。
速度変化比は３：７、即ち出力速度が入力速度の
２１／３である。３と７の倍数は42であるから、 各々42ビツト長のデータブロツクが42ビツト分節
中で処理を受けるような状況が生ずる。導線１０
０上の各々42ビツトのブロツクは、それ以前のブ
ロツクに対し実行したのと同一のゲート機能によ
り処理される。次に第１図に示される１０１ない
し１０６の６個のシフトレジスタの配置について
考慮する。シフトレジスタの長さは20，21，22，
23，24及び（42−25）の数列に従う。従つてシフ
トレジスタ１０１は長さ１、シフトレジスタ１０
２は長さ２、以下同様に、長さ10の最後のレジス
タ１０６となる。等比数列の乗数２は速度変化比
の整数部として定められる。最後のレジスタ１０
６の長さはデータブロツク中のビツト数（42）と
前置のシフトレジスタ１０１ないし１０５に置か
れたすべてのビツトの和にANDゲート２０１な
いし５０１を直接通過させられるビツトを加えた
ものとの差により定められる。この例においては
前置のビツトが合計１＋4 〓i=0 2i＝25＝32と説明され
るので、最後のレジスタ１０６は長さ10となる。
ANDゲート３０１ないし３０６を駆動する信
号CP及びANDゲート４０１ないし４０６を駆動
する信号CSはそれぞれ秒単位の持続時間で１次
（端末）クロツクを示すTP、２次（バースト）ク
ロツクを示すTSにおいて、TPとTSの倍数で発生
する入出力クロツク信号である。
導線２１１ないし２１７上の信号A0，A1，…
…，A6は信号A6で始まり信号A0で終わり、42TP
秒ごとに発生され、1TP，20TP，21TP，……，24
TP及び（42−25）TP秒間持続する。ゲート信号
A0ないしA6は速度変化比が２と３の間であれば
それぞれクロツクCPで駆動される２進カウンタ
により簡単に発生される。同様に導線５１１ない
し５１７上に現れる信号B0，B1，……B6は２次
クロツクTSにより作動し、最初の（１−３／７） 42TP＝24TP秒だけ送れて再び信号B6で始まりB0
で終わる同一の回路により発生される。かくし
て、入力からANDゲート２０１ないし２０７へ
の信号A0ないしA6は各々最初の（42−25）サン
プルを、シフトレジスタ１０６へ次の24サンプル
をシフトレジスタ１０５へ、以下同様に導線１０
０上の最終ビツトを直接ANDゲート２０１を通
してANDゲート５０１へ通過させるよう経路設
定する。また、ANDゲート３０１ないし３０６
への入力を形成する信号A1ないしA6及びCPの組
合せは各々適当な時瞬において対応するシフトレ
ジスタ１０１ないし１０６へデータビツトが入る
ことを許すようクロツクを与える。さらに、
ANDゲート４０１ないし４０６への入力を形成
する信号B0ないしB6及びCSの組合せにより各々
適当な時瞬において対応するシフトレジスタ１０
１ないし１０６からORゲート６０１へデータビ
ツトを逐次的にゲート出力する。TCMデータは
ORゲート６０１の出力線６００に現れる。
１つの42サンプルバーストのための入出力タイ
ミングの情報は第２図のタイミング図表に要約さ
れる。第２図において参照に用いられる時間増加
は上部のタイミング図表に描写されているごとく
１次クロツクTPの全目盛の値であり、このクロ
ツクが入力データを処理する。２次クロツクは下
部のタイミング図表に示されるごとく１次クロツ
クと比較して目盛られており、この図表はシフト
出力動作の生起の時瞬及び伝送の間隔を描写す
る。上部の図表を参照すると最初の10個のデータ
サンプルは時間間隔０ないし10TPの間にレジス
タ１０６にシフト入力される。11TPないし26TP
間に次の16個のサンプルがレジスタ１０５にシフ
ト入力され、以下同様に１つを除いた最後のサン
プルが41TPで終わる単一時間幅中にレジスタ１
０１へシフト入力される。レジスタのトポロジー
的配置のため、配置中の次のレジスタにデータが
与えられいる間に前にデータが与えられたレジス
タからのシフト出力が開始されうる。さらに、す
べての前のビツトが蓄積され適当に出力へゲート
されるようにタイミングがとられるのでデータブ
ロツクの最後のビツトを到着の間に出力へ直接通
過させる用意ができている。出力操作を説明する
ために第２図の下部の図表を参照すると、レジス
タ１０６中に蓄積された10個のサンプルは24TP
ないし28２／７TPの間隔の間に出力へ伝送される。
この間隔の間にレジスタ１０５には完全にデータ
が入り、レジスタ１０４がデータ入力を開始して
いる。レジスタ１０５は28２／７TPないし35１／７TP の間隔の間に空になり、一方レジスタ１０４はデ
ータ入力を完了しレジスタ１０３は処理を開始す
る。最終ビツトは42TPで終わる間隔の間に到着
すると同時に直接出力へ通過させられる。TS＝
３／７TPであるので、出力を作制するのに（42− 24）TP＝（18）７／３TP＝42TS秒かかる。
第１図の特定の実施例の一般化をここで第３図
の回路のトポロジーを参照して説明する。（第３
図中の対応する要素を持つ第１図の要素は第１図
の符号に１０００を加えて第１図に示されてい
る。）入力データは導線１１００に毎秒RPブロツ
クの速度でブロツクとして到着する。これらのサ
ンプルはＴ＝１／RP秒の間隔の間に処理され、毎秒 RS（＞RP）ブロツクの速度で出力の導線１６００
に与えられる。少なくとも２の速度増加比RS：
RP：RPの比の整数部として基数Ｒを定める。
シフトレジスタ長はR0，R1，R2，……Ri，…
…，RJ-2，（Ｎ−１−j-2 〓i=0 Ri）の数列に従う。シフ
トレジスタの数ＪはすべてのＮ＞Ｒの値に対し、
RJ-1＜（Ｎ−１）（Ｒ−１）RJを満たすように選
ばれる。この条件は前のＪ−１個のレジスタに直
接通過するサンプルを加えたサンプル数がＮより
小さく、一方Ｎは長さRJのＪ番目のレジスタと
考えられるすべてのサンプルの和より小さいか等
しくなければならないということから生ずる。従
つて j-1 〓i=0 Ri＝RJ−１／Ｒ−１ より １＋j-2 〓i=0 Ri＜Ｎ１＋j-1 〓i=0 Ri となり所望の条件が結果として導かれる。Ｊ個の
シフトレジスタは第３図中１１０１ないし１１０
６の符号により呈示される。
ANDゲート１３０１ないし１３０６を駆動す
る信号CP及びANDゲート１４０１ないし１４０
６を駆動する信号CSは、それぞれ秒単位の持続時
間で１次（端末）クロツクを示すTP、２次（バ
ースト）クロツクを示すTSにおいて、TP＝１／NRP とTS＝１／NRSの倍数で発生する入出力クロツク信 号である。
導線１２１１ないし１２１７上の信号A0，A1，
……，Ai-1，……，AJ-1，AJは信号AJで始まり信
号A0で終わり、Ｔ＝NTp秒ごとに発生され1TP，
R0TP，R1TP，……，RJ-2TP及び（Ｎ−１−j-2 〓i=0
Ri）TP秒間持続する。ゲート信号A0ないしAJは
底をＲとするカウンタにより生成される。同様
に、導線１５１１ないし１５１７に現れる信号
B0ないしBJは２次クロツクTSにより動作し、最
初の（１−RP／RS）Ｔ秒だけ遅延して再び信号BJで 始まりB0で終わる同一の回路により生成される。
従つて入力からANDゲート１２０１ないし１２
０７への信号A0ないしAJは各々最初の（Ｎ−１
−j-2 〓i=0 Ri）サンプルをシフトレジスタ１０６へ、
次のRJ-2サンプルをシフトレジスタ１０５へ、以
下同様に導線１１００上の最終サンプルを直接
ANDゲート１２０１を通して１５０１へ通過さ
せるよう経路設定する。また、ANDゲート１３
０１ないし１３０６への入力を形成する信号A1
ないしAJ及びCPの組合せは各々適当な時瞬に対
応するシフトレジスタ１１０１ないし１１０６へ
データビツトが入ることを許す。さらにANDゲ
ート１４０１ないし１４０６への入力を形成する
信号B0ないしBJ及びCSの組合せは各々適当な時
瞬に対応するシフトレジスタ１１０１ないし１１
０６からORゲート１６０１へデータサンプルを
逐次的にゲート出力する。TCMデータはORゲ
ート１６０１の出力線１６００に現れる。
２ 無遅延の非整数倍の速度減少回路 所望の速度減少が０と0.5の間の速度変化比で
ある時には、すでに第１図及び第３図に例示した
基本的回路の構成に、２つの小さな変更を加えて
採用することができる。要求される変化は（）
前にブロツク中の最後のサンプルを蓄積要素、例
えばフリツプフロツプやシフトレジスタを用いて
入力から出力へ伝送していた直接の経路を、今度
は再伝送の最初のサンプルをデータ入力し保持す
るように置き換える（）信号A0，A1，……AJ
及びB0，B1，……，BJを生成する順序を反転す
る、即ち、A0が最初に生成され、A1が続き、以
下同様となり、またB0からBJについても同様に
生成されるようにするということを含んでいる。
例としては、第４図の回路構成では、42サンプ
ルのブロツクが７：３の速度減少比で処理され
る。即ち、入力速度が出力速度の２１／３であるよ うな、第１図の複製である。（第４図中の対応す
る要素を持つ第１図の要素は第１図の符号に２０
００を加えて第４図に示されている。） シフトレジスタ２１０７が導線２１００に到着
するブロツクから最初のビツトを記憶し保持する
ために加えられている。この場合も、シフトレジ
スタ２１０１ないし２１０６の大きさは20，21，
……，（42−25）と書き下すことができる。AND
ゲート２３０１ないし２３０７及び２４０１ない
し２４０７の入力を形成するクロツクCP及びCS
は各々３：７の割合である。導線２２１１ないし
２２７７上の信号A0ないしA6及び導線２５１１
ないし２５１７上の信号B0ないしB6は、各々ブ
ロツクの最初に開始し、（１，20，21，……，24，
10）TP及び（１，20，21，……，24，10）TS秒間
生成される。これらの信号の開始の時瞬は、各々
A0ないしA7及びB0ないしB7のブロツク中の開始
位置より（１，20，21，……，24，10）TP秒及び
（１，20，21，……，24，10）TS秒である。タイ
ミングの情報は第５図に描写された図表に要約さ
れる。参照間隔は、バーストクロツクTSであり、
出力クロツクはこの目盛に対して下部の図表に示
されている。入力クロツクはTSと比較して目盛
られており、入力シフト及びゲート間隔は上部の
図表に描写されている。
本例の原理は基数ＲのＮビツトブロツクに拡張
されるし、上述の小さな変更により第３図に類似
した回路構成が得られる。
３ １と２の間の非整数倍の速度増加 これらの速度変化に対する余計な遅延がない回
路の構成もまた上述の原理を拡張することにより
派生する。しかし、シフトレジスタの数は、従来
の速度変化回路のごとくブロツク中のビツト数に
まで増える。しかし無遅延の要求を緩和すればシ
フトレジスタの数を減らし、ゲートおよびシフト
機能を簡単化する利点を得ることは可能である。
これらの考慮によつて現在論じられている第２級
の速度変化回路、いわゆる最小遅延回路が考えら
れる。
再び洞察のために、第６図の回路により処理さ
れる84ビツト長のデータブロツクの特定の例を考
慮する。所望の速度増加は４：７即ち出力速度が
入力速度の１３／４である。１と２の間の速度変化 比のため、基数は予め２に選ばれる。従つて、第
６図はまた基数を２とした第７図と一致する。
（第６図中の対応する要素を持つ第１図の要素は
第１図の符号に３０００に加えて第６図に示され
ている。） しかし、シフトレジスタ３１６７が（１−４／７） 84TP＝36TPの遅延の後に空にされたときに、次
の下位のシフトレジスタ３１０６へのデータ入力
が完了していない。無遅延の要求を緩和すること
が必要なのはこの理由による。もし出力３６００
へのシフトレジスタ出力の連続を、レジスタ３６
０６へのデータ入力の要求をちようど調節する最
小の量だけ遅延すると、遅延の増加は４４／７TP＝ 20TP＋32TP−36TP−20（４／７）TPで与えられる。
この遅延の要因をより完全に理解するために、
第７図のタイミング図表を参照する。本図表は、
上述の第２図の構成と類似している。参照時間は
TPであり、第７図の下部の図に示される出力タ
イミングの順序は、頂部の図の入力順序と比較し
て目盛られている。
シフトレジスタ３１０７が36TPにシフト出力
を始めると仮定すると、シフト操作は47３／７TPに 完了する。（２番目の図の下のダツシユを付けた
間隔を参照）。しかし、シフトレジスタ３１０６
には未だデータ入力中であり、これは52TPに完
了する。シフトレジスタ３１０６が出力にゲート
され得るのは52TPからのみである。この問題の
解決法は、レジスタ３１０７のシフト出力を４
４／７TP秒間遅延させ、レジスタ３１０７の最終シ フト出力とレジスタ３１０６の最終データ入力を
一致させることである。
最小遅延の４４／７TP秒が本回路の操作で中心的 役割を演ずる。シフトレジスタ３１０６の適切な
機能にとつて本質的なこの遅延は、各々、シフト
レジスタ３１０５ないし３１０１及び３１０８に
対し２２／７TP，１１／７TP，４７TP，２／７TP、１／
７TP 及び最終的に１／７TPに分割される。ひとたびこの ４４／７TPの遅延が付加的回路により生成されれ ば、ANDゲート３２０１ないし３２０８，３３
００ないし３３０７，３４００ないし３４０７、
及び３５０１ないし３５０８の機能とA0ないし
A7及びB0ないしB7の信号は適当な量だけ遅延し
た通常の２進カウンタにより形成される。この特
徴により非整数倍の速度増加が２以下である時で
も複雑なゲート回路の必要がなくなる。
４４／７TP秒の全遅延は、レジスタ３１００を２ 個の16ビツトレジスタに分割することにより半分
に削減できることが分かる（図示せず）。この場
合、レジスタ３１０７は２２／７TP遅延され、残り の遅延は残りのシフトレジスタ３１０４ないし３
１０１及び３１０８に１１／７TP，４／７TP、２／７TP
、 １／７TP、及び１／７TPずつ分割される。
この推論を際限なく拡張すると、遅延を無くす
るためにはすべてのシフトレジスタが単一ビツト
のレジスタに分割されることが必要となる。この
段階においてシフトレジスタの複雑さを最小遅延
の妥協が明らかになる。例えば、各12ビツト長の
７個のシフトレジスタの従来の回路配置は12TP
秒の遅延を生ずるのに対し、各７ビツト長の12個
のシフトレジスタは7TPの遅延を生ずる。このこ
とは、８個及び９個のシフトレジスタで第６図に
例示されたトポロジーによるそれぞれ４４／７TP及 び２２／７TP秒の遅延に相当する。回路の複雑さは 特定の要求により設計者によつて選択可能であ
る。
第６図の特定の実施例を一般化したものを第８
図の回路トポロジーに示す。（第８図中の対応す
る要素を持つ第１図の要素は第１図の符号に４０
００を加えて第８図に示されている。）入力デー
タは導線４１００に毎秒RPブロツクの速度でＮ
サンプルのブロツクとして到着する。これらのサ
ンプルはＴ＝１／RP秒の間隔の間に処理され、毎秒 RS（＞RP）ブロツクの速度で出力の導線４６００
に与えられる。速度増加比ｒ＝RS／RPは１と２の間 にある。
シフトレジスタ長は20，21，22，……，2J-3，
2J-2，（Ｎ−2J-1）の数列に従う。数Ｊは条件１＋
2J-1＜Ｎ１＋2Jを満たすように選ばれる。
要求される遅延は以下のように定められる。レ
ジスタ４１０６のシフト出力がレジスタ４１０５
のシフト入力の直後に起こり得ることを保証する
ために必要な遅延は Ｄ＝［（Ｎ−2J-1）＋2J-2−Ｎ（Ｒ−１／ｒ）− （Ｎ−2J-1／ｒ）］TP秒あるいは Ｄ＝2J-2（２／ｒ−１）TP秒により計算される。上 記の第１の表現では初めの２項は（Ｎ−2J-1）及
び2J-2個のシフトレジスタの位置を持つ最後のレ
ジスタ４１０７及び４１０６をブロツク当りＴ秒
の１次速度で満たすために必要な時間を示す。第
３項は、CP及びCS間のクロツク速度の差による
２次クロツクの開始を示す。第４項は２次速度で
空にするための時間を呈示する。予期されるごと
く、ｒ→２の極限の場合には、必要な遅延は無く
なる。
ここに記述された遅延回路及び関連の方法論は
説明のためだけであり、当業者にとつては他の構
成を形成することも容易であることを了解された
い。
【図面の簡単な説明】
第１図は本考案を具体的に示した、余計な遅延
の無い底を２とする速度増加回路の概要図；第２
図は第１図の入力及び出力クロツク手段に関連し
たタイミングの情報を示した図；第３図は本考案
を具体的に示した、余計な遅延の無い基数Ｒを底
とする速度増加回路の概要図；第４図は第１図の
回路の複製であるところの２を底とする本考案を
具体的に示した余計な遅延の無い速度減少回路の
概要図；第５図は第４図の入力及び出力クロツク
手段に関連したタイミング情報を示した図；第６
図は１と２の間の速度比を生ずるところの２を底
とする本考案を具体的に示した余計な遅延が最小
の速度増加回路の概要図；第７図は第６図の入力
及び出力クロツク手段に関連したタイミング情報
を示した図；第８図は１と２の間の速度のための
本考案を具体的に示した一般的な余計な遅延が最
小の速度増加回路の概要図である。 主要部分の符号の説明、特許請求の範囲中の用
語 符号、サンプルを蓄積するための手段……１
０１〜１０６，１１０１〜１１０６，２１０１〜
２１０７，３１０１〜３１０７，４１０１〜４１
０７、サンプルをゲートするための手段……２０
１〜２０７，５０１〜５０７，１２０１〜１２０
７，１５０１〜１５０７，２２０１〜２２０７，
２５０１〜２５０７，３２０１〜３２０８，３５
０１〜３５０８，４２０１〜４２０７，４５０１
〜４５０７、入力線……１００，１０００，２１
００，３１００，４１００、出力線……６００，
１６００，２６００，３６００，４６００。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ サンプルデータ系列の速度を増加もしくは減
    少させるための速度変化回路であつて 等比級数的に増加する数のサンプル位置を有
    する並列に配置された複数のサンプル蓄積手
    段、と サンプルデータを該蓄積手段にあるビツト速
    度でゲートインし、該サンプルデータを該蓄積
    手段から別のビツト速度でゲートアウトするた
    めのゲート手段とを含み、 個々の蓄積手段はサンプルデータ系列の異な
    る区分を受信するものであり、そして サンプルデータ系列の速度を増加させる場合
    には、該ゲート手段はサンプルデータ系列の対
    応する区分を、最大長の蓄積手段で始め最小長
    の蓄積手段で終える順序で個々の蓄積手段にゲ
    ートインし、およびその蓄積手段からゲートア
    ウトするようにし、 サンプルデータ系列の速度を減少させる場合
    には、該ゲート手段はサンプルデータ系列の対
    応する区分を、最小長の蓄積手段で始め最大長
    の蓄積手段で終える順序で個々の蓄積手段にゲ
    ートインし、およびその蓄積手段からゲートア
    ウトするようにするものである速度変化回路。 ２ 実用新案登録請求の範囲第１項に記載の速度
    変化回路であつて、 該サンプルデータは等しい長さのブロツクに
    分割されているものである速度変化回路。 ３ 実用新案登録請求の範囲第２項に記載の速度
    変化回路であつて、 付加的蓄積手段をさらに含み、該付加的蓄積
    手段は、複数の蓄積手段におけるサンプル位置
    の総和をブロツク長マイナス１に補充する長さ
    を有するところの速度変化回路。 ４ 実用新案登録請求の範囲第３項に記載の速度
    変化回路であつて、無遅延でそして選択された
    比であつてその値が２以上の比により速度を増
    加させる速度変化回路において、 該ゲート手段は、該サンプルの最後のものを
    除く全てを先ず該付加的蓄積手段へ次に最大長
    蓄積手段から始まる該複数の蓄積手段へとゲー
    トする手段、先ず該付加的蓄積手段の長さに比
    例するゲート用時間期間を次に最大長蓄積手段
    から始まる該複数の蓄積手段の長さに比例する
    ゲート用時間期間を順次発生する手段、該選択
    された比により定められた期間だけ該蓄積手段
    内のサンプルデータのゲートアウトを遅延させ
    る手段、および該サンプルの最後のものを直接
    出力へとゲートする手段とからなるものである
    速度変化回路。 ５ 実用新案登録請求の範囲第３項に記載の速度
    変化回路であつて、無遅延であり少なくとも２
    の選択された比で速度を減少させる速度変化回
    路において、 該ゲート手段は、該サンプルの最初のものを
    さらに追加された別の蓄積手段へとゲートする
    手段、および該サンプルの残りのものを先ず最
    小長蓄積手段から始まる該複数の蓄積手段へ
    と、ついで該付加的蓄積手段へとゲートする手
    段、ゲート用時間期間を発生する手段であつて
    先ず該サンプルの１つに比例する時間期間を次
    に最小長蓄積から始まる該複数の蓄積手段のそ
    れぞれの長さに比例する時間期間をその後該付
    加的蓄積手段の長さに比例する時間期間を順次
    発生するゲート用時間期間発生手段とからなる
    ものである速度変化回路。 ６ 実用新案登録請求の範囲第３項に記載の速度
    変化回路であつて、無遅延であり１と２の間の
    比に速度を増加させる速度変化回路において、 ゲート手段は、該サンプルを先ず該付加的蓄
    積手段へと次に最大長蓄積手段から始まる該複
    数の蓄積手段へと、その後該サンプルの最後の
    ものを保持するためのさらに追加された別の蓄
    積手段へとゲートする手段、先ず該付加的蓄積
    手段の長さに比例する時間期間を次に最大長蓄
    積手段から始める該複数の蓄積手段のそれぞれ
    の長さに比例する時間期間をその後該サンプル
    の１つに比例した時間期間を順次発生するため
    の手段、および該速度を増加する比と該長さの
    最大のものとの両方により決定される期間該蓄
    積手段におけるサンプルデータからのゲートア
    ウトを遅延させる手段を含むところの速度変化
    回路。 ７ 実用新案登録請求の範囲第１項に記載の速度
    変化回路であつて、時間Ｔの間に処理されるべ
    き長さＮのブロツクにおけるデータに関し２よ
    り大きい非整数比により速度を増加させ、無遅
    延であり、ブロツク入力速度RP＝１／Ｔそして出 力速度RSとするとＮはRPとRSの数値の整数倍
    であり、そして比RS：RPの整数部は２より大
    きい基数Ｒを定め、該複数の蓄積手段を含む蓄
    積手段の数ＪはRJ-1＜（Ｎ−１）（Ｒ−１）＜RJ
    の条件を満足し、そして該蓄積手段の長さが該
    蓄積手段の最初のものから最後のものへと数列
    R0，R1，R2，……，Ri，……，（Ｎ−１−J-2 〓i=0
    Ri）にしたがい、該蓄積手段にサンプルデータ
    をゲートインさせる該手段は該速度RPで駆動
    されそして該最後の蓄積手段から始めて該最初
    の蓄積手段で終わる該蓄積手段の長さに比例し
    て該蓄積手段へサンプルをゲートインするため
    各該期間Ｔの始めに初期化されかつ付勢される
    ようになつており、該蓄積手段からサンプルデ
    ータをゲートアウトする該手段は該速度RSで
    駆動されそして（１−RP／RS）Ｔの遅延期間の後 で各該時間Ｔの間に付勢されるようになつてお
    り、そして該ブロツクの最後のサンプルを該出
    力へゲートする手段を含むところの速度変化回
    路。 ８ 実用新案登録請求の範囲第１項に記載の速度
    変化回路であつて、時間Ｔの間に処理されるべ
    き長さＮのブロツクにおけるデータに関し２よ
    り大きい非整数比により速度を減少させ、無遅
    延でありブロツク入力速度RPおよび出力速度
    RS＝１／ＴとするとＮはRPとRSの数値の整数倍で ありそして比RP：RSの整数部は２より大きい
    基数を決め、該複数の蓄積手段を含む蓄積手段
    の数（Ｊ＋１）はRJ-1＜（Ｎ−１）（Ｒ−１）＜
    RJの条件を満足させ、そして該蓄積手段の長
    さは該蓄積手段の最初のものから最後のものへ
    と数列１，R0，R1，R2，……Ri……，（Ｎ−１
    −J-2 〓i=0 R1）にしたがい、サンプルデータを該蓄
    積手段にゲートインする該手段は該速度RPで
    駆動され、そして該蓄積手段の該最初のもので
    始まり、該最後のもので終わる該蓄積手段の長
    さに比例して、該蓄積手段にサンプルをゲート
    インするために、各該時間Ｔの初めに初期化さ
    れかつ付勢されるようになつており、サンプル
    データを該蓄積手段からゲートアウトする該手
    段は該速度RSで駆動され、そして該蓄積手段
    に蓄えられたサンプルを出力へと順次ゲートす
    るため、各該時間Ｔの初めに初期化されかつ付
    勢されるようになつているところの速度変化回
    路。 ９ 実用新案登録請求の範囲第１項に記載の速度
    変化回路であつて、時間Ｔの間に処理されるべ
    き長さＮのブロツクにおけるデータに関し１と
    ２との間の非整数比により速度を増加させ、無
    遅延を有し、ブロツク入力速度RP＝１／Ｔおよび 出力速度RSとするとＮはRP，RSの数値の整数
    倍であり、そして比RS：RPは１と２との間に
    あり、そして該複数の蓄積手段を含む蓄積手段
    の数（Ｊ＋１）は2J+1＜Ｎ−１＜2Jの条件を満
    足させ、そして該蓄積手段の長さは該蓄積手段
    の最初のものから最後のものへと数列１，20，
    21，22，……，2i，……，（Ｎ−2J-1）にしたが
    い、該蓄積手段へサンプルデータをゲートイン
    する該手段は該速度RPで駆動されており、そ
    して該蓄積手段の該最後のものから始まり該最
    初のもので終わる該蓄積手段の長さに比例して
    サンプルを該蓄積手段へゲートインするため各
    該時間Ｔの初めに初期化されかつ付勢がなされ
    るようになつており、該蓄積手段からサンプル
    データをゲートアウトする手段は該蓄積手段に
    蓄えられているサンプルを出力へと順次ゲート
    するため（１＋RP／RS）Ｔ＋2J-2（2RP／RS−１）Ｔの 遅延時間後時間Ｔの各々の間に付勢されている
    ものである速度変化回路。
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