JPH04330818A - Tap interval mixing type automatic equalizer - Google Patents

Tap interval mixing type automatic equalizer

Info

Publication number
JPH04330818A
JPH04330818A JP13049591A JP13049591A JPH04330818A JP H04330818 A JPH04330818 A JP H04330818A JP 13049591 A JP13049591 A JP 13049591A JP 13049591 A JP13049591 A JP 13049591A JP H04330818 A JPH04330818 A JP H04330818A
Authority
JP
Japan
Prior art keywords
tap
output signal
baud
selector
outputs
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP13049591A
Other languages
Japanese (ja)
Inventor
Hitoshi Matsui
仁志 松井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP13049591A priority Critical patent/JPH04330818A/en
Publication of JPH04330818A publication Critical patent/JPH04330818A/en
Withdrawn legal-status Critical Current

Links

Landscapes

  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Abstract

PURPOSE:To prevent the degradation of equalizing characteristic due to the phase deviation of the input signal of an automatic baud interval type equalizer, and to realize the automatic equalizer whose operational amounts are less than those of an automatic fractional interval type equalizer. CONSTITUTION:An adding tap 5 is moreover added to the tap 3 of the automatic baud interval type equalizer, and the constitution of the automatic fractional interval type equalizer can be partially obtained. The additional number or additional position of the adding tap 5 is set so that the prescribed equalizing characteristic can be obtained by the minimum operational amounts at the time of an initial leading-in. A performance which is almost equivalent to the automatic fractional interval type equalizer can be realized by the small number of the taps, so that the operational amounts can be reduced.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は、デジタル化された信号
を自動的に等化する自動等化器に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic equalizer that automatically equalizes digitized signals.

【0002】従来の自動等化器では、ボー周期の遅延を
持つ遅延素子とタップから構成されるボー周期間隔型自
動等化方式や、ボー周期の整数分の1の遅延を持つ遅延
素子とタップから構成される分数周期間隔型自動等化方
式が用いられている。
[0002] Conventional automatic equalizers employ a Baud period interval type automatic equalization system consisting of a delay element with a delay of a Baud period and a tap, or a delay element and a tap with a delay of an integer fraction of a Baud period. A fractional period interval type automatic equalization method consisting of the following is used.

【0003】図4は、ボー周期間隔型自動等化器のブロ
ック図である。ボー周期の遅延(T)を持つ遅延素子2
2が縦続接続された遅延素子群23と、各遅延素子22
の出力信号に係数を掛けるタップ24と、各タップ24
の出力を加算する加算器25と、最適等化を行うために
加算器25の出力信号を評価し各タップ24の係数を修
正するタップ修正器26で構成されている。
FIG. 4 is a block diagram of a Baud period interval type automatic equalizer. Delay element 2 with Baud period delay (T)
2 are connected in cascade, and each delay element 22
a tap 24 that multiplies the output signal of the coefficient by a coefficient, and each tap 24
and a tap corrector 26 that evaluates the output signal of the adder 25 and corrects the coefficients of each tap 24 in order to perform optimal equalization.

【0004】図5は、遅延量がボー周期の半分(T/2
)である遅延素子27を用いた分数周期間隔型自動等化
器のブロック図である。ボー周期の1/2の遅延を持つ
遅延素子27が縦続接続された遅延素子群28と、各遅
延素子27の出力信号に係数を掛けるタップ29と、各
タップ29の出力を加算する加算器30と、最適等化を
行うために加算器30の出力信号を評価し各タップ29
の係数を修正するタップ修正器31で構成されている。
FIG. 5 shows that the delay amount is half the baud period (T/2
) is a block diagram of a fractional period interval type automatic equalizer using a delay element 27. A delay element group 28 in which delay elements 27 having a delay of 1/2 of a baud period are connected in cascade, a tap 29 that multiplies the output signal of each delay element 27 by a coefficient, and an adder 30 that adds the outputs of each tap 29. Then, the output signal of the adder 30 is evaluated to perform optimal equalization, and each tap 29 is
The tap corrector 31 corrects the coefficients of the tap corrector 31.

【0005】[0005]

【発明が解決しようとする課題】上述したボー周期間隔
型自動等化器では、ボーレート周期でサンプルするため
に図6の出力スペクトル図に示す様にボー周波数の1/
2の周波数付近で折り返しによるエイリアスが生じる。 入力信号と自動等化器の位相が一致しているときは、ナ
イキスト基準を満足するが、入力信号と自動等化器の位
相が一致していないと、基本成分と折り返し成分が互い
に打ち消しあうために、ボー周波数の1/2の周波数付
近で信号成分が減衰する。自動等化器は、信号成分を等
化するためにこの減衰した信号を増幅するが雑音成分も
同時に増幅するので、等化特性に劣化が生じる。そこで
、自動等化器の位相を正確にあわせるための制御が必要
になるという問題がある。
[Problems to be Solved by the Invention] In the above-mentioned baud period interval type automatic equalizer, in order to sample at the baud rate period, the baud frequency is set to 1/1 of the baud frequency as shown in the output spectrum diagram of FIG.
An alias occurs due to aliasing near the frequency of 2. When the phases of the input signal and the automatic equalizer match, the Nyquist criterion is satisfied, but if the phases of the input signal and the automatic equalizer do not match, the fundamental component and the folded component cancel each other out. In addition, the signal component is attenuated around a frequency that is 1/2 of the baud frequency. The automatic equalizer amplifies this attenuated signal in order to equalize the signal components, but it also amplifies the noise components at the same time, resulting in deterioration of the equalization characteristics. Therefore, there is a problem in that control is required to accurately match the phase of the automatic equalizer.

【0006】一方、この問題を解決するための方式であ
る分数周期間隔型自動等化器は、エイリアスが発生しな
いために自動等化器の位相を制御する必要がないが、遅
延素子およびタップの数が増大するという問題がある。
On the other hand, the fractional period interval type automatic equalizer, which is a method for solving this problem, does not require controlling the phase of the automatic equalizer because aliasing does not occur. The problem is that the number is increasing.

【0007】[0007]

【課題を解決するための手段】本発明のタップ間隔混合
型自動等化器においては、ボー周期の整数分の1に相当
するサンプル周期でサンプルされたデジタル信号を入力
信号とするサンプル周期の遅延を持つ遅延素子が複数縦
続接続された遅延素子群と、前記遅延素子群の中の各前
記遅延素子の出力端子の中のボー周期間隔に相当する出
力端子からそれぞれ出力信号を取り出して係数を掛け乗
算結果を出力するボー間隔タップと、前記ボー間隔タッ
プへ入力される前記遅延素子出力端子以外の前記遅延素
子出力端子の中における各出力端子から出力信号を取り
出し係数を掛け乗算結果を出力する付加タップと、付加
タッブの出力を1つ以上選択し加算を行う選択器と、前
記各ボー間隔タップの各出力信号と前記選択器の出力信
号を加算して加算結果を出力する加算器と、前記加算器
の出力信号を評価し前記ボー間隔タップの係数と前記選
択器で選択された前記付加タップの係数を修正するため
の修正信号を出力すると共に、初期引き込み時に前記選
択器で選択される付加タップの位置と選択される付加タ
ップの数の少なくともどちらか一方を変えながら最適値
を見つけるための信号を前記選択器へ出力する修正器と
を備えていることを特徴とする。
[Means for Solving the Problems] In the tap interval mixing type automatic equalizer of the present invention, there is a delay in the sampling period when the input signal is a digital signal sampled at a sampling period corresponding to an integer fraction of the baud period. A delay element group having a plurality of delay elements connected in cascade, and an output signal from an output terminal corresponding to a baud period interval among the output terminals of each delay element in the delay element group are extracted and multiplied by a coefficient. A baud interval tap that outputs a multiplication result, and an addition that extracts an output signal from each output terminal of the delay element output terminal other than the delay element output terminal that is input to the baud interval tap, multiplies it by a coefficient, and outputs a multiplication result. a selector that selects and adds one or more outputs of the tap and the additional tap; an adder that adds each output signal of each of the baud interval taps and the output signal of the selector and outputs the addition result; Evaluates the output signal of the adder and outputs a correction signal for modifying the coefficient of the baud interval tap and the coefficient of the additional tap selected by the selector, and also outputs a correction signal for modifying the coefficient of the baud interval tap and the additional tap selected by the selector at the time of initial pull-in. The present invention is characterized by comprising a corrector that outputs a signal to the selector to find the optimum value while changing at least one of the tap position and the number of additional taps to be selected.

【0008】[0008]

【作用】本発明では、エイリアスによる影響を除くため
に、ボー間隔型自動等化器に必要最小限の付加タップを
付加することにより、分数間隔型自動等化器よりも少な
い演算処理量で分数間隔型自動等化器と同等の特性を実
現することができる。また、自動等化器の初期引き込み
時に修正器で加算器の出力信号の品質を監視し、付加タ
ップ数と付加タップの位置の少なくともいずれか一方を
制御する信号を選択器へ出力することにより、選択器で
選択される付加タップの数と位置が決定される。
[Operation] In the present invention, in order to eliminate the influence of aliasing, by adding the minimum necessary additional taps to the baud-spaced automatic equalizer, it is possible to calculate fractional Characteristics equivalent to interval type automatic equalizers can be achieved. In addition, by monitoring the quality of the output signal of the adder with a corrector during the initial pull-in of the automatic equalizer, and outputting a signal to the selector to control at least one of the number of additional taps and the position of the additional taps, The number and location of additional taps selected by the selector are determined.

【0009】[0009]

【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の1つの付加タップの位置を制御する
実施例のブロック図である。遅延素子1はボー周期の半
分の遅延量(T/2)を持っている。これら遅延素子1
が8個縦続されて遅延素子群2を構成している。各遅延
素子1の出力は、1つおきにタップ3に接続される。タ
ップ3では、それぞれタップ係数が掛けられ、タップ3
の出力信号として加算器6で加算される。一方、タップ
3に接続されなかった各遅延素子1の出力信号は、選択
器4へ入力され、その中の1つが選択される。選択器4
の出力信号は、付加タップ5でタップ係数を掛けられて
加算器5で加算される。修正器7では、加算器6の出力
信号を評価し等化特性が最適になるようにタップ3の係
数を修正すると共に、選択器5に入力される信号の中か
ら1つを選択し、かつ、タップ係数を修正する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the present invention for controlling the position of one additional tap. Delay element 1 has a delay amount (T/2) that is half the baud period. These delay elements 1
Eight of them are connected in cascade to form the delay element group 2. The output of each delay element 1 is connected to every other tap 3. At tap 3, each tap coefficient is multiplied, and tap 3
The adder 6 adds the signals as output signals. On the other hand, the output signals of the respective delay elements 1 not connected to the tap 3 are input to the selector 4, and one of them is selected. Selector 4
The output signals of are multiplied by a tap coefficient at an additional tap 5 and added at an adder 5. The modifier 7 evaluates the output signal of the adder 6 and modifies the coefficient of the tap 3 so that the equalization characteristic is optimal, and also selects one of the signals input to the selector 5. , modify the tap coefficient.

【0010】図2は本発明の付加タップの数を制御する
実施例のブロック図である。遅延素子8はボー周期の半
分の遅延量(T/2)を持っている。これら遅延素子8
が8個縦続されて遅延素子群9を構成している。各遅延
素子8の出力は、1つおきにタップ10に接続される。 タップ10では、それぞれタップ係数が掛けられ、タッ
プ10の出力信号として加算器13で加算される。一方
、タップ10に接続されなかった各遅延素子8の出力信
号は、付加タップ11に接続される。付加タップ11の
出力信号は、選択器12へ入力され、タップ10の中の
センタータップから近い順に取り込まれて加算される。 付加タップ11をいくつ取り込むかは修正器14の出力
信号によって決定される。選択器12の出力信号は、加
算器13で各タップ11の出力信号と加算される。修正
器14では、加算器13の出力信号を評価し最小のタッ
プ数で所要等化特性が得られるようにタップ8の係数を
修正すると共に、選択器12で取り込む付加タップ11
の乗算とタップ係数の修正を行う。選択器12で選択さ
れなかった付加タップ11の演算は行わない。
FIG. 2 is a block diagram of an embodiment of the present invention for controlling the number of additional taps. The delay element 8 has a delay amount (T/2) that is half the baud period. These delay elements 8
Eight pieces are connected in cascade to form the delay element group 9. The output of each delay element 8 is connected to every other tap 10. At the taps 10, the signals are multiplied by tap coefficients, and the signals are added together at the adder 13 as output signals of the taps 10. On the other hand, the output signal of each delay element 8 that is not connected to the tap 10 is connected to the additional tap 11. The output signals of the additional taps 11 are input to the selector 12, taken in from the center taps of the taps 10 in order of proximity, and added. The number of additional taps 11 to be included is determined by the output signal of the modifier 14. The output signal of the selector 12 is added to the output signal of each tap 11 in an adder 13. The modifier 14 evaluates the output signal of the adder 13 and modifies the coefficient of the tap 8 so that the required equalization characteristics can be obtained with the minimum number of taps.
Multiply and correct the tap coefficient. No calculation is performed for additional taps 11 that are not selected by the selector 12.

【0011】図3は本発明の付加タップの位置と数を制
御する実施例のブロック図である。遅延素子15はボー
周期の半分の遅延量(T/2)を持っている。これら遅
延素子15が8個縦続されて遅延素子群16を構成して
いる。各遅延素子15の出力は、1つおきにタップ17
に接続される。タップ17では、それぞれタップ係数が
掛けられ、タップ17の出力信号として加算器20で加
算される。一方、タップ17に接続されなかった各遅延
素子15の出力信号は、付加タップ18に接続される。 付加タップ18の出力信号は、選択器19へ入力される
。選択器19では、修正器21からの信号により、1つ
以上の付加タップ18の出力信号が選択され、かつ加算
され出力される。選択器19の出力信号は、加算器20
でタップ17の出力信号と共に加算される。修正器21
では、加算器20の出力信号を評価することによりタッ
プ15の係数を修正し、かつ最小の付加タップ数で所要
等化特性が得られるように選択器19で選択するタップ
の位置と数を決定すると共に、選択器19で選択された
付加タップ18の乗算とタップ係数の修正を行う。選択
器19で選択されなかった付加タップ18の演算は行わ
ない。
FIG. 3 is a block diagram of an embodiment of the present invention for controlling the location and number of additional taps. The delay element 15 has a delay amount (T/2) that is half the baud period. Eight of these delay elements 15 are connected in series to form a delay element group 16. The output of each delay element 15 is connected to every other tap 17.
connected to. At the taps 17, the signals are respectively multiplied by tap coefficients, and added by an adder 20 as output signals of the taps 17. On the other hand, the output signal of each delay element 15 that is not connected to the tap 17 is connected to the additional tap 18. The output signal of the additional tap 18 is input to the selector 19. In the selector 19, the output signals of one or more additional taps 18 are selected based on the signal from the corrector 21, added, and output. The output signal of the selector 19 is sent to the adder 20
is added together with the output signal of tap 17. Corrector 21
Now, by evaluating the output signal of the adder 20, the coefficient of the tap 15 is corrected, and the position and number of taps to be selected by the selector 19 are determined so that the required equalization characteristics can be obtained with the minimum number of additional taps. At the same time, the additional tap 18 selected by the selector 19 is multiplied and the tap coefficient is corrected. No calculation is performed for additional taps 18 that are not selected by the selector 19.

【0012】次に、本実施例の動作例を図3を用いて説
明する。選択器19において、付加タップ18の出力信
号が一つも選択されなければ、ボー間隔型自動等化器と
して動作し、付加タップ18の出力信号が全部選択され
れば、分数間隔型自動等化器として動作する。本発明で
は、ボー周期間隔型自動等化器の一部分を分数周期間隔
型自動等化器に置き換えられた自動等化器として動作す
る。
Next, an example of the operation of this embodiment will be explained with reference to FIG. If the selector 19 does not select any of the output signals of the additional taps 18, it operates as a baud-spaced automatic equalizer, and if all the output signals of the additional taps 18 are selected, it operates as a fractional-spaced automatic equalizer. operates as The present invention operates as an automatic equalizer in which a portion of the Baud period interval type automatic equalizer is replaced with a fractional period interval type automatic equalizer.

【0013】修正器21において、タップ17および付
加タップ18のタップ係数の修正は、加算器20の出力
信号から最大傾斜法を用いて常時修正されていく。一方
、選択器19で選択される付加タップ18の位置と数の
決定は、自動等化器の初期引き込み時に、選択器19で
選択される付加タップ18の位置と数の全ての組み合わ
せについて探索し、最も少ない付加タップ数で、所要等
化特性が得られる組み合わせを見つけて設定する。この
時に、選択されなかった付加タップ18は、これ以降の
演算を停止する。これにより、通常動作時の演算量を削
減することができる。
In the corrector 21, the tap coefficients of the tap 17 and the additional tap 18 are constantly corrected using the maximum slope method from the output signal of the adder 20. On the other hand, the positions and numbers of the additional taps 18 to be selected by the selector 19 are determined by searching for all combinations of the positions and numbers of the additional taps 18 to be selected by the selector 19 at the initial pull-in of the automatic equalizer. , find and set a combination that provides the required equalization characteristics with the least number of additional taps. At this time, the additional taps 18 that have not been selected stop their subsequent calculations. Thereby, the amount of calculations during normal operation can be reduced.

【0014】選択器19で、選択される付加タップ18
の数を一つに固定し、付加タップ18の位置だけが修正
器21によって制御される方式が図1である。
Additional tap 18 selected by selector 19
FIG. 1 shows a method in which the number of taps is fixed to one and only the position of the additional tap 18 is controlled by the corrector 21.

【0015】選択器19において、付加タップ18は、
センタータップから近い順に優先的に選択され、選択さ
れる付加タップ18の数だけが修正器21によって制御
される方式が図2である。
In the selector 19, the additional tap 18 is
FIG. 2 shows a system in which the additional taps 18 are selected preferentially in the order of distance from the center tap, and only the number of selected additional taps 18 is controlled by the corrector 21.

【0016】また、遅延量がボー周期の1/3や1/4
である遅延素子を用いても本発明の等化器が構成できる
[0016] Also, the amount of delay is 1/3 or 1/4 of the baud period.
The equalizer of the present invention can also be configured using a delay element.

【0017】[0017]

【発明の効果】以上説明したように本発明では、ボー周
期間隔型自動等化器の一部を分数周期間隔型自動等化器
に置き換えることにより、ボー周期間隔型の欠点である
入力信号と自動等化器の位相が一致していないときに生
じる等化特性の劣化を低減できる効果もある。
As explained above, in the present invention, by replacing a part of the baud period interval type automatic equalizer with a fractional period interval type automatic equalizer, the input signal, which is a drawback of the baud period interval type, can be improved. This also has the effect of reducing deterioration in equalization characteristics that occurs when the phases of the automatic equalizers do not match.

【0018】また、分数周期間隔型自動等化器よりもタ
ップ数を少なくできるので、タップ係数を掛ける乗算処
理や、タップの出力を加算する加算処理の量を低減でき
る効果もある。
Furthermore, since the number of taps can be reduced compared to the fractional cycle interval type automatic equalizer, there is an effect that the amount of multiplication processing for multiplying tap coefficients and addition processing for adding up the outputs of the taps can be reduced.

【図面の簡単な説明】[Brief explanation of drawings]

【図1】本発明において、付加するタップの位置を制御
する方式の実施例のブロック図である。
FIG. 1 is a block diagram of an embodiment of a method for controlling the position of an added tap in the present invention.

【図2】本発明において、付加するタップの数を制御す
る方式の実施例のブロック図である。
FIG. 2 is a block diagram of an embodiment of a method for controlling the number of added taps in the present invention.

【図3】本発明において、付加するタップの数と位置を
制御する方式の実施例のブロック図である。
FIG. 3 is a block diagram of an embodiment of a method for controlling the number and position of added taps in the present invention.

【図4】ボー周期間隔型自動等化器のブロック図である
FIG. 4 is a block diagram of a baud period interval type automatic equalizer.

【図5】分数周期間隔型自動等化器のブロック図である
FIG. 5 is a block diagram of a fractional period interval type automatic equalizer.

【図6】ボー周期型自動等化器の出力信号のスペクトル
図である。
FIG. 6 is a spectral diagram of an output signal of a Baud periodic automatic equalizer.

【符号の説明】[Explanation of symbols]

1    遅延素子 2    遅延素子群 3    タップ 4    選択器 5    付加タップ 6    加算器 7    修正器 8    遅延素子 9    遅延素子群 10    タップ 11    付加タップ 12    選択器 13    加算器 14    修正器 15    遅延素子 16    遅延素子群 17    タップ 18    付加タップ 19    選択器 20    加算器 21    修正器 22    遅延素子 23    遅延素子群 24    タップ 25    加算器 26    修正器 27    遅延素子 28    遅延素子群 29    タップ 30    加算器 31    修正器 1 Delay element 2 Delay element group 3 Tap 4 Selector 5 Additional tap 6 Adder 7 Modifier 8 Delay element 9 Delay element group 10 Tap 11 Additional tap 12 Selector 13 Adder 14 Modifier 15 Delay element 16 Delay element group 17 Tap 18 Additional tap 19 Selector 20 Adder 21 Modifier 22 Delay element 23 Delay element group 24 Tap 25 Adder 26 Modifier 27 Delay element 28 Delay element group 29 Tap 30 Adder 31 Modifier

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】  ボー周期の整数分の1に相当するサン
プル周期でサンプルされたデジタル信号を入力信号とす
るサンプル周期の遅延を持つ遅延素子が複数縦続接続さ
れた遅延素子群と、前記遅延素子群の中の各前記遅延素
子の出力端子の中のボー周期間隔に相当する出力端子か
らそれぞれ出力信号を取り出して係数を掛け乗算結果を
出力するボー間隔タップと、前記ボー間隔タップへ入力
される前記遅延素子出力端子以外の前記遅延素子出力端
子の中における各出力から1つの出力信号を取り出す選
択器と、前記選択器の出力信号に係数を掛け乗算結果を
出力する付加タップと、前記各ボー間隔タップの各出力
信号と前記付加タップの出力信号を加算して加算結果を
出力する加算器と、前記加算器の出力信号を評価し前記
ボー間隔タップの係数と前記付加タップの係数を修正す
るための修正信号を出力すると共に初期引き込み時にタ
ップの付加位置を変えながら最適値を見つけるための信
号を前記選択器へ出力する修正器とから構成されている
ことを特徴とするタップ間隔混合型自動等化器。
1. A delay element group comprising a plurality of cascade-connected delay elements each having a delay of a sampling period, the input signal being a digital signal sampled at a sampling period corresponding to an integer fraction of a baud period, and the delay element A baud interval tap that takes out an output signal from an output terminal corresponding to the baud period interval among the output terminals of each of the delay elements in the group, multiplies it by a coefficient, and outputs the multiplication result, and inputs the output signal to the baud interval tap. a selector that takes out one output signal from each output of the delay element output terminals other than the delay element output terminal; an additional tap that multiplies the output signal of the selector by a coefficient and outputs a multiplication result; an adder that adds each output signal of the interval tap and the output signal of the additional tap and outputs the addition result; and an adder that evaluates the output signal of the adder and corrects the coefficient of the baud interval tap and the coefficient of the additional tap. and a corrector that outputs a correction signal for finding the optimum value while changing the tap addition position during initial pull-in to the selector. Equalizer.
【請求項2】  ボー周期の整数分の1に相当するサン
プル周期でサンプルされたデジタル信号を入力信号とす
るサンプル周期の遅延を持つ遅延素子が複数縦続接続さ
れた遅延素子群と、前記遅延素子群の中の各前記遅延素
子の出力端子の中のボー周期間隔に相当する出力端子か
らそれぞれ出力信号を取り出して係数を掛け乗算結果を
出力するボー間隔タップと、前記ボー間隔タップへ入力
される前記遅延素子出力端子以外の前記遅延素子出力端
子の中における各出力端子から出力信号を取り出し係数
を掛け乗算結果を出力する付加タップと、センタータッ
プから近い順に付加タップを選択し加算を行う選択器と
、前記各ボー間隔タップの各出力信号と前記選択器の出
力信号を加算して加算結果を出力する加算器と、前記加
算器の出力信号を評価し前記ボー間隔タップの係数と前
記選択器で選択された前記付加タップの係数を修正する
ための修正信号を出力すると共に初期引き込み時に付加
タップの数を変えながら最適値を見つけるための信号を
前記選択器へ出力する修正器とから構成されていること
を特徴とするタップ間隔混合型自動等化器。
2. A delay element group comprising a plurality of cascade-connected delay elements having a delay of a sample period whose input signal is a digital signal sampled at a sample period corresponding to an integer fraction of a baud period, and the delay element A baud interval tap that takes out an output signal from an output terminal corresponding to the baud period interval among the output terminals of each of the delay elements in the group, multiplies it by a coefficient, and outputs the multiplication result, and inputs the output signal to the baud interval tap. an additional tap that extracts an output signal from each output terminal among the delay element output terminals other than the delay element output terminal, multiplies it by a coefficient, and outputs a multiplication result; and a selector that selects additional taps in order of proximity to the center tap and adds them. an adder that adds each output signal of each of the baud interval taps and the output signal of the selector and outputs the addition result; and an adder that evaluates the output signal of the adder and calculates the coefficient of the baud interval tap and the selector. and a corrector that outputs a correction signal for correcting the coefficient of the additional tap selected in the selector, and outputs a signal for finding the optimum value while changing the number of additional taps at the time of initial pull-in to the selector. A mixed tap interval automatic equalizer.
【請求項3】  ボー周期の整数分の1に相当するサン
プル周期でサンプルされたデジタル信号を入力信号とす
るサンプル周期の遅延を持つ遅延素子が複数縦続接続さ
れた遅延素子群と、前記遅延素子群の中の各前記遅延素
子の出力端子の中のボー周期間隔に相当する出力端子か
らそれぞれ出力信号を取り出して係数を掛け乗算結果を
出力するボー間隔タップと、前記ボー間隔タップへ入力
される前記遅延素子出力端子以外の前記遅延素子出力端
子の中における各出力端子から出力信号を取り出し係数
を掛け乗算結果を出力する付加タップと、付加タップを
1つ以上選択し加算を行う選択器と、前記各ボー間隔タ
ップの各出力信号と前記選択器の出力信号を加算して加
算結果を出力する加算器と、前記加算器の出力信号を評
価し前記ボー間隔タップの係数と前記選択器で選択され
た前記付加タップの係数を修正するための修正信号を出
力すると共に初期引き込み時に付加タップの位置と数を
変えながら最適値を見つけるための信号を前記選択器へ
出力する修正器とから構成されていることを特徴とする
タップ間隔混合型自動等化器。
3. A delay element group comprising a plurality of cascade-connected delay elements having a delay of a sample period whose input signal is a digital signal sampled at a sample period corresponding to an integer fraction of a baud period, and the delay element A baud interval tap that takes out an output signal from an output terminal corresponding to the baud period interval among the output terminals of each of the delay elements in the group, multiplies it by a coefficient, and outputs the multiplication result, and inputs the output signal to the baud interval tap. an additional tap that extracts an output signal from each output terminal among the delay element output terminals other than the delay element output terminal, multiplies it by a coefficient, and outputs a multiplication result; a selector that selects one or more additional taps and performs addition; an adder that adds each output signal of each of the baud interval taps and an output signal of the selector and outputs the addition result; and an adder that evaluates the output signal of the adder and selects the coefficient of the baud interval tap and the selector. a corrector that outputs a correction signal for correcting the coefficient of the additional tap that has been selected, and outputs a signal to the selector for finding the optimum value while changing the position and number of the additional tap during initial pull-in. A mixed tap interval automatic equalizer.
JP13049591A 1991-05-02 1991-05-02 Tap interval mixing type automatic equalizer Withdrawn JPH04330818A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP13049591A JPH04330818A (en) 1991-05-02 1991-05-02 Tap interval mixing type automatic equalizer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13049591A JPH04330818A (en) 1991-05-02 1991-05-02 Tap interval mixing type automatic equalizer

Publications (1)

Publication Number Publication Date
JPH04330818A true JPH04330818A (en) 1992-11-18

Family

ID=15035634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13049591A Withdrawn JPH04330818A (en) 1991-05-02 1991-05-02 Tap interval mixing type automatic equalizer

Country Status (1)

Country Link
JP (1) JPH04330818A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6496845B1 (en) 1998-11-18 2002-12-17 Nec Corporation Low pass filter
JP2012199959A (en) * 2003-02-18 2012-10-18 Qualcomm Inc Communication receiver with adaptive equalizer
US8615200B2 (en) 2003-02-18 2013-12-24 Qualcomm Incorporated Systems and methods for improving channel estimation

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6496845B1 (en) 1998-11-18 2002-12-17 Nec Corporation Low pass filter
JP2012199959A (en) * 2003-02-18 2012-10-18 Qualcomm Inc Communication receiver with adaptive equalizer
US8615200B2 (en) 2003-02-18 2013-12-24 Qualcomm Incorporated Systems and methods for improving channel estimation

Similar Documents

Publication Publication Date Title
US7120193B2 (en) Decision feedback equalizer with dynamic feedback control
US7421021B2 (en) Adaptive signal equalizer with adaptive error timing and precursor/postcursor configuration control
US5414733A (en) Decision feedback equalizer employing fixed ratio postcursor taps for minimizing noise and intersymbol interference in signals conveyed over high speed data service loop
US5402445A (en) Decision feedback equalizer
US7039104B2 (en) Adaptive coefficient signal generator for adaptive signal equalizers with fractionally-spaced feedback
KR100320213B1 (en) Real and complex compatible channel equalizer
JPH0879135A (en) Digital signal error reduction device
US7035330B2 (en) Decision feedback equalizer with dynamic feedback control
JPH04330818A (en) Tap interval mixing type automatic equalizer
US6396548B1 (en) System and method for multimode operation of a digital filter with shared resources
KR100260806B1 (en) Equalizer
US4547889A (en) Auto-orthogonalizing system of equalization adapted to a range of discrete frequencies and equalizer which activates the system
KR19990084482A (en) Method and apparatus for removing co-channel interference signal from signal processing method and apparatus in receiver of demodulation / modulation digital communication system with reference signal
JPH04183016A (en) Tap interval hybrid type equalizer
JPS5945251B2 (en) sampling phase control device
JP3138586B2 (en) Adaptive equalizer and adaptive diversity equalizer
KR100767692B1 (en) A equalizer
JP2592390B2 (en) Adaptive automatic equalization method
JP2635668B2 (en) Digital waveform equalizer
JPH0340515A (en) Decision feedback type equalizer
JP3244522B2 (en) Adaptive filtering method and adaptive filter
JPH0614626B2 (en) Automatic waveform equalizer
JP3081127B2 (en) Equalization circuit
JP2995757B2 (en) Adaptive equalizer
KR19980053222A (en) How to update the proper counting time on the equalizer tab

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19980806