JPH04260157A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH04260157A JPH04260157A JP3021907A JP2190791A JPH04260157A JP H04260157 A JPH04260157 A JP H04260157A JP 3021907 A JP3021907 A JP 3021907A JP 2190791 A JP2190791 A JP 2190791A JP H04260157 A JPH04260157 A JP H04260157A
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- Japan
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- data
- cache memory
- system bus
- cpus
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- 230000015654 memory Effects 0.000 claims abstract description 85
- 230000000717 retained effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムに関する。
テムに関する。
【０００２】
【従来の技術】図８は、従来の典型的なマルチプロセッ
サシステムの一構成例を示している。図８において、各
キャッシュメモリ８２２、８３２は、それぞれ他のキャ
ッシュメモリとは独立にその内容を更新していく。すな
わち、各キャッシュメモリ８２２、８３２は、自らがそ
れぞれ属する各処理ユニット８２、８３内の各ＣＰＵ８
２１、８３１からの要求に応じて、システムバス８０を
使用する権利を獲得し、主記憶８１、あるいは他のキャ
ッシュメモリからＣＰＵが要求しているデータを受け取
り、それぞれのキャッシュメモリ内部に格納する。した
がって、システムバス８０上を転送されたデータを取り
込むキャッシュメモリは、そのデータの転送を要求した
処理ユニット内のキャシュメモリただ１つである。例え
ば、処理ユニット８２内のＣＰＵ８２１からの要求によ
って転送されたデータが新たに格納されるのは、キャッ
シュメモリ８２２のみである。
サシステムの一構成例を示している。図８において、各
キャッシュメモリ８２２、８３２は、それぞれ他のキャ
ッシュメモリとは独立にその内容を更新していく。すな
わち、各キャッシュメモリ８２２、８３２は、自らがそ
れぞれ属する各処理ユニット８２、８３内の各ＣＰＵ８
２１、８３１からの要求に応じて、システムバス８０を
使用する権利を獲得し、主記憶８１、あるいは他のキャ
ッシュメモリからＣＰＵが要求しているデータを受け取
り、それぞれのキャッシュメモリ内部に格納する。した
がって、システムバス８０上を転送されたデータを取り
込むキャッシュメモリは、そのデータの転送を要求した
処理ユニット内のキャシュメモリただ１つである。例え
ば、処理ユニット８２内のＣＰＵ８２１からの要求によ
って転送されたデータが新たに格納されるのは、キャッ
シュメモリ８２２のみである。
【０００３】
【発明が解決しようとする課題】上記のように、従来の
マルチプロセッサシステムでは、システムバス上を転送
されたデータを格納するキャッシュメモリは、データ転
送を要求した処理ユニット内のキャッシュメモリのみで
ある。したがって、他の処理ユニットが同一のデータを
必要とする場合には、それがデータ転送の直後であった
としても、自らのキャッシュメモリにそのデータが既に
存在していた場合を除いて、再度システムバス上でのデ
ータ転送を行わなければならず、同一のデータが連続的
に何度もシステムバスを占有してしまう効率の悪さを生
じることになる。
マルチプロセッサシステムでは、システムバス上を転送
されたデータを格納するキャッシュメモリは、データ転
送を要求した処理ユニット内のキャッシュメモリのみで
ある。したがって、他の処理ユニットが同一のデータを
必要とする場合には、それがデータ転送の直後であった
としても、自らのキャッシュメモリにそのデータが既に
存在していた場合を除いて、再度システムバス上でのデ
ータ転送を行わなければならず、同一のデータが連続的
に何度もシステムバスを占有してしまう効率の悪さを生
じることになる。
【０００４】本発明の目的は、従来のマルチプロセッサ
システムにおける前述のような欠点を除去し、少なくと
も前回のバスサイクルでシステムバス上を転送されたデ
ータは、システムを構成しているすべての処理ユニット
において、新たなバスサイクルを実行せずに使用可能と
することにある。
システムにおける前述のような欠点を除去し、少なくと
も前回のバスサイクルでシステムバス上を転送されたデ
ータは、システムを構成しているすべての処理ユニット
において、新たなバスサイクルを実行せずに使用可能と
することにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため、複数のＣＰＵと、一つのシステムバスと、前
記各ＣＰＵと前記システムバスとの間にそれぞれ接続さ
れる前記ＣＰＵと同数のキャッシュメモリとを具備し、
前記各キャッシュメモリは、前記システムバス上を転送
されたアドレス及びデータを、接続されている前記ＣＰ
Ｕの動作とは独立して無条件に、ある一定期間保持する
ことを特徴とするマルチプロセッサシステムである。
するため、複数のＣＰＵと、一つのシステムバスと、前
記各ＣＰＵと前記システムバスとの間にそれぞれ接続さ
れる前記ＣＰＵと同数のキャッシュメモリとを具備し、
前記各キャッシュメモリは、前記システムバス上を転送
されたアドレス及びデータを、接続されている前記ＣＰ
Ｕの動作とは独立して無条件に、ある一定期間保持する
ことを特徴とするマルチプロセッサシステムである。
【０００６】また、本発明は上記に加えて、キャッシュ
メモリがデータを無条件に内部に保持する記憶容量を可
変にする機構を具備したことを特徴とするマルチプロセ
ッサシステムである。
メモリがデータを無条件に内部に保持する記憶容量を可
変にする機構を具備したことを特徴とするマルチプロセ
ッサシステムである。
【０００７】また、本発明は、複数のＣＰＵと、一つの
システムバスと、前記各ＣＰＵと前記システムバスとの
間にそれぞれ接続される前記ＣＰＵと同数のキャッシュ
メモリとを具備し、前記システムバスは転送されるデー
タが前記複数のＣＰＵによって共有されることを示す共
有指示信号を有し、前記各キャッシュメモリは前記共有
指示信号の値に応じて、前記システムバス上を転送され
たアドレス、及びデータを、接続されている前記ＣＰＵ
の動作とは独立して、ある一定期間保持することを特徴
とするマルチプロセッサシステムである。
システムバスと、前記各ＣＰＵと前記システムバスとの
間にそれぞれ接続される前記ＣＰＵと同数のキャッシュ
メモリとを具備し、前記システムバスは転送されるデー
タが前記複数のＣＰＵによって共有されることを示す共
有指示信号を有し、前記各キャッシュメモリは前記共有
指示信号の値に応じて、前記システムバス上を転送され
たアドレス、及びデータを、接続されている前記ＣＰＵ
の動作とは独立して、ある一定期間保持することを特徴
とするマルチプロセッサシステムである。
【０００８】
【作用】本発明は上記した構成により、マルチプロセッ
サシステムを構成しているある一つの処理ユニット内の
キャッシュメモリへのデータ転送が行われると、無条件
に、あるいは共有指示信号による表示によって、そのデ
ータが他のすべてのキャッシュメモリに対しても格納さ
れることになる。したがって、システムバス上を転送さ
れた共有データは、すべての処理ユニット内のキャッシ
ュメモリに一定期間格納されるため、その間は、同一の
共有データがシステムバス上を転送されることはなく、
システムバスを効率的に利用できることになる。
サシステムを構成しているある一つの処理ユニット内の
キャッシュメモリへのデータ転送が行われると、無条件
に、あるいは共有指示信号による表示によって、そのデ
ータが他のすべてのキャッシュメモリに対しても格納さ
れることになる。したがって、システムバス上を転送さ
れた共有データは、すべての処理ユニット内のキャッシ
ュメモリに一定期間格納されるため、その間は、同一の
共有データがシステムバス上を転送されることはなく、
システムバスを効率的に利用できることになる。
【０００９】
【実施例】（実施例１）以下、本発明の一実施例につい
て図１、図２、図３、図４、図５、図６を参照しながら
説明する。
て図１、図２、図３、図４、図５、図６を参照しながら
説明する。
【００１０】図１は、本発明のマルチプロセッサシステ
ムの一構成例である。図１と図８との相違は、各ＣＰＵ
とシステムバスとの間に、従来より用いられているキャ
ッシュメモリＡの他にシステムバス上のデータを無条件
にすべて取り込むキャッシュメモリＢが接続されている
点である。ただし、システムバス上のデータをキャッシ
ュメモリＡに取り込む場合は、キャッシュメモリＢに取
り込む必要はない。
ムの一構成例である。図１と図８との相違は、各ＣＰＵ
とシステムバスとの間に、従来より用いられているキャ
ッシュメモリＡの他にシステムバス上のデータを無条件
にすべて取り込むキャッシュメモリＢが接続されている
点である。ただし、システムバス上のデータをキャッシ
ュメモリＡに取り込む場合は、キャッシュメモリＢに取
り込む必要はない。
【００１１】上記構成において、あるＣＰＵ（ここでは
、ＣＰＵ１２１とする。）が自らのキャッシュメモリＡ
（ここでは、キャッシュメモリＡ１２２）内に存在しな
いデータ（ここでは、データＤとする。）の供給を要求
した場合の転送データの流れについて説明する。
、ＣＰＵ１２１とする。）が自らのキャッシュメモリＡ
（ここでは、キャッシュメモリＡ１２２）内に存在しな
いデータ（ここでは、データＤとする。）の供給を要求
した場合の転送データの流れについて説明する。
【００１２】キャッシュメモリＡ１２２にデータＤが存
在しないことを確認したＣＰＵ１２１は、次にキャッシ
ュメモリＢ１２３を探索する。
在しないことを確認したＣＰＵ１２１は、次にキャッシ
ュメモリＢ１２３を探索する。
【００１３】キャッシュメモリＢ１２３にもデータＤが
存在しない場合（図２）、処理ユニット１２は、システ
ムバス１０に対してデータＤの転送を要求する。システ
ムバスへのデータ要求は、従来例と同様である。その後
、システムバス１０を転送されたデータＤは、キャッシ
ュメモリＡ１２２ａに格納されるが、さらに他のすべて
の処理ユニット内のキャッシュメモリＢ、ここではキャ
ッシュメモリＢ１３３ａにもデータＤが格納される。 キャッシュメモリＢはＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ
Ｆｉｒｓｔ−Ｏｕｔ）構造を有しており、データＤの格
納に伴い、キャッシュメモリＢ１３３ａに最初に格納さ
れていたデータ（ここでは、データＡ’）はキャッシュ
メモリＢ内部から消去される。以上に示したデータ転送
により、各キャッシュメモリの内容は、図２から図３へ
と変化する。
存在しない場合（図２）、処理ユニット１２は、システ
ムバス１０に対してデータＤの転送を要求する。システ
ムバスへのデータ要求は、従来例と同様である。その後
、システムバス１０を転送されたデータＤは、キャッシ
ュメモリＡ１２２ａに格納されるが、さらに他のすべて
の処理ユニット内のキャッシュメモリＢ、ここではキャ
ッシュメモリＢ１３３ａにもデータＤが格納される。 キャッシュメモリＢはＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ
Ｆｉｒｓｔ−Ｏｕｔ）構造を有しており、データＤの格
納に伴い、キャッシュメモリＢ１３３ａに最初に格納さ
れていたデータ（ここでは、データＡ’）はキャッシュ
メモリＢ内部から消去される。以上に示したデータ転送
により、各キャッシュメモリの内容は、図２から図３へ
と変化する。
【００１４】次に、キャッシュメモリＢ１２３にデータ
Ｄが存在した場合（図４）について、図１、図５、及び
図６を用いて説明する。図５は、図４の状態から生じる
各データの流れをキャッシュメモリを中心に表している
。必要なデータＤをキャッシュメモリＢ１２３ｂ内部に
見いだしたＣＰＵ１２１は、データＤをキャッシュメモ
リＡ１２２ｂ内に取り込もうとする。その際、データＤ
によって置き換えられるデータＣは、主記憶１１へフラ
ッシュされるためにシステムバス１０上に転送される。 各キャッシュメモリＢは、バス上を転送されるデータす
べてを無条件に内部に取り込むので、キャッシュメモリ
Ａ１２２ｂからフラッシュされたデータＣは、システム
上のすべてのキャッシュメモリＢ、ここではキャッシュ
メモリＢ１２３ｂ、及びキャッシュメモリＢ１３３ｂに
取り込まれ、格納される。キャッシュメモリＢ１２３ｂ
では、データＤがキャッシュメモリＡ１２２ｂに取り込
まれたために生じた１データ分の空き領域を詰めるよう
にしてデータＣが取り込まれる。キャッシュメモリＢ１
３３ｂでは、最初に格納されていたデータＡ’が消去さ
れ、データＣが格納される。以上のようにして、キャッ
シュメモリの内容は、図４から図６へと変化する。
Ｄが存在した場合（図４）について、図１、図５、及び
図６を用いて説明する。図５は、図４の状態から生じる
各データの流れをキャッシュメモリを中心に表している
。必要なデータＤをキャッシュメモリＢ１２３ｂ内部に
見いだしたＣＰＵ１２１は、データＤをキャッシュメモ
リＡ１２２ｂ内に取り込もうとする。その際、データＤ
によって置き換えられるデータＣは、主記憶１１へフラ
ッシュされるためにシステムバス１０上に転送される。 各キャッシュメモリＢは、バス上を転送されるデータす
べてを無条件に内部に取り込むので、キャッシュメモリ
Ａ１２２ｂからフラッシュされたデータＣは、システム
上のすべてのキャッシュメモリＢ、ここではキャッシュ
メモリＢ１２３ｂ、及びキャッシュメモリＢ１３３ｂに
取り込まれ、格納される。キャッシュメモリＢ１２３ｂ
では、データＤがキャッシュメモリＡ１２２ｂに取り込
まれたために生じた１データ分の空き領域を詰めるよう
にしてデータＣが取り込まれる。キャッシュメモリＢ１
３３ｂでは、最初に格納されていたデータＡ’が消去さ
れ、データＣが格納される。以上のようにして、キャッ
シュメモリの内容は、図４から図６へと変化する。
【００１５】このように本実施例のマルチプロセッサシ
ステムによれば、システムバス上のデータをＣＰＵの動
作と独立して無条件に取り込むキャッシュメモリを配し
たことによって、従来のマルチプロセッサシステムでは
行うことのできなかったすべての処理ユニットにおける
データ共有の１バスサイクルでの実行を実現することが
できる。
ステムによれば、システムバス上のデータをＣＰＵの動
作と独立して無条件に取り込むキャッシュメモリを配し
たことによって、従来のマルチプロセッサシステムでは
行うことのできなかったすべての処理ユニットにおける
データ共有の１バスサイクルでの実行を実現することが
できる。
【００１６】（実施例２）次に、内部に保持するデータ
数を制御可能なマルチプロセッサシステム用キャッシュ
メモリの具体例を示す。上記実施例においてはキャッシ
ュメモリＡとキャッシュメモリＢが独立に各動作を実行
するのに対し、本実施例では、図１におけるキャッシュ
メモリＡ１２２とキャッシュメモリＢ１２３、及びキャ
ッシュメモリＡ１３２とキャッシュメモリＢ１３３は一
体化しており、各ＣＰＵ１２１、及び１３１からの命令
を制御部１２４，１３４が受け取り、この制御部によっ
て各記憶容量を制御される。この制御によって、例えば
、各処理ユニットが多くの共有データを利用する場合に
はキャッシュメモリＢの容量を大きくし、逆に共有デー
タがほとんどない場合にはキャッシュメモリＢの容量を
小さくするなど、システム上で実行されるアプリケーシ
ョンの特性に応じて柔軟に構成を変更していくことが可
能になる。
数を制御可能なマルチプロセッサシステム用キャッシュ
メモリの具体例を示す。上記実施例においてはキャッシ
ュメモリＡとキャッシュメモリＢが独立に各動作を実行
するのに対し、本実施例では、図１におけるキャッシュ
メモリＡ１２２とキャッシュメモリＢ１２３、及びキャ
ッシュメモリＡ１３２とキャッシュメモリＢ１３３は一
体化しており、各ＣＰＵ１２１、及び１３１からの命令
を制御部１２４，１３４が受け取り、この制御部によっ
て各記憶容量を制御される。この制御によって、例えば
、各処理ユニットが多くの共有データを利用する場合に
はキャッシュメモリＢの容量を大きくし、逆に共有デー
タがほとんどない場合にはキャッシュメモリＢの容量を
小さくするなど、システム上で実行されるアプリケーシ
ョンの特性に応じて柔軟に構成を変更していくことが可
能になる。
【００１７】（実施例３）図７は、各ＣＰＵが共有すべ
きアドレス、及びデータであることを示す共有指示信号
がシステムバスに付加されたマルチプロセッサシステム
の一構成例である。図７において、ある処理ユニット内
のＣＰＵ（ここではＣＰＵ７２１とする。）がシステム
バスに対してデータ転送を要求すると同時に共有指示信
号をアサートした場合を考える。
きアドレス、及びデータであることを示す共有指示信号
がシステムバスに付加されたマルチプロセッサシステム
の一構成例である。図７において、ある処理ユニット内
のＣＰＵ（ここではＣＰＵ７２１とする。）がシステム
バスに対してデータ転送を要求すると同時に共有指示信
号をアサートした場合を考える。
【００１８】このデータ転送要求によってシステムバス
上に与えられたデータは、転送を要求した処理ユニット
内のキャッシュメモリ（ここではキャッシュメモリ７２
２）に取り込まれると同時に、共有指示信号７４のアサ
ートを確認した他のすべてのキャッシュメモリ（ここで
はキャッシュメモリ７３２）にも取り込まれる。
上に与えられたデータは、転送を要求した処理ユニット
内のキャッシュメモリ（ここではキャッシュメモリ７２
２）に取り込まれると同時に、共有指示信号７４のアサ
ートを確認した他のすべてのキャッシュメモリ（ここで
はキャッシュメモリ７３２）にも取り込まれる。
【００１９】共有指示信号がアサートされていない場合
には、従来のマルチプロセッサシステムと同様に、シス
テムバス上のデータは転送を要求した処理ユニット内の
キャッシュメモリのみに格納される。
には、従来のマルチプロセッサシステムと同様に、シス
テムバス上のデータは転送を要求した処理ユニット内の
キャッシュメモリのみに格納される。
【００２０】以上に示したように、図７の構成の場合に
は、必要と思われるデータを選択してキャッシュメモリ
間での共有化を図るため、すべてのキャッシュメモリに
同時に取り込まれるデータの使用頻度は極めて高くなる
と考えられる。
は、必要と思われるデータを選択してキャッシュメモリ
間での共有化を図るため、すべてのキャッシュメモリに
同時に取り込まれるデータの使用頻度は極めて高くなる
と考えられる。
【００２１】このように本実施例のマルチプロセッサシ
ステムによれば、システムバスに共有指示信号を付加し
たことによって、従来のマルチプロセッサシステムでは
行うことのできなかったすべての処理ユニットにおける
データ共有の１バスサイクルでの実行を実現することが
できる。
ステムによれば、システムバスに共有指示信号を付加し
たことによって、従来のマルチプロセッサシステムでは
行うことのできなかったすべての処理ユニットにおける
データ共有の１バスサイクルでの実行を実現することが
できる。
【００２２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、マルチプロセッサシステムでのすべての処理
ユニットにおけるデータ共有の１バスサイクルでの実行
が実現でき、複数処理ユニットでのデータ共有を頻繁に
利用するマルチプロセッサシステムにおいて、優れた性
能を提供することができる。
によれば、マルチプロセッサシステムでのすべての処理
ユニットにおけるデータ共有の１バスサイクルでの実行
が実現でき、複数処理ユニットでのデータ共有を頻繁に
利用するマルチプロセッサシステムにおいて、優れた性
能を提供することができる。
【図１】本発明の一実施例におけるマルチプロセッサシ
ステムの構成図である。
ステムの構成図である。
【図２】同実施例における必要データを有していないキ
ャッシュメモリのデータ構成図である。
ャッシュメモリのデータ構成図である。
【図３】図２におけるデータ転送終了後のキャッシュメ
モリのデータ構成図である。
モリのデータ構成図である。
【図４】同実施例における必要データを有するキャッシ
ュメモリのデータ構成図である。
ュメモリのデータ構成図である。
【図５】図４におけるデータ転送の様子を示した図であ
る。
る。
【図６】図４におけるデータ転送終了後のキャッシュメ
モリのデータ構成図である。
モリのデータ構成図である。
【図７】本発明の他実施例におけるマルチプロセッサシ
ステムの構成図である。
ステムの構成図である。
【図８】従来のマルチプロセッサシステムの構成図であ
る。
る。
１０ システムバス
１１ 主記憶
１２，１３ 処理ユニット
１２１，１３１ ＣＰＵ
１２２，１３２ キャッシュメモリＡ１２３，１３３
キャッシュメモリＢ１２４，１３４ 制御部 ７４ 共有指示信号
キャッシュメモリＢ１２４，１３４ 制御部 ７４ 共有指示信号
Claims (3)
- 【請求項１】複数のＣＰＵと、一つのシステムバスと、
前記各ＣＰＵと前記システムバスとの間にそれぞれ接続
される前記ＣＰＵと同数のキャッシュメモリとを具備し
、前記各キャッシュメモリは、前記システムバス上を転
送されたアドレス及びデータを、接続されている前記Ｃ
ＰＵの動作とは独立して無条件に、ある一定期間保持す
ることを特徴とするマルチプロセッサシステム。 - 【請求項２】キャッシュメモリがデータを無条件に内部
に保持する記憶容量を可変にする機構を具備したことを
特徴とする請求項１記載のマルチプロセッサシステム。 - 【請求項３】複数のＣＰＵと、一つのシステムバスと、
前記各ＣＰＵと前記システムバスとの間にそれぞれ接続
される前記ＣＰＵと同数のキャッシュメモリとを具備し
、前記システムバスは転送されるデータが前記複数のＣ
ＰＵによって共有されることを示す共有指示信号を有し
、前記各キャッシュメモリは前記共有指示信号の値に応
じて、前記システムバス上を転送されたアドレス及びデ
ータを、接続されている前記ＣＰＵの動作とは独立して
ある一定期間保持することを特徴とするマルチプロセッ
サシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021907A JPH04260157A (ja) | 1991-02-15 | 1991-02-15 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021907A JPH04260157A (ja) | 1991-02-15 | 1991-02-15 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260157A true JPH04260157A (ja) | 1992-09-16 |
Family
ID=12068170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021907A Pending JPH04260157A (ja) | 1991-02-15 | 1991-02-15 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04260157A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02297656A (ja) * | 1989-05-11 | 1990-12-10 | Mitsubishi Electric Corp | データ制御方式 |
-
1991
- 1991-02-15 JP JP3021907A patent/JPH04260157A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02297656A (ja) * | 1989-05-11 | 1990-12-10 | Mitsubishi Electric Corp | データ制御方式 |
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