JPH0425962A - Control system by multi-central processing unit - Google Patents
Control system by multi-central processing unitInfo
- Publication number
- JPH0425962A JPH0425962A JP13093290A JP13093290A JPH0425962A JP H0425962 A JPH0425962 A JP H0425962A JP 13093290 A JP13093290 A JP 13093290A JP 13093290 A JP13093290 A JP 13093290A JP H0425962 A JPH0425962 A JP H0425962A
- Authority
- JP
- Japan
- Prior art keywords
- program code
- rom
- central processing
- cpu
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 8
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 101100438236 Petunia hybrida CAM53 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチ中央処理装置による制御システムに関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a control system using multiple central processing units.
一般に、マルチ中央処理装置（以下ＣＰＬＩと記す）に
よる制御システムにおいては、ＣＰＵ間で共通に使用し
ているプログラムコードがあり、次にあげるものがこれ
に該当する。Generally, in a control system using a multi-central processing unit (hereinafter referred to as CPLI), there are program codes that are commonly used among the CPUs, and the following correspond to this.
・オペレーティングシステムのプログラムコード
共有バスや共有メモリを使用して０１０間でデータのや
りとりを行なうプログラムコード・同種のプログラマブ
ルデバイスに対して制御を行なうプログラムコード
・琥ったく同じ動作をするＣＰ［Ｊがシステム上に複数
ある場合、そのプラグラムコード従来のマルチＣＰＵに
よる制御システムでは、このようにＣＰＵ間で共通に使
用しているプログラムコードについても、それぞれのＣ
ＰＵごとにプログラムコードをＲＯＭに書き込んで実装
する構成となっていた。・Program code of the operating system Program code that exchanges data between 010s using the shared bus and shared memory ・Program code that controls the same type of programmable device ・CP that operates exactly the same When there are multiple program codes on a system, in conventional multi-CPU control systems, program codes that are commonly used between CPUs are
The configuration was such that the program code was written to the ROM for each PU.
上述した従来のマルチＣＰＵによる制御システムでは、
ＣＰＵ間で共通に使用しているプログラムコードについ
てもそれぞれのＣＰＵごとにプログラムコードをＲＯＭ
に書き込んで実装する構成となっているので、このため
ＣＰＵ間で共通に使用しているプログラムコードに変更
があった場合には、それを使用しているＣＰＵの数だけ
ＲＯＭにプログラムコードを書き込んで、ＲＯＭを取り
替る必要があるという欠点がある。In the conventional multi-CPU control system described above,
Program codes that are commonly used between CPUs are stored in ROM for each CPU.
Therefore, if there is a change in the program code that is commonly used between CPUs, the program code is written to the ROM for the number of CPUs that are using it. However, there is a drawback that the ROM needs to be replaced.
本発明のマルチＣＰＵによる制御システムは、複数の中
央処理装置が共有バスを介して接続しているマルチ中央
処理装置による制御システムにおいて、前記複数の中央
処理装置が共通に使用するプログラムコードと固定デー
タとを記憶する記憶装置と、この記憶装置と前記複数の
中央処理装置間を接続する共有コード転送用バスと、前
記複数の中央処理装置それぞれに前記共有コード転送用
バスを介して前記記憶装置にアクセスして前記プログラ
ムコードをキャシュするキャシュコントローラと、この
キャッシュコントローラでキャッシュしたプログラムコ
ードを記憶するキャッシュメモリとを有し、また前記記
憶装置は取替え可能なＲＯＭを有している。A multi-CPU control system of the present invention is a multi-CPU control system in which a plurality of central processing units are connected via a shared bus, and includes program codes and fixed data that are commonly used by the plurality of central processing units. a shared code transfer bus that connects the storage device and the plurality of central processing units; and a shared code transfer bus that connects the shared code transfer bus to each of the plurality of central processing units. It has a cache controller that accesses and caches the program code, and a cache memory that stores the program code cached by the cache controller, and the storage device has a replaceable ROM.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
第１図において、本実施例は中央処理装置（以下ｃｐｕ
と記す）４，５と、ＣＰＵ４，５間でデータ転送を行う
ための共有バス１と、ＣＰＵ４５で共通に使用している
プログラムコードが書込まれティるＲＯＭ３と、ＣＰＬ
Ｉ４，５がＲＯＭ３の中のプロクラムコードを参照して
プログラムコードをＣＰＵ４，５へ転送するための共有
コード転送用バス２とを有して構成し、ＣＰＵ４はＲＯ
Ｍ３の中のプログラムコードをキャッシュするためのキ
ャッシュコントローラ（以下ＣＡＣＴＬと記す）４２と
、キャッシュしたプログラムコードを格納するキャッシ
ュメモリ（以下ＣＡＭと記す）４３と、共有バス１から
転送されたまたは転送されるデータを一時記憶するバス
バッファ（以下ＢＡと記す）４１と、ＣＰＵ４の制御プ
ログラムを格納しているプログラムメモリ（以下ＰＲＯ
Ｍ）４７と、ＣＰＵ４のローカルＤＲＡＭ （以下ＬＤ
ＲＡＭと記す）４６と、被制御装置（以下ＥＱと記す）
６とインタフェースするＩ１０バッファ（以下ｌ１０Ｂ
と記す）４８と、ＣＰＵ４内全体をローカルバス（以下
ＬＢＬＪＳと記す）４４を介して制御する制御部（以下
ＣＴＬと記す〉４５とを有して構成し、ＣＰＬＪＳも同
様にＢＡ５１．ＣＡＣＴＬ５２．ＣＡＭ５３゜ＬＢＬＪ
Ｓ５４．ＬＤＲＡＭ５６．ＰＲＯＭ５７Ｉ１０Ｂ５８お
よびＣＴＬ５５とを有して構成している。In FIG. 1, this embodiment shows a central processing unit (hereinafter referred to as CPU).
) 4 and 5, a shared bus 1 for data transfer between the CPUs 4 and 5, a ROM 3 in which program codes commonly used by the CPUs 45 are written, and a CPL.
I4 and 5 refer to the program code in ROM3 and have a shared code transfer bus 2 for transferring the program code to CPU4 and 5, and CPU4 has RO
A cache controller (hereinafter referred to as CACTL) 42 for caching the program code in M3, a cache memory (hereinafter referred to as CAM) 43 for storing the cached program code, and a cache controller (hereinafter referred to as CAM) 43 for caching the program code in M3; A bus buffer (hereinafter referred to as BA) 41 temporarily stores data to be processed, and a program memory (hereinafter referred to as PRO) that stores the control program for the CPU 4.
M) 47 and local DRAM of CPU4 (hereinafter referred to as LD
(hereinafter referred to as RAM) 46 and a controlled device (hereinafter referred to as EQ)
I10 buffer (hereinafter referred to as l10B) that interfaces with
) 48, and a control unit (hereinafter referred to as CTL) 45 that controls the entire inside of the CPU 4 via a local bus (hereinafter referred to as LBLJS) 44, and CPLJS similarly includes BA51.CACTL52.CAM53.゜LBLJ
S54. LDRAM56. It is configured with PROM57I10B58 and CTL55.
次に、本実施例のＲ，ＯＭ ３を参照する場合の動作に
ついて説明する。Next, the operation when referring to R, OM 3 of this embodiment will be explained.
ＣＰＬ１４．５て共通に使用されるプログラムコードが
格納されているＲＯＭ３をＣＰＵ４が参照する場合、Ｃ
ＡＣＴＬ４が共通コード転送用バス２を介してＲＯＭ３
を直接制御し、ＲＯＭ３から転送されてくるプログラム
コードをＣＡＭ４３に格納させる。When the CPU 4 refers to the ROM3 in which commonly used program codes are stored in CPL14.5, the CPL14.5
ACTL4 is transferred to ROM3 via common code transfer bus 2.
The program code transferred from the ROM 3 is stored in the CAM 43.
もし、プログラムコードに変更が生じた場合にはＲＯＭ
３のプロクラムコードのみを変更し、ＣＰＬ１４．５そ
れぞれのＣＡＣＴＬ４２，５２からＲＯＭ３をキャッシ
ュすることにより、変更されたプログラムコードがＣＡ
Ｍ４．３．５３に格納される。If the program code changes, the ROM
By changing only the program code of 3 and caching ROM3 from CACTL42 and 52 of CPL14.5, the changed program code is
Stored in M4.3.53.
このとき、ＣＰＵ４，５間でデータ転送を行うための共
有バス１になんら影響を与えることはない
〔発明の効果〕
以上説明したように本発明は、ＣＰＵ間で共通に使用し
ているプログラムコードを、共有バスとは別に各ＣＰｔ
Ｊのキャッシュコントローラから直接制御できるバスチ
ャネル上に配置する１組の記憶装置で供給することがで
きるようにしたので、ＣＰＵ間で共通に使用しているプ
ログラムコードを変更した場合でも、従来のようにその
プログラムコードを使用している分だけプログラムコー
ドをＲＯＭに書込んでＣＰｔＪ内のＲＯＭを取り替える
という必要がなくなり、１組の記憶装置のＲＯＭにコー
ドを書込んでそのＲ，ＯＭを取り替えるだけでよいとい
う効果を有する。At this time, there is no effect on the shared bus 1 for data transfer between the CPUs 4 and 5. [Effects of the Invention] As explained above, the present invention provides a program code that is commonly used between the CPUs. , for each CPt separately from the shared bus.
Since it can be supplied by a set of storage devices placed on a bus channel that can be directly controlled from the J cache controller, even if the program code used in common between CPUs is changed, It is no longer necessary to write the program code to the ROM and replace the ROM in the CPtJ as much as the program code is used in the process, but just write the code to the ROM of one storage device and replace the R and OM. It has the effect that
また、記憶装置からＣＰＵ間で共通に使用しているプロ
グラムコードを共有コード転送用バスを用いて転送する
ことにより、ＣＰＵ間でデータのやりとりを行う共有バ
スの効率を下げることなく各ＣＰＵからプログラムコー
ドを参照することができる効果がある。In addition, by transferring the program code that is commonly used between the CPUs from the storage device using the shared code transfer bus, it is possible to transfer the program code from each CPU to the CPU without reducing the efficiency of the shared bus that exchanges data between the CPUs. This has the effect of allowing you to refer to the code.
第１図は本発明の一実施例を示すブロック図である。
１・・・共有バス、２・・・共有コード転送用バス、３
・・・ＲＯＭ、４．５・・・中央処理装置（ＣＰＵ）、
６．５・・・被制御装置（ＥＱ）、４ ］、、５１・・
・バスバッファ（ＢＡ）、４２．５２・・キャッシュコ
ントローラ（ＣＡＣＴＬ）、４３．５３・・・キャッシ
ュメモリ（ＣＡＭ） 、４４．５４・・・ローカルバス
（ＬＢＵＳ）、４５．５５−・・制御部（ＣＴ Ｉ−）
、４６．５６・・・ローカルＤＲＡＭ （ＬＤＲＡＭ）
、４７．５７−・・プログラムＲ，ＯＭ （Ｐ ＲＯＭ
）、４８．５８−Ｉ１０バッファ（ＩｌｏＢ）。FIG. 1 is a block diagram showing one embodiment of the present invention. 1... Shared bus, 2... Shared code transfer bus, 3
...ROM, 4.5...Central processing unit (CPU),
6.5...Controlled device (EQ), 4],,51...
- Bus buffer (BA), 42.52... Cache controller (CACTL), 43.53... Cache memory (CAM), 44.54... Local bus (LBUS), 45.55-... Control unit (CT I-)
, 46.56...Local DRAM (LDRAM)
, 47.57--Program R, OM (P ROM
), 48.58-I10 buffer (IloB).
Claims (1)
るマルチ中央処理装置による制御システムにおいて、前
記複数の中央処理装置が共通に使用するプログラムコー
ドと固定データとを記憶する記憶装置と、この記憶装置
と前記複数の中央処理装置間を接続する共有コード転送
用バスと、前記複数の中央処理装置それぞれに前記共有
コード転送用バスを介して前記記憶装置にアクセスして
前記プログラムコードをキャシュするキャシュコントロ
ーラと、このキャッシュコントローラでキャッシュした
プログラムコードを記憶するキャッシュメモリとを有す
ることを特徴とするマルチ中央処理装置による制御シス
テム。 ２、前記記憶装置は取替え可能なＲＯＭを有して成るこ
とを特徴とする請求項１記載のマルチ中央処理装置によ
る制御システム。[Claims] 1. In a multi-central processing unit control system in which a plurality of central processing units are connected via a shared bus, program codes and fixed data commonly used by the plurality of central processing units are a shared code transfer bus that connects the storage device and the plurality of central processing units; and a shared code transfer bus that allows each of the plurality of central processing units to access the storage device via the shared code transfer bus. A control system using multiple central processing units, comprising: a cache controller that caches the program code; and a cache memory that stores the program code cached by the cache controller. 2. A control system using a multi-central processing unit according to claim 1, wherein said storage device comprises a replaceable ROM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13093290A JPH0425962A (en) | 1990-05-21 | 1990-05-21 | Control system by multi-central processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13093290A JPH0425962A (en) | 1990-05-21 | 1990-05-21 | Control system by multi-central processing unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425962A true JPH0425962A (en) | 1992-01-29 |
Family
ID=15046082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13093290A Pending JPH0425962A (en) | 1990-05-21 | 1990-05-21 | Control system by multi-central processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425962A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5951683A (en) * | 1994-01-28 | 1999-09-14 | Fujitsu Limited | Multiprocessor system and its control method |
| US6646653B2 (en) | 1992-01-30 | 2003-11-11 | A/N Inc. | Programmable graphics processor for use in a video game system or the like |
-
1990
- 1990-05-21 JP JP13093290A patent/JPH0425962A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646653B2 (en) | 1992-01-30 | 2003-11-11 | A/N Inc. | Programmable graphics processor for use in a video game system or the like |
| US6895470B2 (en) | 1992-01-30 | 2005-05-17 | Nintendo Of America Inc. | External memory system having programmable graphics processor for use in a video game system or the like |
| US7229355B2 (en) | 1992-01-30 | 2007-06-12 | Nintendo Co., Ltd. | External memory system having programmable graphics processor for use in a video game system of the like |
| US7432932B2 (en) | 1992-01-30 | 2008-10-07 | Nintendo Co., Ltd. | External memory system having programmable graphics processor for use in a video game system or the like |
| US5951683A (en) * | 1994-01-28 | 1999-09-14 | Fujitsu Limited | Multiprocessor system and its control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2516300B2 (en) | Apparatus and method for optimizing the performance of a multi-processor system | |
| JP3515985B2 (en) | Method and system for temporarily setting a dedicated pipeline in a processor device | |
| KR100890134B1 (en) | Memory protection system and method for computer architecture for broadband networks | |
| WO2001029674A1 (en) | Multi-processor system and method of accessing data therein | |
| US20020059500A1 (en) | Method and apparatus for handling invalidation requests to processors not present in a computer system | |
| JPH0425962A (en) | Control system by multi-central processing unit | |
| EP0578749B1 (en) | Apparatus and method for fast i/o transfer | |
| JPH0341856B2 (en) | ||
| JP2000099452A (en) | Dma control device | |
| JPH04236649A (en) | Data transfer device | |
| JP2001229136A (en) | Unit and system for control and data transfer device | |
| JPH11250028A (en) | Microprogram fast loading method and controller | |
| JP3595131B2 (en) | Plant control system | |
| JPS60147861A (en) | Data processing system | |
| JPH03265904A (en) | Process control system | |
| JP2001051809A (en) | Disk array device | |
| JPH056333A (en) | Multi-processor system | |
| JPH1185683A (en) | Information processor | |
| JPH01150952A (en) | Method and device for controlling access to multi-dimensional address memory | |
| JPH07200506A (en) | Message communication controller | |
| JPH04142631A (en) | Memory content taking over system | |
| JPH02127746A (en) | Calculating device | |
| JPH04138554A (en) | Parallel type digital signal processor | |
| JPS6346545A (en) | Control system for virtual computer | |
| JPH07319717A (en) | Program switching method for information processor |