JPH04256130A

JPH04256130A - ファジィ制御用演算回路

Info

Publication number: JPH04256130A
Application number: JP3017652A
Authority: JP
Inventors: Hiroshi Ikeda; 博池田
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1991-02-08
Filing date: 1991-02-08
Publication date: 1992-09-10
Also published as: US5280624A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はファジィ制御用プロセッ
サの回路構成に関し、特にメモリ構成とそのデータの処
理技術に関する。

【０００２】

【従来の技術】従来のファジィ制御用プロセッサとして
は、例えば「アイ　イーイーイー　プロスィーディング
　セカンド　コンファレンスオン　エイアイ　アプリケ
イション（Ｍ．　Ｔｏｇａｉ　ａｎｄ　Ｈ．　Ｗａｔａ
ｎａｂｅ，　Ｐｒｏｃｅｅｄｉｎｇ　２ｎｄ　Ｃｏｎｆ
ｅｒｅｎｃｅ　ｏｎ　ＡＩ　ＡｐｐｌｉｃａｔｉｏｎＩ
ＥＥＥ，　１９２／１９７　１９８５）」に記載されて
いるものがある。図５は上記のごときファジィ制御用プ
ロセッサのブロック図である。図５のファジィ制御用プ
ロセッサは、条件部のメンバーシップ関数Ａ１〜ＡＮと
観測量Ａ’を入力とするＭＩＮ論理要素１００、適合度
α１〜αＮを演算するＭＡＸ論理要素１０１、結論部の
メンバーシップ関数Ｂ１〜ＢＮと適合度α１〜αＮを入
力とするＭＩＮ論理要素１０２、各結論を総合するＭＡ
Ｘ論理要素１０３、具体的な操作量Ｖ＊を決定する非フ
ァジィ化器１０４から構成される。

【０００３】従来例を説明する前に、まず、ファジィ制
御で使われるファジィ推論の理論的枠組を説明する。図
６に示すように、まず制御ルールとしてｉｆ　ｕ＝Ａｉ
　　ｔｈｅｎ　　ｖ＝Ｂｉ　　（ｉ＝１〜Ｎ）　　……
制御ルール■を考える。Ａｉ、Ｂｉは「大きい」、「中
位」、「小さい」などのあいまいな言葉や、「大体５」
などのあいまいな数値でも良い。ファジィ推論では、こ
れらのあいまいな言葉や数値に対してそれぞれメンバー
シップ関数を対応づける。図６の下方の関数がメンバー
シップ関数であり、横軸はｕ、ｖの入力範囲（角度なら
ば、例えば０°〜１８０°）、縦軸はＡｉという集合に
属する度合い（グレード）である。グレード１は誰がみ
ても「大きい」とか「小さい」とか思える入力であり、
さらに中間のグレードがある。従って、前記制御ルール
■がメンバーシップ関数の形で与えられると、次のよう
に推論が行なわれる。

【０００４】入力がｕ＝Ａ’のようにメンバーシップ関
数の形で与えられると、Ａ’∧Ａｉを計算（ただし∧は
最小値論理）し、次に∨（Ａ’∧Ａｉ）＝αｉを求める
。ただし∨は最大値論理である。上記のαｉがｉ番目の
ルールの適合度であり、そのルールがどの位効いている
かの度合いを表わす。例えばαｉ＝０．５ならば、その
ルールの結論が当てはまる度合いは半分、すなわちよく
分からない、という意味である。次に、αｉ∧Ｂｉ、す
なわち結論部のＢｉの頭をカットする。ルールがαｉだ
けしか当てはまらないので、結論もαｉでクランプする
わけである。上記のようにしてそれぞれのルールの結論がメンバーシ
ップ関数の形で出たわけであるから、次に∨（αｉ∧Ｂ
ｉ）を計算して結論を総合する。ルール間はＯＲで結ば
れているから、ファジィ推論でのＯＲ、すなわち∨（最
大値論理）を施す。このようにすると、結論Ｂ’がメン
バーシップ関数として出る。これでは各出力値の度合い
が分かるだけなので、例えばメンバーシップ関数Ｂ’の
重心を求めることによって、最終的な操作量Ｖ＊を出力
する。このようにして、ファジィ制御では入力Ａ’に応
じて制御ルールに基づき総合的に推論して操作量Ｖ＊を
求めることが出来る。

【０００５】上記のようなファジィ推論の枠組みを見れ
ば、図５のＶＬＳＩアーキテクチャの意味は容易に分か
る。すなわち、ファジィ論理演算∧、∨は、ＭＩＮ論理
要素１００、１０２やＭＡＸ論理要素１０１、１０３で
ハード的に行なわれる。メンバーシップ関数はメモリに
記憶されていて、適宜読み出され、これらの論理要素に
送られる。この例ではメンバーシップ関数はシリアルに
アクセスされ、メモリ容量は最小限で良いが、ルール数
が多いと推論速度はかなり遅くなる。

【０００６】次に、図７〜図９は、他の従来例のブロッ
ク図であり、図７は推論部、図８は非ファジィ化部、図
９は図７内のＭＡＸ演算ユニットを示している。この実
施例での枠組みは前記図５とほぼ同じであるが、この実
施例は具体的な回路で示されている。なお、この実施例
は、例えば、「Ｗ．　Ｄ．　Ｄｅｔｔｌｏｆｆ，　Ｋ．
　Ｅ．　Ｙｏｕｎｔ，　ａｎｄ　Ｈ．　Ｗａｔａｎａｂ
ｅ，　ＩＥＥＥ　ＣＩＣＣ，　１２．４．１−１２．４
．５，　１９８９」に記載されている。この例ではメン
バーシップ関数は１０２ルールまでパラレルにアクセス
され、高速推論が可能であるが、メモリ容量が大きくな
り、全チップ面積の約７０％を占めている。

【０００７】

【発明が解決しようとする課題】前記のごとき従来のフ
ァジィ制御用プロセッサの問題点は次のごときものであ
る。まず、メンバーシップ関数（任意の形とする）を記
憶するのにかなりのメモリ容量が必要である。例えば、
入力変数ｘｉが３つ、出力変数ｙｉが２つ、ルールを２
０個記憶するものとすれば、１００個のメンバーシップ
関数が必要である。メンバーシップ関数１個を２８×８
ビットで表現すれば、２００ｋビットのＲＡＭが必要と
なる。前記図７の例でもチップ上の約６９万トランジス
タのうちの約４８万トランジスタ（約７０％）がメモリ
用として設けられたものである。一方、メモリをチップ
の外に置くと、アクセスのためのオーバーヘッドが生じ
、推論速度が著しく遅くなる。また、関数１個当たりの
分解能を落とせば記憶容量は少なくなるが、制御によっ
ては量子化誤差が問題になる可能性がある。次に、推論
演算部を並列化しようとすると、図７のような回路を並
列に並べることになり、回路が大規模になる。図７では
４ビットであるが、さらに大きい分解能が必要な場合に
はかなりの回路となり、消費電力、歩留まりの点で実用
的でなくなってくる。上記のように、ファジイ制御用プ
ロセッサを実用的なチップに乗せるためには、種々の問
題点を改善することが必須になる。また、図５のように
シリアルにアクセスする方式では、ルール数が多くなる
と推論速度が遅くなり、専用チップのメリットが薄れる
という問題がある。

【０００８】本発明は上記のごとき従来技術の問題を解
決するためになされたものであり、小さなメモリ容量で
高速推論を可能にしたファジィ制御用演算回路を提供す
ることを目的とする。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、条件部
（推論部）を次のように構成している。まず、請求項１
に記載の発明においては、メモリを２つの部分に分け、
第１のメモリにはメンバーシップ関数を各入力変数ｘｉ
についてレベル（すなわち、「大きい」、「中位」、「
小さい」などのレベル）の数だけ用意し、第２のメモリ
には制御ルールをコード化（例えば、「大きい」を１１
１とする等）して記憶し、この二つを並置することによ
り、メモリ容量を減少させることが出来る。さらに、第
１のメモリを各レベルごとにアクセスして、レジスタに
格納すれば、推論速度の遅れを最小限に押さえることが
出来る。

【００１０】また、請求項２に記載の発明においては、
第２のメモリを内容番地メモリとすることにより、所定
のレベルを含むルール番号を探すことによって、メモリ
へのアクセス回数は、ルールの数（一般に２０〜２００
位）ではなく、レベルの数（一般に３〜１０位）に減少
させることが出来るので、メモリ・アクセスによる推論
速度の低下を少なくすることが出来る。そして第２のメ
モリから読み出されたルール番号（１つあるいは複数）
をタグとして、第１のメモリから読み出されてレジスタ
に格納された各レベルごとのデータと合成することによ
り、演算部で処理できる情報とすることが出来る。

【００１１】また、請求項３に記載の発明においては、
さらに、上記のようにして得られたタグ付データをデー
タ・フロー的に処理する演算手段を設けることにより、
効率的に並列演算を行なうことが出来る。すなわち、ル
ール番号であるタグが揃ったところで、次々に比較演算
を行なうことにより、並列に設置された比較器に次々に
データを振り分けることによって自動的にルールごとの
条件部の推論を行なうことが出来る。

【００１２】

【発明の実施例】図１は本発明の第１の実施例図であり
、推論部のメモリの構成を示す。この実施例は、第１の
メモリ１、その出力データを格納するレジスタ群５、第
２のメモリ６および合成されたデータを一時格納するレ
ジスタ７から構成される。また、レジスタ７内において
、７−Ａはタグ部、７−Ｂはデータ部である。図２は本
発明の第２の実施例図であり、これも推論部のメモリの
構成を示す。この実施例においては、第２のメモリ６’
が内容番地メモリとなる構成であり、その他の構成要素
は図１と同様である。図３は演算部の構成を示す実施例
図である。この実施例は、それぞれ複数のレジスタ７、
セレクト回路８、ワーキング・メモリ９、一時格納メモ
リ１０、キュー発生器１１、ＭＩＮ演算器１２、１３お
よびレジスタ１４から構成される。

【００１３】

【作用】最初に、図１の実施例について説明する。まず
、第１のメモリ１にメンバーシップ関数を記憶する。このとき、入力ｘ１〜ｘ３に対して、それぞれレベルの
数だけのメンバーシップ関数を書き込む。すなわち、レ
ベルを５とすると、「ｘ１が大きい」、「ｘ１が小さい
」、「ｘ１がほぼゼロ」、「ｘ１が負に小さい」、「ｘ
１が負に大きい」というような５段階のメンバーシップ
関数を入力ｘ１について記憶する。一般には「ｘ２が大
きい」と「ｘ１が大きい」とは異なる集合であるので、
各入力それぞれに対応づける必要がある。従って、３×
５＝１５個のメンバーシップ関数を記憶すれば良い。メ
ンバーシップ関数１個を２８×８ビットで表現すれば、
第１のメモリ１は３０ｋビットで良く、この量はルール
の数Ｎには依らない。各メンバーシップ関数は、メモリ
・ユニット１−１〜１−５、２−１〜２−５、３−１〜
３−５にそれぞれ記憶されているが、メモリ・ユニット
１−１〜１−５は入力ｘ１をアドレスとして並列にアク
セスする（何段階かシリアルにアクセスしても良い）。同様にメモリ・ユニット２−１〜２−５、３−１〜３−
５もそれぞれ入力ｘ２、ｘ３をアドレスとして並列にア
クセスする。従来例では入力はメンバーシップ関数で与
えられたが、ここではクリスプな値（シングルトンと言
う）ｘ１、ｘ２、ｘ３とする。従って、第１のメモリは
８×３＝２４ビットのアドレスを持ち、８×５×３＝１
２０ビットの出力線を持つ（入力についてシリアルにア
クセスすれば４０ビット）。そして得られた１５個のグ
レード｛ｇＫＬ｝は、レジスタ群５に一時格納される。

【００１４】一方、第２のメモリ６には制御ルールがコ
ード化されて記憶されている。すなわち、ｉｆ　ｘ１＝
Ａ１ｉ　ａｎｄ　ｘ２＝Ａ２ｉ　ａｎｄ　ｘ３＝Ａ３ｉ
、ｔｈｅｎ　Ｙ１＝Ｂ１ｉ、Ｙ２＝Ｂ２ｉというルール
に対して、｛Ａ１ｉ｝が５レベルならば０００〜１００
をそれぞれに当てはめるという具合である。従って、３
条件部、２結論部に対して合計１５ビットのデータとな
る。制御ルールを１００個記憶するとしても１５×１０
０≒１．４６ｋビットにしかならない。第２のメモリ６
に対して、一度に何個かづつのルールについてアクセス
すれば、各ルールでのレベルがコード化されたデータで
出る。これを各入力に対して、レジスタ７の中身に例示
するように対応するレベルのグレードｇＫＬを付加すれ
ば、条件部推論のためのデータは揃うことになる。ある
いは、レジスタ群５に対するアドレス・デコーダを用意
して、対応するｇＫＬを呼び出して演算部に直接もって
行くことも考えられるが、シリアル動作となるので速度
が低下する。

【００１５】また、図４に示すように、レベルをアドレ
スにする方法も可能である。すなわち、メモリ６は、入
力ｘ１、ｘ２、ｘ３に対応する３つのメモリ・ブロック
からなり、それぞれレベル（０００）〜（１００）の５
つに対応するアドレスを持っている。そして、それぞれ
のアドレス、すなわちレベルを使っているルールを“１
”にするというコード化を示している。なお、図４にお
いては、７つのルールの中で、そのレベル（ｘ１が大き
い、ｘ２が中位など）が使われているルールの位置に“
１”が立っている。データを見て同じ位置に“１”が立
っているものを集めれば、そのルールの推論を行なうデ
ータが揃うことになる。

【００１６】次に、図２の実施例について作用を説明す
る。この実施例では、第２のメモリ６’は内容番地メモ
リ（ＣＡＭ）である。図１と同様にレジスタ群５にはグ
レードｇＫＬが格納されている。一方、第２のメモリ６
’はレベルＬ＝１の内容が入っている番地（すなわち、
ルール番号ｒ１〜ｒＮ）を各入力に対して読み出す。図
２のメモリ６’の例では、入力ｘ１に対してはレベルＬ
＝１はルールｒ１とｒ５にあったことを示している。同
様に、ｘ２に対してはｒ３、ｘ３に対してはｒ８、ｒ９
となっている。これらのデータを、レジスタ群５の中の
｛ｇＫ１｝と並べてレジスタ７に格納することにより、
各入力に対してレベル１に関するグレード値とそれを含
むルール番号が整理される。レジスタ７では、ルール番
号をタグ７−Ａ、グレード値をデータ７−Ｂとするタグ
付データの形で整理される。これをレベルＬ＝１〜５ま
で繰り返せば、条件部推論に必要なデータは揃う。その
後は、異なる入力に関して同じルール番号を探して比較
演算をすれば良い。

【００１７】次に、図３の実施例について説明する。こ
の実施例は、データ・フロー型の演算部の実施例である
。前記図２のレジスタ７にあるデータを扱うには、デー
タ・フロー型に演算を行なうと並列処理向きになる。すなわち、データをルール別に各々の演算器に振り分け
ればよいからである。以下、そのフローを説明する。図
３のレジスタ７−１〜７−３には、前記図２のレジスタ
７に示したごとく、各レベルごとにタグ付データ（ルー
ル番号付グレード値）が出力されてくる。それらの出力
を、まず、セレクタ８−１〜８−２で比較すべきデータ
とその他を選別し、ワーキング・メモリ９−１〜９−３
と一時格納メモリ１０−１〜１０−３に振り分ける。図
３の例では奇数番のルールと偶数番のルールで並列処理
しているので、ワーキング・メモリ９−１には偶数番の
ルールのデータ、ワーキング・メモリ９−２には奇数と
偶数番のルール両方を、ワーキング・メモリ９−３には
奇数番のルールのデータを優先して振り分ける。次にキ
ュー発生器１１−１、１１−２により、それぞれ同じル
ール番号が揃ったら、ＭＩＮ演算器１２−１、１２−２
に並列に送り込み、同一ルール内での二つのグレードの
最小値をそれぞれ出力する。上記ＭＩＮ演算器１２−１
、１２−２の出力を受けて、次段のセレクタ８−４、８
−５、ワーキング・メモリ９−４、９−５、一時格納メ
モリ１０−４、１０−５、キュー発生器１１−３、１１
−４により、上記と同様に、偶数番、奇数番それぞれに
ついて並列にＭＩＮ演算器１３−１、１３−２で最小値
グレードを求め、レジスタ１４−１、１４−２に出力す
る。上記のように、図３の例では二つの並列処理を行な
っているが、さらに並列化しても良い。並列の演算器の
数が多いほど、データ・フロー型の処理のメリットが出
てくる。すなわち、データを振り分けることで半自動的
にルールごとの条件部推論が出来ることになる。

【００１８】

【発明の効果】以上のように、本発明においては、条件
部推論のためのデータ・メモリを、レベル数だけのメン
バーシップ関数を記憶したメモリと、制御ルールをコー
ド化して記憶したメモリとに分け、入力に対して各レベ
ルをまとめてアクセスし、その結果のグレードをレジス
タ群に格納し、同時にルールのメモリからルールを読み
出してグレードのデータと合成するように構成したこと
により、推論速度をあまり低下させることなしにメモリ
容量をかなり小さくすることが出来るので、１チップ化
が非常に容易になる。また、メモリ容量が小さくなって
いるため、データの書き込みも手間が少なくなり、さら
に歩留まりやテスト容易性等も向上する、という効果が
得られる。

【００１９】さらに、ルールのメモリをＣＡＭ構成にし
、演算部をデータ・フロー型にすることにより、本発明
の構成において効率的に推論が行なわれ、高速推論演算
が達成できる、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の推論部のメモリ構成の一実施例を示す
図。

【図２】本発明の推論部のメモリ構成の他の実施例を示
す図。

【図３】本発明の演算部の一実施例のブロック図。

【図４】図１の実施例において一部を変更したメモリ構
成を示す実施例図。

【図５】従来のファジィ制御装置の一例を示すブロック
図。

【図６】従来のファジィ制御を説明するための特性図。

【図７】従来のファジィ制御装置の推論部のブロック図
。

【図８】従来のファジィ制御装置の非ファジィ化部のブ
ロック図。

【図９】従来のＭＡＸ演算ユニットのブロック図。

【符号の説明】

１…第１のメモリ５…レジスタ群６…第２のメモリ６’…第２のメモリ（ＣＡＭ）７…レジスタ８…セレクト回路９…ワーキング・メモリ１０…一時格納メモリ１１…キュー発生器１２、１３…ＭＩＮ演算器１４…レジスタ

Claims

【特許請求の範囲】

【請求項１】所定の制御ルールに基づき、複数のレベル
を有するメンバーシップ関数を用いてファジィ推論を行
なう演算回路において、入力パラメータについて、各々
上記レベル数のメンバーシップ関数を記憶する複数の第
１のメモリと、上記制御ルールをコード化して記憶する
第２のメモリと、上記入力パラメータの各々をアドレス
として、上記複数の第１のメモリを上記レベルに関して
各々アクセスする手段と、上記のアクセスによって上記
複数の第１のメモリから読み出したデータを一時格納す
るレジスタと、上記レジスタに一時格納した上記複数の
第１のメモリのデータと上記第２のメモリのデータとを
合成して推論する演算部と、を備えたことを特徴とする
ファジィ制御用演算回路。
【請求項２】請求項１に記載のファジィ制御用演算回路
において、上記第２のメモリは内容番地メモリで構成さ
れ、各入力パラメータについて、上記レベルを内容に持
つアドレス、すなわち制御ルール番号を読み出し、上記
レジスタに格納されているデータに上記制御ルール番号
をタグとして付加したタグ付データを生成し、該タグ付
データを上記演算部に送るものである、ことを特徴とす
るファジィ制御用演算回路。
【請求項３】請求項１に記載のファジィ制御用演算回路
において、上記演算部は、上記タグ付データを受けて、
各制御ルールを選別してデータをルールごとに揃えるデ
ータ・フロー形の演算器と、各制御ルールでデータが揃
ったら比較演算をする比較器と、を備え、データが揃っ
た順にファジィ推論を行なうように構成したことを特徴
とするファジィ制御用演算回路。