JPH04222111A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPH04222111A JPH04222111A JP41339090A JP41339090A JPH04222111A JP H04222111 A JPH04222111 A JP H04222111A JP 41339090 A JP41339090 A JP 41339090A JP 41339090 A JP41339090 A JP 41339090A JP H04222111 A JPH04222111 A JP H04222111A
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- 238000010586 diagram Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 7
- 230000015654 memory Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタルフィルタ
に関するものであり、特にフィルタ演算のうちの乗算を
、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）を用いて行うものに関するものである。
に関するものであり、特にフィルタ演算のうちの乗算を
、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）を用いて行うものに関するものである。
【０００２】
【従来の技術】図２に従来のディジタルフィルタの具体
的構成の一例を示す。図２に示す回路構成は一般にＦＩ
Ｒ（有限インパルス応答）型ディジタルフィルタとして
知られている。図２において、ディジタルフィルタは、
ディジタル信号からなる入力信号を入力するための入力
端子１と、ディジタルフィルタの係数であるディジタル
信号からなる係数信号を入力するための入力端子２と、
入力端子２から入力される係数信号を保持するための第
１から第４のレジスタ２０ａ，２０ｂ，２０ｃ，２０ｄ
と、入力端子１から与えられる入力信号と各レジスタか
ら与えられる係数信号との乗算を行うための第１から第
４の乗算器２１ａ，２１ｂ，２１ｃ，２１ｄと、各乗算
結果を所定期間遅延させてから加算するための遅延回路
２２ａ，２２ｂ，２２ｃと加算器２３ａ，２３ｂ，２３
ｃと、加算器の出力であるディジタル信号を出力するた
めの出力端子３から構成される。
的構成の一例を示す。図２に示す回路構成は一般にＦＩ
Ｒ（有限インパルス応答）型ディジタルフィルタとして
知られている。図２において、ディジタルフィルタは、
ディジタル信号からなる入力信号を入力するための入力
端子１と、ディジタルフィルタの係数であるディジタル
信号からなる係数信号を入力するための入力端子２と、
入力端子２から入力される係数信号を保持するための第
１から第４のレジスタ２０ａ，２０ｂ，２０ｃ，２０ｄ
と、入力端子１から与えられる入力信号と各レジスタか
ら与えられる係数信号との乗算を行うための第１から第
４の乗算器２１ａ，２１ｂ，２１ｃ，２１ｄと、各乗算
結果を所定期間遅延させてから加算するための遅延回路
２２ａ，２２ｂ，２２ｃと加算器２３ａ，２３ｂ，２３
ｃと、加算器の出力であるディジタル信号を出力するた
めの出力端子３から構成される。
【０００３】ここで、入力信号は、図示されないクロッ
ク発生回路から出力されるクロックＡに応答して各乗算
器に与えられる。ディジタルフィルタの係数である係数
信号は、各レジスタが入力端子２に縦続接続されている
ため、第４のレジスタ２０ｄに保持される係数から順次
入力される。そしてクロック発生回路から出力される別
のクロックＢに応答して各レジスタにロードされる。デ
ィジタルフィルタの係数であるディジタル信号を変更す
ることにより各乗算器の乗算結果が変わり、加算器の出
力が変化する。これによりディジタルフィルタの特性を
変化させることができる。
ク発生回路から出力されるクロックＡに応答して各乗算
器に与えられる。ディジタルフィルタの係数である係数
信号は、各レジスタが入力端子２に縦続接続されている
ため、第４のレジスタ２０ｄに保持される係数から順次
入力される。そしてクロック発生回路から出力される別
のクロックＢに応答して各レジスタにロードされる。デ
ィジタルフィルタの係数であるディジタル信号を変更す
ることにより各乗算器の乗算結果が変わり、加算器の出
力が変化する。これによりディジタルフィルタの特性を
変化させることができる。
【０００４】次にディジタル信号の乗算を行う乗算器の
具体的構成の一例を図３に示す。図３（ａ） はその一
例として（４×３）ビットの乗算過程を示す。高速にデ
ィジタル信号の乗算を行うために、図３（ｂ） に示す
ような、論理ゲート２１２〜２１４と全加算器２１１で
構成される単位回路が用いられる。図３（ｃ） は従来
の（４×３）ビット並列乗算器の一構成例を示すブロッ
ク図である。 （ｍ×ｎ）ビットの乗算には、（ｍ×ｎ）個の単位回路
２１０が必要である。乗算時間は、（ｍ×ｎ）個の単位
回路を通過する信号の最大伝搬経路で決まる。
具体的構成の一例を図３に示す。図３（ａ） はその一
例として（４×３）ビットの乗算過程を示す。高速にデ
ィジタル信号の乗算を行うために、図３（ｂ） に示す
ような、論理ゲート２１２〜２１４と全加算器２１１で
構成される単位回路が用いられる。図３（ｃ） は従来
の（４×３）ビット並列乗算器の一構成例を示すブロッ
ク図である。 （ｍ×ｎ）ビットの乗算には、（ｍ×ｎ）個の単位回路
２１０が必要である。乗算時間は、（ｍ×ｎ）個の単位
回路を通過する信号の最大伝搬経路で決まる。
【０００５】ディジタル信号の乗算を行う別の方法とし
てＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）による
乗算器がある。最も簡単な例は、すべての乗算結果をＲ
ＯＭに書き込んでおく方法である。乗数と被乗数によっ
てＲＯＭのアドレスを指定し、あらかじめ書き込んだ積
を読み出す。これにより、乗算時間をＲＯＭのアクセス
タイムに等しくできる。
てＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）による
乗算器がある。最も簡単な例は、すべての乗算結果をＲ
ＯＭに書き込んでおく方法である。乗数と被乗数によっ
てＲＯＭのアドレスを指定し、あらかじめ書き込んだ積
を読み出す。これにより、乗算時間をＲＯＭのアクセス
タイムに等しくできる。
【０００６】
【発明が解決しようとする課題】従来の複数個の乗算器
と係数レジスタを有するディジタルフィルタは以上のよ
うに構成されており、その構成要素中、回路面積を多く
占めるのが乗算器である。また、乗算速度はディジタル
フィルタの動作速度を決定する最も大きな要因である。
と係数レジスタを有するディジタルフィルタは以上のよ
うに構成されており、その構成要素中、回路面積を多く
占めるのが乗算器である。また、乗算速度はディジタル
フィルタの動作速度を決定する最も大きな要因である。
【０００７】ここで、従来の並列乗算器を用いた場合、
図に示すように全加算器を用いた単位回路で構成されて
いるので、桁上げ遅延が発生し、そのため信号の最大伝
搬経路が長くなり、乗算速度が遅くなるという問題点が
あった。
図に示すように全加算器を用いた単位回路で構成されて
いるので、桁上げ遅延が発生し、そのため信号の最大伝
搬経路が長くなり、乗算速度が遅くなるという問題点が
あった。
【０００８】このような問題は、入力されるディジタル
信号のビット数が増大するほど顕著なものとなり、また
、ディジタルフィルタの係数が前もって設定され、その
動作中に固定された場合においても並列乗算器の信号の
最大伝搬経路は変わらない。従来よく知られたブース（
Ｂｏｏｔｈ）のアルゴリズムやキャリーセーブ法などの
手段でその高速化が図れるが、回路の構成が複雑になり
、回路面積が増大する。
信号のビット数が増大するほど顕著なものとなり、また
、ディジタルフィルタの係数が前もって設定され、その
動作中に固定された場合においても並列乗算器の信号の
最大伝搬経路は変わらない。従来よく知られたブース（
Ｂｏｏｔｈ）のアルゴリズムやキャリーセーブ法などの
手段でその高速化が図れるが、回路の構成が複雑になり
、回路面積が増大する。
【０００９】また、ＲＯＭによる乗算器を用いた場合、
例えば（８×８）ビットの乗算を実行するためには、各
積は１６ビットとなり、ＲＯＭは１６本の入力を持つこ
とになり、２の１６乗＝６５５３６語が必要になる。し
たがって、６５５３６×１６＝１０８４５７６ビット（
１Ｍビット）のメモリが必要になる。これを複数個用い
る場合、その回路面積は膨大となる。ＲＯＭの代わりに
ＲＡＭを用いた場合、各積は１６ビットであるが、ＲＡ
Ｍは８本の入力でよく、２の８乗＝２５６語となり、２
５６×１６＝４０９６ビット（４Ｋビット）のメモリで
済む。ここで、スタティックＲＡＭを用いればリフレッ
シュ動作が不要であり、さらに高速化が図れる。しかし
ＲＡＭの場合は、ディジタルフィルタの係数を変更する
度にＲＡＭの内容を書き換える必要があり、従来のディ
ジタルフィルタに比べて外部回路が大きく、しかも複雑
になる。
例えば（８×８）ビットの乗算を実行するためには、各
積は１６ビットとなり、ＲＯＭは１６本の入力を持つこ
とになり、２の１６乗＝６５５３６語が必要になる。し
たがって、６５５３６×１６＝１０８４５７６ビット（
１Ｍビット）のメモリが必要になる。これを複数個用い
る場合、その回路面積は膨大となる。ＲＯＭの代わりに
ＲＡＭを用いた場合、各積は１６ビットであるが、ＲＡ
Ｍは８本の入力でよく、２の８乗＝２５６語となり、２
５６×１６＝４０９６ビット（４Ｋビット）のメモリで
済む。ここで、スタティックＲＡＭを用いればリフレッ
シュ動作が不要であり、さらに高速化が図れる。しかし
ＲＡＭの場合は、ディジタルフィルタの係数を変更する
度にＲＡＭの内容を書き換える必要があり、従来のディ
ジタルフィルタに比べて外部回路が大きく、しかも複雑
になる。
【００１０】この発明は、上記のような従来のものの問
題点を解決するためになされたもので、外部回路が簡単
で小さく、かつ小型で高速なディジタルフィルタを提供
することを目的とする。
題点を解決するためになされたもので、外部回路が簡単
で小さく、かつ小型で高速なディジタルフィルタを提供
することを目的とする。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明においては、データ生成手段により係
数信号と内部アドレス信号とを予め乗算しておき、複数
の記憶手段のうち記憶手段選択信号により決まる記憶手
段の、上記内部アドレス信号に対応するアドレスに上記
乗算結果を順次記憶してゆき、入力信号をアドレスデコ
ーダによりデコードし上記複数の記憶手段にアドレス入
力して乗算結果を読み出すようにしたものである。
るために、本発明においては、データ生成手段により係
数信号と内部アドレス信号とを予め乗算しておき、複数
の記憶手段のうち記憶手段選択信号により決まる記憶手
段の、上記内部アドレス信号に対応するアドレスに上記
乗算結果を順次記憶してゆき、入力信号をアドレスデコ
ーダによりデコードし上記複数の記憶手段にアドレス入
力して乗算結果を読み出すようにしたものである。
【００１２】
【作用】この発明によるディジタルフィルタにおいては
、上述のように構成したことにより、ディジタルフィル
タの係数を容易に変更することができ、しかも、外部回
路は簡単で小さく、かつディジタルフィルタは小型で高
速になる。
、上述のように構成したことにより、ディジタルフィル
タの係数を容易に変更することができ、しかも、外部回
路は簡単で小さく、かつディジタルフィルタは小型で高
速になる。
【００１３】
【実施例】図１は、本発明の一実施例によるディジタル
フィルタを示す。これは４個のＲＡＭからなる記憶手段
を有し、ディジタル信号からなる記憶手段選択信号に基
づいて第１から第４のＲＡＭのうち任意の１個のＲＡＭ
を選択する記憶手段選択手段と、ディジタルフィルタの
係数であるディジタル信号からなる係数信号に基づいて
前記ＲＡＭに書き込むためのデータを生成するデータ生
成手段とを備えたＦＩＲ型ディジタルフィルタの一構成
例である。
フィルタを示す。これは４個のＲＡＭからなる記憶手段
を有し、ディジタル信号からなる記憶手段選択信号に基
づいて第１から第４のＲＡＭのうち任意の１個のＲＡＭ
を選択する記憶手段選択手段と、ディジタルフィルタの
係数であるディジタル信号からなる係数信号に基づいて
前記ＲＡＭに書き込むためのデータを生成するデータ生
成手段とを備えたＦＩＲ型ディジタルフィルタの一構成
例である。
【００１４】このディジタルフィルタは、ディジタル信
号からなる入力信号を入力するための入力端子１と、デ
ィジタルフィルタの係数であるディジタル信号からなる
係数信号を入力するための入力端子２と、ディジタル信
号からなる記憶手段選択信号を入力するための入力端子
４と、乗算器の代わりとなる第１から第４のＲＡＭによ
って構成される記憶手段５と、記憶手段選択信号に基づ
いて複数個のＲＡＭのうち任意の１個を選択する記憶手
段選択手段６と、係数信号に基づいて選択されたＲＡＭ
に書き込むためのデータを生成するために、係数信号を
保持するレジスタ１１，前記ＲＡＭのアドレスに対応し
たディジタル信号である内部アドレス信号を出力するカ
ウンタ１２，前記レジスタからの係数信号とカウンタか
らの内部アドレス信号を受けて乗算を行い乗算信号を出
力する乗算器１３の３つの回路から構成されるデータ生
成回路７と、ディジタルフィルタとして動作中は入力端
子１からの入力信号を受けてＲＡＭのアドレスを指定し
、ＲＡＭのデータを書換え中はデータ生成回路７のカウ
ンタからのディジタル信号を受けてＲＡＭのアドレスを
指定するアドレスデコーダ８と、入力信号と各係数の乗
算結果を示す各ＲＡＭの出力を所定期間遅延させる遅延
回路２２ａ，２２ｂ，２２ｃと、この遅延回路２２ａ，
２２ｂ，２２ｃにより遅延された信号と第２から第４の
ＲＡＭから読み出された信号を加算するための加算器２
３ａ，２３ｂ，２３ｃと、加算器の出力であるディジタ
ル信号を出力するための出力端子３から構成される。
号からなる入力信号を入力するための入力端子１と、デ
ィジタルフィルタの係数であるディジタル信号からなる
係数信号を入力するための入力端子２と、ディジタル信
号からなる記憶手段選択信号を入力するための入力端子
４と、乗算器の代わりとなる第１から第４のＲＡＭによ
って構成される記憶手段５と、記憶手段選択信号に基づ
いて複数個のＲＡＭのうち任意の１個を選択する記憶手
段選択手段６と、係数信号に基づいて選択されたＲＡＭ
に書き込むためのデータを生成するために、係数信号を
保持するレジスタ１１，前記ＲＡＭのアドレスに対応し
たディジタル信号である内部アドレス信号を出力するカ
ウンタ１２，前記レジスタからの係数信号とカウンタか
らの内部アドレス信号を受けて乗算を行い乗算信号を出
力する乗算器１３の３つの回路から構成されるデータ生
成回路７と、ディジタルフィルタとして動作中は入力端
子１からの入力信号を受けてＲＡＭのアドレスを指定し
、ＲＡＭのデータを書換え中はデータ生成回路７のカウ
ンタからのディジタル信号を受けてＲＡＭのアドレスを
指定するアドレスデコーダ８と、入力信号と各係数の乗
算結果を示す各ＲＡＭの出力を所定期間遅延させる遅延
回路２２ａ，２２ｂ，２２ｃと、この遅延回路２２ａ，
２２ｂ，２２ｃにより遅延された信号と第２から第４の
ＲＡＭから読み出された信号を加算するための加算器２
３ａ，２３ｂ，２３ｃと、加算器の出力であるディジタ
ル信号を出力するための出力端子３から構成される。
【００１５】ここで、入力信号は、図示されないクロッ
ク発生回路から出力されるクロックＡに応答してアドレ
スデコーダ８に与えられる。係数信号は、クロック発生
回路から出力される別のクロックＢに応答してレジスタ
に保持され、カウンタがアドレスの最大値を出力した後
、次の係数が入力される。そして、ディジタルフィルタ
の係数を変更することにより各ＲＡＭの出力が変わり、
その結果、加算器の出力が変化する。これによりディジ
タルフィルタの特性を変化させることができる。
ク発生回路から出力されるクロックＡに応答してアドレ
スデコーダ８に与えられる。係数信号は、クロック発生
回路から出力される別のクロックＢに応答してレジスタ
に保持され、カウンタがアドレスの最大値を出力した後
、次の係数が入力される。そして、ディジタルフィルタ
の係数を変更することにより各ＲＡＭの出力が変わり、
その結果、加算器の出力が変化する。これによりディジ
タルフィルタの特性を変化させることができる。
【００１６】次に図１に示す本発明の具体的構成例と動
作を簡単に説明する。ここでは、説明を簡単にするため
に入力信号を８ビットのディジタル信号、係数信号を８
ビットのディジタル信号とする。ここで、乗算器１３は
従来の（８×８）ビット並列乗算器であり、カウンタ１
２は００００００００（＝０）から１１１１１１１１（
＝２５５）までのディジタル信号からなる内部アドレス
信号を出力する８ビットカウンタであり、アドレスデコ
ーダ８はディジタルフィルタの動作中に入力信号である
８ビットのディジタル信号を受けて、ＲＡＭ５の０から
２５５までのアドレスを指定し、ＲＡＭ５のデータを書
換え中はカウンタ１２から出力される８ビットのディジ
タル信号を受けて、０から２５５までのアドレスを指定
する、切り換え機能付きアドレスデコーダである。また
、第１から第４のメモリはスタティックＲＡＭであり、
アドレスデコーダ８の出力を受けて２５６本の入力を持
ち、各積は１６ビットから成る。したがって、１個のＲ
ＡＭの容量は２５６×１６＝４０９６ビットとなる。こ
れは従来の（８×８）ビットの並列乗算器に比べても小
さい回路面積で実現できる。さらに、メモリ選択回路５
はスイッチ回路で構成され、選択信号であるディジタル
信号により第１から第４のスタティックＲＡＭのうち任
意の１個を選択し、乗算器１３からの１６ビットの出力
を選択されたスタティックＲＡＭに与える。
作を簡単に説明する。ここでは、説明を簡単にするため
に入力信号を８ビットのディジタル信号、係数信号を８
ビットのディジタル信号とする。ここで、乗算器１３は
従来の（８×８）ビット並列乗算器であり、カウンタ１
２は００００００００（＝０）から１１１１１１１１（
＝２５５）までのディジタル信号からなる内部アドレス
信号を出力する８ビットカウンタであり、アドレスデコ
ーダ８はディジタルフィルタの動作中に入力信号である
８ビットのディジタル信号を受けて、ＲＡＭ５の０から
２５５までのアドレスを指定し、ＲＡＭ５のデータを書
換え中はカウンタ１２から出力される８ビットのディジ
タル信号を受けて、０から２５５までのアドレスを指定
する、切り換え機能付きアドレスデコーダである。また
、第１から第４のメモリはスタティックＲＡＭであり、
アドレスデコーダ８の出力を受けて２５６本の入力を持
ち、各積は１６ビットから成る。したがって、１個のＲ
ＡＭの容量は２５６×１６＝４０９６ビットとなる。こ
れは従来の（８×８）ビットの並列乗算器に比べても小
さい回路面積で実現できる。さらに、メモリ選択回路５
はスイッチ回路で構成され、選択信号であるディジタル
信号により第１から第４のスタティックＲＡＭのうち任
意の１個を選択し、乗算器１３からの１６ビットの出力
を選択されたスタティックＲＡＭに与える。
【００１７】次に動作について説明する。まず最初に、
入力端子４から入力される記憶手段選択信号により、任
意の１個のＲＡＭ５を選択する。つまり、データ生成手
段７からの乗算信号を選択されたＲＡＭに与えるように
する。次に図示されないクロック発生回路から出力され
るクロックＢに応答して入力端子２から係数信号である
８ビットのディジタル信号Ｃ０ を入力し、レジスタ１
１に保持される一方、８ビットカウンタを動作させる。 カウンタ１２の出力である内部アドレス信号は、（８×
８）ビットの並列乗算器１３の一方の入力と同時にアド
レスデコーダ８の一方の入力として与えられる。したが
って、選択されたＲＡＭはアドレス０に０×Ｃ０ 、ア
ドレス１に１×Ｃ０ 、アドレス２に２×Ｃ０ 、…、
アドレス２５５に２５５×Ｃ０ の乗算結果が書き込ま
れる。
入力端子４から入力される記憶手段選択信号により、任
意の１個のＲＡＭ５を選択する。つまり、データ生成手
段７からの乗算信号を選択されたＲＡＭに与えるように
する。次に図示されないクロック発生回路から出力され
るクロックＢに応答して入力端子２から係数信号である
８ビットのディジタル信号Ｃ０ を入力し、レジスタ１
１に保持される一方、８ビットカウンタを動作させる。 カウンタ１２の出力である内部アドレス信号は、（８×
８）ビットの並列乗算器１３の一方の入力と同時にアド
レスデコーダ８の一方の入力として与えられる。したが
って、選択されたＲＡＭはアドレス０に０×Ｃ０ 、ア
ドレス１に１×Ｃ０ 、アドレス２に２×Ｃ０ 、…、
アドレス２５５に２５５×Ｃ０ の乗算結果が書き込ま
れる。
【００１８】同様にして、クロック発生回路から出力さ
れるクロックＢに応答して次の係数信号であるディジタ
ル信号Ｃ１ からＣ３ がレジスタ１１に順次保持され
、ディジタル信号Ｃ１ からＣ３ とカウンタ１２から
の内部アドレス信号の乗算結果がそれぞれ異なるスタテ
ィックＲＡＭに内部アドレス信号を受けたアドレスデコ
ーダからのアドレスに従って入力される。こうして、係
数信号のみを入力することにより、スタティックＲＡＭ
５のデータを書き換えることができるため、外部回路は
簡単で小さくなる。
れるクロックＢに応答して次の係数信号であるディジタ
ル信号Ｃ１ からＣ３ がレジスタ１１に順次保持され
、ディジタル信号Ｃ１ からＣ３ とカウンタ１２から
の内部アドレス信号の乗算結果がそれぞれ異なるスタテ
ィックＲＡＭに内部アドレス信号を受けたアドレスデコ
ーダからのアドレスに従って入力される。こうして、係
数信号のみを入力することにより、スタティックＲＡＭ
５のデータを書き換えることができるため、外部回路は
簡単で小さくなる。
【００１９】次に図示されないクロック発生回路から出
力されるクロックＡに応答して入力端子から入力信号で
ある８ビットのディジタル信号を入力する。ＲＡＭのデ
ータの書換え終了後、アドレスデコーダ８の入力は切り
換えられ、入力信号であるディジタル信号を受けて、０
から２５５までのアドレスを指定する。例えば、入力信
号が００００００１１ならばアドレスデコーダ８はアド
レス３を指定する。これにより、第１から第４のＲＡＭ
の出力は３×Ｃ０ 、３×Ｃ１ 、３×Ｃ２ 、３×Ｃ
３ となり、入力信号と係数の乗算結果が得られる。
力されるクロックＡに応答して入力端子から入力信号で
ある８ビットのディジタル信号を入力する。ＲＡＭのデ
ータの書換え終了後、アドレスデコーダ８の入力は切り
換えられ、入力信号であるディジタル信号を受けて、０
から２５５までのアドレスを指定する。例えば、入力信
号が００００００１１ならばアドレスデコーダ８はアド
レス３を指定する。これにより、第１から第４のＲＡＭ
の出力は３×Ｃ０ 、３×Ｃ１ 、３×Ｃ２ 、３×Ｃ
３ となり、入力信号と係数の乗算結果が得られる。
【００２０】ディジタルフィルタの基本的動作は従来例
と同じであり、乗算結果であるディジタル信号は、クロ
ック発生回路から出力されるクロックＡに応答して所定
期間遅延する遅延回路２２ａ〜２２ｃと加算器２３ａ〜
２３ｃに与えられる。そして、出力端子３からディジタ
ルフィルタの出力であるディジタル信号が出力される。 ここで、係数信号を変更することにより乗算結果である
ところのＲＡＭの出力が変わり、その結果、加算器の出
力が変化する。これによりディジタルフィルタの特性を
変化させることができる。
と同じであり、乗算結果であるディジタル信号は、クロ
ック発生回路から出力されるクロックＡに応答して所定
期間遅延する遅延回路２２ａ〜２２ｃと加算器２３ａ〜
２３ｃに与えられる。そして、出力端子３からディジタ
ルフィルタの出力であるディジタル信号が出力される。 ここで、係数信号を変更することにより乗算結果である
ところのＲＡＭの出力が変わり、その結果、加算器の出
力が変化する。これによりディジタルフィルタの特性を
変化させることができる。
【００２１】
【発明の効果】以上のように、この発明によれば、デー
タ生成手段により係数信号と内部アドレス信号とを予め
乗算しておき、複数の記憶手段のうち記憶手段選択信号
により決まる記憶手段の、上記内部アドレス信号に対応
するアドレスに上記乗算結果を順次記憶してゆき、入力
信号をアドレスデコーダによりデコードし上記複数の記
憶手段にアドレス入力して乗算結果を読み出すようにし
たので、ディジタルフィルタの係数を容易に変更するこ
とができ、しかも、外部回路は簡単で小さく、さらに、
スタテックＲＡＭを用いることにより、小型で高速なデ
ィジタルフィルタを得ることができる。
タ生成手段により係数信号と内部アドレス信号とを予め
乗算しておき、複数の記憶手段のうち記憶手段選択信号
により決まる記憶手段の、上記内部アドレス信号に対応
するアドレスに上記乗算結果を順次記憶してゆき、入力
信号をアドレスデコーダによりデコードし上記複数の記
憶手段にアドレス入力して乗算結果を読み出すようにし
たので、ディジタルフィルタの係数を容易に変更するこ
とができ、しかも、外部回路は簡単で小さく、さらに、
スタテックＲＡＭを用いることにより、小型で高速なデ
ィジタルフィルタを得ることができる。
【図１】本発明の一実施例によるディジタルフィルタを
示すブロック図である。
示すブロック図である。
【図２】従来のディジタルフィルタの具体的構成例を示
すブロック図である。
すブロック図である。
【図３】ディジタル信号の乗算を行う乗算器の具体的構
成の一例を示す図であり、図３（ａ） は（４×３）ビ
ットのディジタル乗算の過程を示す図、図３（ｂ） は
単位回路の具体的構成の一例を示す図、図３（ｃ） は
従来の（４×３）ビット並列乗算器の一構成例を示すブ
ロック図である。
成の一例を示す図であり、図３（ａ） は（４×３）ビ
ットのディジタル乗算の過程を示す図、図３（ｂ） は
単位回路の具体的構成の一例を示す図、図３（ｃ） は
従来の（４×３）ビット並列乗算器の一構成例を示すブ
ロック図である。
１ ディジタル信号を入力するための入力端
子２ ディジタルフィルタの係数であるディ
ジタル信号を入力するための入力端子 ３ 出力端子 ４ 選択信号であるディジタル信号を入力す
るための入力端子 ５ 第１ないし第４のＲＡＭ６
メモリ選択回路 ７ データ生成回路 ８ アドレスデコーダ １１ ディジタルフィルタの係数であるディジタ
ル信号を保持するレジスタ １２ ＲＡＭのアドレスに対応したディジタル信
号を出力するカウンタ １３ 乗算器 ２２ａ 遅延回路 ２２ｂ 遅延回路 ２２ｃ 遅延回路 ２３ａ 加算器 ２３ｂ 加算器 ２３ｃ 加算器
子２ ディジタルフィルタの係数であるディ
ジタル信号を入力するための入力端子 ３ 出力端子 ４ 選択信号であるディジタル信号を入力す
るための入力端子 ５ 第１ないし第４のＲＡＭ６
メモリ選択回路 ７ データ生成回路 ８ アドレスデコーダ １１ ディジタルフィルタの係数であるディジタ
ル信号を保持するレジスタ １２ ＲＡＭのアドレスに対応したディジタル信
号を出力するカウンタ １３ 乗算器 ２２ａ 遅延回路 ２２ｂ 遅延回路 ２２ｃ 遅延回路 ２３ａ 加算器 ２３ｂ 加算器 ２３ｃ 加算器
Claims (1)
- 【請求項１】 ディジタルフィルタの係数であるディ
ジタル信号からなる係数信号を受けるとともに、ディジ
タル信号からなる内部アドレス信号を出力し、この内部
アドレス信号と上記係数信号とを乗算して乗算信号を出
力するデータ生成手段と、このデータ生成手段からの乗
算信号を上記内部アドレス信号に対応したアドレスに記
憶するための複数の記憶手段と、上記データ生成手段か
らの乗算信号および記憶手段選択信号を受け、上記記憶
手段選択信号によって上記記憶手段のうちの１つを選択
し、選択された記憶手段に上記データ生成手段からの乗
算信号を与えるための記憶手段選択手段と、上記データ
生成手段からの内部アドレス信号およびディジタル信号
からなる入力信号を受け、データ生成手段からの乗算信
号を上記選択された記憶手段に記憶させる時に上記内部
アドレス信号を上記記憶手段に与えるとともに、記憶手
段に記憶された乗算信号を読み出す時に上記入力信号を
上記記憶手段に与えるアドレスデコーダとを備えたこと
を特徴とするディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41339090A JPH04222111A (ja) | 1990-12-21 | 1990-12-21 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41339090A JPH04222111A (ja) | 1990-12-21 | 1990-12-21 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04222111A true JPH04222111A (ja) | 1992-08-12 |
Family
ID=18522046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41339090A Pending JPH04222111A (ja) | 1990-12-21 | 1990-12-21 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04222111A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6487190B1 (en) | 1996-06-27 | 2002-11-26 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
| US7706332B2 (en) | 1995-06-30 | 2010-04-27 | Interdigital Technology Corporation | Method and subscriber unit for performing power control |
| US7903613B2 (en) | 1995-06-30 | 2011-03-08 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
| US7929498B2 (en) | 1995-06-30 | 2011-04-19 | Interdigital Technology Corporation | Adaptive forward power control and adaptive reverse power control for spread-spectrum communications |
| US8737363B2 (en) | 1995-06-30 | 2014-05-27 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
-
1990
- 1990-12-21 JP JP41339090A patent/JPH04222111A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7706332B2 (en) | 1995-06-30 | 2010-04-27 | Interdigital Technology Corporation | Method and subscriber unit for performing power control |
| US7903613B2 (en) | 1995-06-30 | 2011-03-08 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
| US7929498B2 (en) | 1995-06-30 | 2011-04-19 | Interdigital Technology Corporation | Adaptive forward power control and adaptive reverse power control for spread-spectrum communications |
| US8737363B2 (en) | 1995-06-30 | 2014-05-27 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
| US9564963B2 (en) | 1995-06-30 | 2017-02-07 | Interdigital Technology Corporation | Automatic power control system for a code division multiple access (CDMA) communications system |
| US6487190B1 (en) | 1996-06-27 | 2002-11-26 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
| US6907024B2 (en) | 1996-06-27 | 2005-06-14 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
| US7631027B2 (en) | 1996-06-27 | 2009-12-08 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
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