JPH0419729B2 - - Google Patents

Description

請求の範囲 １ 複数の多重ビツトの異なるワード長情報符号
化構成の中の１つに従つて伝送された信号を復号
する通信システムメツセージ受信装置において、 通信チヤンネルにより伝送された信号を検出す
る通信用受信機と、 バツテリと、 前記バツテリと前記受信機に結合され、リアル
タイムに前記検出した符号化信号を処理し、複数
の情報符号化構成に対応する複数の情報復号化構
成の任意の１つに従つて、前記検出した信号を処
理するデータサンプラー（データサンプリング手
段）と、 前記受信機及び前記データサンプラーに結合さ
れ、前記検出した符号化信号の所定の特性に応答
し、伝送された信号の構成を識別する識別手段
と、前記識別手段に応答し、前記複数の情報復号
化構成のいずれが前記検出した符号化信号を処理
するのに使用されるかを自動的に選択する選択手
段とを具える復号化構成選択手段と、 前記複数の情報復号化構成の各々に対応する復
号された信号の所定のシーケンスを含む前記選択
手段に結合された符号メモリと、 前記データサンプラーと前記符号メモリに結合
され、前記復号された信号が所定のシーケンスと
相互関係があるかどうかを決定し、前記復号され
た信号が相互関係を有する場合に、制御信号を発
生する比較手段と、 前記比較手段に結合され、前記制御信号に応答
し、使用者にメツセージの受信を知らせる表示手
段と、 を備える通信システムメツセージ受信装置。 ２ 前記選択手段の動作に結合され、前記複数の
情報復号化構成の少なくとも１つを選択すること
によつて前記選択手段の動作を限定し、それによ
つて前記複数の情報復号化構成より少ない検出さ
れた符号化信号を処理するように前記データサン
プラーの能力を制限する動作不能化手段を更に具
える前記請求の範囲第１項記載のメツセージ受信
装置。 ３ 前記動作不能化手段は、前記符号メモリに結
合され、かつそれに応答するものであり、前記符
号メモリは、更にメツセージ受信装置の動作機能
の特徴を示す情報を含み、前記メツセージ受信装
置は更に、前記符号メモリの前記情報に応答し、
前記動作機能の特徴を作動させる特徴付勢手段を
具える前記請求の範囲第２項記載のメツセージ受
信装置。 ４ 前記メツセージ受信装置は、時間信号を設定
する内部クロツク、及び前記時間信号に応答し、
符号化信号の検出とは無関係に前記メツセージ受
信装置に対する動作機能を制御する手段とを具え
る前記請求の範囲第３項記載のメツセージ受信装
置。 ５ 前記メツセージ受信装置は、前記時間信号に
応答し、前記メツセージ受信装置の予め選択され
た機能を一時的に動作不能にすることにより前記
バツテリの電力消費を減少する保全手段を具備す
る前記請求の範囲第４項記載のメツセージ受信装
置。 ６ 前記符号メモリは、更に受信装置の動作機能
の特徴を示す情報を含み、前記メツセージ受信装
置は更に、前記符号メモリの前記指示情報に応答
し、前記動作機能の特徴を作動させる特徴付勢手
段を具える前記請求の範囲第１項記載のメツセー
ジ受信装置。 ７ 前記メツセージ受信装置は、時間信号を設定
する内部クロツクと、 前記時間信号に応答し、符号化信号の検出とは
無関係に前記メツセージ受信装置に対する動作機
能を制御する手段と、を具える前記請求の範囲第
６項記載のメツセージ受信装置。 ８ 前記データサンプラーに結合され、現在選択
した構成に対する復号化動作が完了するまで情報
復号化構成の変更を防止する優先手段を具える前
記請求の範囲第７項記載のメツセージ受信装置。 ９ 前記表示手段は、前記復号化構成選択手段に
結合され、選択された情報復号化構成に応答し、
メツセージを受信すると、識別可能な信号通報パ
ターンの表示を指示及び始動する前記表示手段を
具える前記請求の範囲第８項記載のメツセージ受
信装置。 １０ 前記復号化構成選択手段に結合され、前記
複数の情報復号化構成のうちの任意のサブセツト
を使用可能にする外部的にアクセス可能なセレク
タを更に具える前記請求の範囲第７項記載のメツ
セージ受信装置。 １１ 前記データサンプラーに結合され、現在選
択した構成に対する復号化動作の完了まで情報復
号化構成の変更を防止する優先手段を更に具える
前記請求の範囲第１０項記載のメツセージ受信装
置。 １２ 前記符号化構成選択手段に結合され、選択
された情報復号化構成に応答し、 メツセージを受信すると、識別可能な信号通報
パターンの表示を指示及び始動する前記表示手段
を具える前記請求の範囲第１１項記載のメツセー
ジ受信装置。 １３ 複数の多重ビツトの異なるワード長（ワー
ドレングス）情報符号化構成のうちの１つに従つ
て、伝送されたメツセージを復号する通信システ
ムメツセージ受信装置において、 通信チヤンネルを通じて送信される符号化信号
を検出する通信用受信機と、 バツテリと、 固定メモリと相互接続されるマイクロプロセツ
サを具え、前記バツテリに接続され、受信機から
の検出した符号化信号に応答し、リアルタイムに
前記検出した符号化信号を処理し、前記複数の情
報符号化構成に対応する複数の情報復号化構成の
うち任意の１つに従つて前記検出した信号を処理
する能力を有するマイクロコンピユータと、 前記受信機及び前記マイクロコンピユータに結
合され、前記検出した符号化信号の所定の特性に
応答し、伝送されたメツセージの構成を識別する
識別手段と、前記検出した符号化信号を処理する
のに使用される前記複数の情報復号化構成のいず
れかを自動的に選択する選択手段とを含む復号化
構成選択手段と、 前記複数の情報符号化構成の各々に対応する復
号された信号の所定シーケンスを含む前記マイク
ロコンピユータに結合され、それによりアクセス
される符号メモリにおいて、前記マイクロコンピ
ユータは、前記復号化された信号が所定のシーケ
ンスと相互関係にあるかどうかを決定し、相互関
係を有する場合に、制御信号を発生する手段を具
えていることを特徴とする符号メモリと、 前記マイクロコンピユータに結合され、前記制
御信号に応答し、使用者にメツセージの受信を知
らせる表示手段と、 を具える通信システムメツセージ受信装置。 １４ 前記選択手段の動作に結合され、前記複数
の情報復号化構成の少くとも１つを選択すること
によつて前記選択手段の動作を限定し、それによ
つて、前記複数の復号化構成より少ない前記検出
した符号化信号を処理するように前記マイクロコ
ンピユータの能力を制限する制限手段を更に具え
る前記請求の範囲第１３項記載のメツセージ受信
装置。 １５ 前記制限手段は前記符号メモリに結合及び
応答し、前記符号メモリは更に、メツセージ受信
装置の動作特性及び特徴を示す情報を含み、前記
メツセージ受信装置は更に、前記符号メモリの前
記指示情報に応答し、メツセージ受信装置の前記
動作機能の特徴を付勢する特徴付勢手段を具える
前記請求の範囲第１４項記載のメツセージ受信装
置。 １６ 前記マイクロプロセツサは、更に、時間信
号を設定する内部クロツクを具え、前記メツセー
ジ受信装置は更に、前記時間信号に応答し、符号
化信号検出とは無関係に前記メツセージ受信装置
に対して動作機能を制御する手段を具える前記請
求の範囲第１３項記載のメツセージ受信装置。 １７ 前記メツセージ受信信号は、前記時間信号
に応答し、前記メツセージ受信装置の予め選択さ
れた機能を一時的に動作不能にすることにより前
記バツテリの電力消費を減少する保全手段を更に
具える前記請求の範囲第１６項記載のメツセージ
受信装置。 １８ 前記符号メモリは更に、メツセージ受信装
置の動作機能の特徴を示す情報を含み、前記メツ
セージ受信装置は更に、前記符号メモリの前記指
示情報に応答し、メツセージ受信装置の前記動作
機能の特徴を作動させる特徴付勢手段を含む前記
請求の範囲第１３項記載のメツセージ受信装置。 １９ 前記マイクロコンピユータは、時間信号を
設定する内部クロツクを具え、前記メツセージ受
信装置は更に、前記時間信号に応答し、符号化信
号の検出とは無関係に前記メツセージ受信装置に
対する動作機能を制御する手段、を具備する前記
請求の範囲第１８項記載のメツセージ受信装置。 ２０ 前記マイクロコンピユータに結合され、現
在選択した構成に対する検出動作が完了するまで
情報復号化構成の変更を防止する優先手段を更に
具える前記請求の範囲第１９項記載のメツセージ
受信装置。 ２１ 前記表示手段は前記符号化構成選択手段に
結合され、選択された情報復号化構成に応答し、
メツセージを受信すると識別可能な通報パターン
の表示を指示及び始動する前記請求の範囲第２０
項記載のメツセージ受信装置。 ２２ 前記符号メモリは、前記固定メモリに完全
に含まれ、その一部である前記請求の範囲第２１
項記載のメツセージ受信装置。 ２３ 前記符号化構成選択手段に結合され、前記
複数の情報復号化構成のうち任意のサブセツトを
使用可能にする外部的アクセス可能なセレクタを
更に具える前記請求の範囲第１９項記載のメツセ
ージ受信装置。 ２４ 前記マイクロコンピユータに結合され、現
在選択した構成に対する復号化動作が完了するま
で情報復号化構成の変更を防止する優先手段を更
に具える前記請求の範囲第２３項記載のメツセー
ジ受信装置。 ２５ 前記表示手段は、前記符号化構成選択手段
に結合され、選択された情報復号化構成に応答
し、メツセージを受信すると、識別可能な通報パ
ターンの表示を指示及び始動する前記請求の範囲
第２４項記載のメツセージ受信装置。 ２６ 前記符号メモリは、前記固定メモリに完全
に含まれ、その一部である前記請求の範囲第２５
項記載のメツセージ受信装置。 発明の背景 発明の分野 本発明は、一般的には通信システムメツセージ
受信装置の分野に関するもので、特に、信号処理
がデコーダによりリアルタイムに動作して実行さ
れ、多重構成のデコーデイングルーチン及びエネ
ルギー節約ルーチンを与える通信システムメツセ
ージ受信装置に関する。 従来の技術 ページヤは、一般的に使用者個人がポケツト中
に又はベルトにクリツプして運ぶように設計され
た小型、携帯用のバツテリ動作無線受信機であ
る。ページング装置に使用される技術は、特定の
受信機用に意図された送信がその受信機において
のみ応答を与える選択呼出と呼ばれる。選択呼出
し能力は、符号化され、搬送波を変調した１個又
はそれ以上の独特のアドレスコードをページヤご
とに割当ることによつて達成される。各ページヤ
は、その割当てられたアドレスコードにのみ応答
を与えるようにして設計された復号化（デコーデ
イング）部分を具える。割当てられたアドレスコ
ードの１つが検出される場合、ページヤは、付勢
されて対応する警報信号を発生する。即ち、通信
システムの他のページヤは、そのシステムが群
（グループ）呼出し動作をもつのでなければ、そ
の送信によつて付勢されるものはない。 ページヤ通信システムは、技術的に周知であ
り、単一又は複数トーン信号、トーン信号と音声
（voice）信号とデジタル符号化信号の選択した組
合せを含む多くの種類の符号化構成により動作す
る。典型的には、大都市とその周辺部を通して送
信可能な広範囲のページングサービス、及び多く
の小さいサービス領域例えば特定の建物の集団又
は他の設備間を送信する局内（local）ページン
グサービスが存在する。種々のシステムの動作範
囲は、一般的に使用する送信機の電力により決定
される。 若し、ページヤの携帯者が、幾つかの設備の境
界内の信号を受信する必要があれば、かような設
備の各々に対して彼は、個々の局内ページヤを必
要とするはずである。かような問題は、幾つかの
病院の職員であつてしかも幾つかの病院に患者を
訪ねる必要のある医者の場合には屡々起る問題で
ある。更に、異なる広い範囲のサービスシステム
を有する近郊都市に旅行するように場所を変更す
る場合には、原の広い領域のページヤ及び幾つか
の局内ページヤのすべてを無用なものとさせ、全
く新しいページヤセツトが必要となる。かくし
て、１個以上のページヤ通信システムに対して復
号化信号及び警報信号を与えるように機能するこ
とのできるページング装置を具えることが望まし
い。その場合には、ページヤが１つの通信（メツ
セージ）サービス領域から他の領域に運ばれる場
合に、特定の装置のページヤアドレスを変更した
り、又はページヤを物理的に変更したり又はアド
レスコードを変更するための回路を改変する困難
さを除去することができる。 個別のトーンだけの復号化システム、トーンと
音声信号の復号化システムが存在するが、かよう
な情報の復号化は、一般的に困難ではないか、又
はデジタル的に符号化した信号を使用するシステ
ムを復号する如く要求される。かようなデジタル
システムは、個々のページング装置をアドレスす
るために送信可能なより速い情報速度のために、
単位時間当り送信される高い通信量を可能として
いる。 デジタル通信システムにおいて送り出されるデ
ジタル情報は、通常、第１レベルから第２レベル
までレベル変換を含む２進信号列から成る。これ
らのレベルは、２進数０と２進数１との区別を示
す。また、ビツト間隔に対応する特定の時間間隔
が必要である。一般的に使用されるノンリターン
ツゼロ（NRZ）２進符号化システムは、ビツト
間隔を記述していない。従つて、情報ビツトが何
時開始し、何時終了するかを確認し、これを同期
システム及び非同期システムに何時適用するかを
確認する必要がある。NRZ直列２進パルス列の
情報は性質の可変性のために、個別ビツト間隔
は、信号レベル変換の発生なしで通過してしま
う。かくして、一般的には、受信機において受信
した情報からビツト間隔が何時開始し、何時終了
したかを正確に知ることが全く自明ではない。 デジタルシステムには、２つの一般形があり、
送信機と受信機の時間関係によりそれらを区別す
ることは可能である。同期システムにおいて、ビ
ツトアドレスシーケンスとフレーム記述情報語
（ワード）とが正しく復号されるように、送信機
と受信機とは同期しなければならない。これに反
し、非同期システムは、通常、アドレスの一部を
構成する序文の（preliminary）情報語を復号し、
一致している場合には、個々のページング装置の
アドレスの残余部分に関連したデジタル情報の連
続検出に先んじてタイムウインドーを設定させ
る。同期又は非同期システムの何れでも、１個以
上の符号化システムに対して復号化を与える困難
さは複雑となる。更に、ページヤにおいて多種シ
ステム能力を存在させることは、１個以上のシス
テムが何時ページヤにより検出され得るかを正し
く機能させるために或る種の優先順位付与が必要
となる。 ページヤ通信装置用の先行技術の信号処理回路
は、単一信号の復号システムに対して特定の高速
復号機能を実行させる特注の集積回路又は特注の
ハイブリド回路を具える。現在のIC及びハイブ
リド技術を利用することにより多重システムペー
ジヤは、コスト、設計の複雑さ、電力消費の観点
からはなはだ高価なものとなる。更に、現在提案
されている幾つかのページヤ通信システムが存在
し、全ユニツトの販売量のために、それは、現在
必要とする特注回路の開発に関連した最初の工場
整備コスト、エンジニアリングコストを支持する
ことが不可能であり、従つてシステム設定が妨げ
られている。然し、多重システムページヤにより
提供される経済性は、１つの特定の復号化構成を
復号するために高ユニツト量、多重システムペー
ジヤを改作することによつて比較的少数の単一シ
ステムページヤを有益に製造することを可能にし
ている。 ページングシステム用の信号デコーダに対する
重要な要件は、情報が失われるまで復号がおくれ
ないように、リアルタイムにて信号を処理しなけ
ればならないことである。リアルタイム処理を概
念は、技術的に周知であり、物理的事象が発生す
る間実時間と関連している。デコーダにより処理
するリアルタイム信号に関し、デコーダにより実
行される検出及びデコーデイングプロセスに関係
ある動作は、情報の損失なしでデバイスを制御す
る場合に得られる結果が有用であるように充分高
速にしなければならない。かくして、デジタル信
号処理を実行する多重システムデコーダの演算速
度は、ページヤ通信システムが動作する情報速度
と直接関係がある。デジタル情報送信速度は、シ
ステムからの別のシステムまで変化するであろう
し、所定の単位時間に全システムによつてより多
くの情報が処理されるからより速い速度が好まし
いことは明らかである。情報速度が速くなればな
るほど、多重システムデコーダの処理速度要求が
益々大きくなることは明らかである。 リアルタイムにて信号処理を実行する多重シス
テムデコーダ用の高クロツク速度は、システムに
必要な電圧及び消費される電力を増大し、したが
つてページヤの動作経済性に不利に影響を与え、
デバイスの大きさ及び重量に影響する。別個の異
なるページヤを持ち歩く欠点は、まさに大きな又
は極めて重い電力源を運びページング装置の作動
用電力を与えるのと等価な欠点となる。一般に、
電力消費が大きくなればなるほど、動作を与える
ために運ばなければならないバツテリの質量は
益々大きくなる。実際、電力消費が大きくなれ
ば、数時間動作ごとに新しい一次電池が必要とな
る。これは、連続動作を確立するためにページヤ
を使用する個人により動作用のバツテリ、別個の
新しい電池（セル）を運ぶ状態をつくり出す。ペ
ージヤは、個々のポータブル動作用のものである
から、バツテリのエネルギーが多重システム信号
復号（デコーデイング）用の有用な動作寿命を与
えるように保全されることは避けられない。 発明の概要 複数の復号化構成に従つて、検出された
（detected）符号化信号を処理することが可能で
あるバツテリ（電池）付勢による適合した信号の
デコーダが開示されている。そのデコーダは、マ
イクロコンピユータの実行と等価である。検出さ
れた信号とは無関係に動作するエネルギー保全手
段は、バツテリ（電池）のエネルギーを保全する
ように作用する。 発明の要約 本発明は、携帯用装置に対して多重構成信号の
復号（デコーデイング）能力を有する通信システ
ムの通信信号通報装置を包含し、その携帯用装置
は、通信チヤンネルを通じて送信される符号化信
号を検出するバツテリ作動通信用受信機、及びバ
ツテリに結合され、受信機からの検出した符号化
信号に応答して検出した符号化した信号をリアル
タイムにて処理するデコーダ、を具える。デコー
ダは、複数のデコーデイング（復号化）構成のう
ちの任意の１つに従つて検出する信号を処理する
ことが可能である。また、受信機、デコーダに結
合され、検出した符号化信号の所定の特性に応答
して選択する復号化構成選択手段が具えられ、複
数のデコーデイング（復号）構成が検出した符号
化信号を処理するのに利用される。デコーダに結
合され、それによりアクセスされる符号メモリ
は、選択された構成の所定シーケンスの符号化信
号を含む複数のデコーデイング構成のうちの各々
の１つに対応する情報を含み、その受信は、個々
のデコーダが信号通報により応動させるであろ
う。デコーダは、マイクロコンピユータから成る
等価な実施例を具える。 本発明の他の局面は、携帯用装置に対する通信
システム通信通報装置を包含し、携帯用装置は、
通信チヤンネルを通じて送信される符号化信号を
検出するバツテリ作動通信用受信機、及びバツテ
リに結合され、検出した符号化信号にリアルタイ
ムにて応答し、内部クロツク設定用タイミング信
号を具えるデコーダ、を具備する。また、デコー
ダのタイミング信号に応答し、通信通報装置の選
択機能を一時的に動作不能（disabling）にする
ことによりバツテリの電力消費を減少させる保全
手段（conservation means）が含まれる。符号
メモリは、デコーダによりアクセスされた情報に
結合され、前もつて指定された情報を含み、その
受信は、個々のデコーダが信号通報に応動させる
であろう。デコーダは、マイクロコンピユータか
ら成る等価な実施例を有する。 本発明の主要な構成は下記に示す通りである。
即ち本発明は、複数の多重ビツトの異なるワード
長情報符号化構成の中の１つに従つて伝送された
信号を復号する通信システムメツセージ受信装置
において、通信チヤンネルにより伝送された信号
を検出する通信用受信機と、バツテリと、前記バ
ツテリと前記受信機に結合され、リアルタイムに
前記検出した符号化信号を処理し、複数の情報符
号化構成に対応する複数の情報復号化構成の任意
の１つに従つて、前記検出した信号を処理するデ
ータサンプラー（データサンプリング手段）と、
前記受信機及び前記データサンプラーに結合さ
れ、前記検出した符号化信号の所定の特性に応答
し、伝送された信号の構成を識別する識別手段
と、前記識別手段に応答し、前記複数の情報復号
化構成のいずれが前記検出した符号化信号を処理
するのに使用されるかを自動的に選択する選択手
段とを具える復号化構成選択手段と、前記複数の
情報復号化構成の各々に対応する復号された信号
の所定のシーケンスを含む前記選択手段に結合さ
れた符号メモリと、前記データサンプラーと前記
符号メモリに結合され、前記復号された信号が所
定のシーケンスと相互関係があるかどうかを決定
し、前記復号された信号が相互関係を有する場合
に、制御信号を発生する比較手段と、前記比較手
段に結合され、前記制御信号に応答し、使用者に
メツセージの受信を知らせる表示手段と、を備え
る通信システムのメツセージ受信装置としての構
成を有する。 或いはまた、本発明は、複数の多重ビツトの異
なるワード長（ワードレングス）情報符号化構成
のうちの１つに従つて、伝送されたメツセージを
復号する通信システムメツセージ受信装置におい
て、通信チヤンネルを通じて送信される符号化信
号を検出する通信用受信機と、バツテリと、固定
メモリと相互接続されるマイクロプロセツサを具
え、前記バツテリに接続され、受信機からの検出
した符号化信号に応答し、リアルタイムに前記検
出した符号化信号を処理し、前記複数の情報符号
化構成に対応する複数の情報復号化構成のうち任
意の１つに従つて前記検出した信号を処理する能
力を有するマイクロコンピユータと、前記受信機
及び前記マイクロコンピユータに結合され、前記
検出した符号化信号の所定の特性に応答し、伝送
されたメツセージの構成を識別する識別手段と、
前記検出した符号化信号を処理するのに使用され
る前記複数の情報復号化構成のいずれかを自動的
に選択する選択手段とを含む復号化構成選択手段
と、前記複数の情報符号化構成の各々に対応する
復号された信号の所定シーケンスを含む前記マイ
クロコンピユータに結合され、それによりアクセ
スされる符号メモリにおいて、前記マイクロコン
ピユータは、前記復号化された信号が所定のシー
ケンスと相互関係にあるかどうかを決定し、相互
関係を有する場合に、制御信号を発生する手段を
具えていることを特徴とする符号メモリと、前記
マイクロコンピユータに結合され、前記制御信号
に応答し、使用者にメツセージの受信を知らせる
表示手段と、を具える通信システムメツセージ受
信装置としての構成を有するものである。

【図面の簡単な説明】

新規と考えられる本発明の特徴は、添付の請求
の範囲に特定的に述べられる。然し、本発明自身
は、更に他の目的及びその利点と共に、添付図面
に関連して説明されている次の記述を参照するこ
とにより最もよく理解されるであろう。 第１図は、等価な好ましい実施例を図示した本
発明の機能ブロツク図である。 第２図は、等価な好ましい実施例を図示した本
発明の更に詳細な機能ブロツク図である。 第３図は、好ましい実施例の共通の下部構造を
図示した機能ブロツク図である。 第４図は、好ましい実施例の共通の機能的下部
構造の更に詳細なブロツク図である。 第５図は、本発明のマイクロコンピユータ実施
例の機能的、概略図の組合せを示す。 第６Ａ，６Ｂ，６Ｃ図は、本発明の好ましい実
施例に対する１つの第１データ符号化システム用
の説明図である。 第７Ａ，７Ｂ図は、本発明の好ましい実施例に
対する第２データ符号化システム用の説明図であ
る。 第８図は、好ましい実施例の共通の下部構造の
詳細な機能ブロツク図である。 第９図は、好ましい実施例の等価なデータサン
プリング動作、シーケンス動作に対する電気的構
成を示す。 第１０図Ａ乃至Ｊは、第９図の動作構成に対す
る種々のタイミング図を示す。 第１１Ａ図、第１１Ｂ図は、第８図の概要図の
多重変換装置部分の詳細な電気的構成を示す。 第１２図のＡ乃至Ｍは、第１１Ａ図、第１１Ｂ
図の構成に対する種々のタイミング図を示す。 第１３図は、第８図の排他的論理和（OR）ア
レイ部分の詳細な電気的構成を示す。 第１４図は、第８図の加算器／累算器部分の詳
細な電気的構成を示す。 第１５図は、第８図の誤差（error）比較器部
分の詳細な電気的構成を示す。 第１６Ａ図及び第１６Ｂ図は、第８図のビツト
速度検出部分の詳細な構成を示す。 第１７Ａ図乃至第１７Ｅ図は、本発明の好まし
い実施例のマイクロコンピユータ実行の詳細なフ
ローチヤートを示す。 好ましい実施例の説明 第１図は、本発明の第１、第２実施例の両者に
適用可能な機能ブロツク図を示す。通信用受信機
２０は、適合信号デコーダ２２に接続される。デ
コーダ２２は、１個以上のデコーデイング構成を
復号する情報を含むことを指示する役目を果すデ
コーデイング構成と呼ばれる領域を含む。バツテ
リ２４は、通信用受信機２０及びデコーダ２２に
接続されて示される。デコーダ２２は、破線にて
囲まれて示される符号メモリ２６に別個に接続さ
れる。符号メモリ２６は、更に、機能選択及びペ
ージヤIDと呼ばれる領域を含む。破線にて囲ま
れた符号メモリ２６は、取外し可能であり従つて
システムの残部と別個につくり得る可能性を示
す。また、エネルギー保全手段（装置）２８は、
デコーダ２２と相互接続される。復号化選択手段
（装置）３０、信号デコーダ２２のデコーデイン
グ構成領域に結合される。信号デコーダ２２の出
力は、表示変換器（annunciation transducter）
３２に結合される。 マイクロコンピユータ３４は、破線にて適合信
号デコーダ２２と相互接続されて示される。この
相互接続は、適合信号デコーダ２２がマイクロコ
ンピユータ３４により完全に置き換えられること
を示している。マイクロコンピユータ３４は、更
にマイクロプロセツサと固定メモリとから構成さ
れることを示し、固定メモリ部分は、デコーデイ
ング構成と呼ばれる部分を具えている。マイクロ
コンピユータ３４は、デコーダ２２と同様に同一
の相互接続を有する。マイクロコンピユータ３４
による適合信号デコーダ２２の置換は、また、正
確に同一のデコーデイング機能を与え、その結果
のシステム機能は、ページヤの使用者にとつて区
別し難いものとなる。かくして、２個の別個の実
施例の機能は、デバイス内で区別できない。 第１図に図示したシステムの動作は、通信用受
信機が別個の通信（メツセージ）形式にあるメツ
セージを受信可能にしている。適合信号デコーダ
２２は、受信した信号に応動して別個のデコーデ
イング構成のうちのデータ選択信号を解析し、通
信用受信機２０により受信された入力情報を適当
に復号化する。すべてのページング装置における
と同様に、その結果生ずる復号化信号は、符号メ
モリ２６に含まれる指定のページヤアドレスと比
較して試験される。受信し含号化した信号と符号
メモリ２６のアドレスとの間の対応を検出するこ
とにより、通信（メツセージ）が受信されたこと
をページヤ搬送波に対して指示して出力信号が発
生される。特に、デコーダ２２からの出力信号
は、表示変換器３２に供給され、メツセージの受
信を示す信号を発生する。 高速度、リアルタイムにて適合信号を復号化す
る要求、ページング装置に含まれるバツテリの有
効寿命を保全し延長する要求のために、エネルギ
ー保全装置２８は、適合信号デコーダ２２と協同
してバツテリ２４を保全するように機能する。復
号化選択手段３０は、ページヤの操作者（オペレ
ータ）に対して外部セレクタを与え、ある可能な
復号化構成のみを指定する。この選択機能は、ま
た符号メモリ２６により供給されるか又は符号メ
モリとは独立した工場プリセツトとなるであろ
う。符号メモリ２６は、幾つかのアドレスを含
み、各アドレスは、受信機２０により受信される
信号に応答してデコーダ２２により決定される適
当に選択した復号化構成に対応することが理解さ
れるであろう。 更に、符号メモリ２６は、ページヤデバイスの
種々の特徴を選択するのに利用される機能選択領
域を包含する。すべての機能に対して回路形式に
て構成し、次いでページヤのアドレスを識別する
情報を符号メモリ２６に与え、システム（装置）
の可能なる機能及び表示特徴の種々の組合せを指
定することが有利である。 マイクロプロセツサ、及び固定メモリ
（ROM）領域内に含まれるデコーデイング構成
とを包含するマイクロコンピユータ３４により適
合信号デコーダ２２を置換することは、ブロツク
２２を取り除いてその全部をブロツク３４により
置き換えた同一図面にて示される。その差異は、
マイクロコンピユータの内部機能にある。即ち受
信した通信信号に応動するハードウエアの適合信
号デコーダの代りに、同一の所定のサーチルーチ
ンにより、マイクロコンピユータは受信した信号
をリアルタイムにて処理するマイクロプロセツサ
を使用する。同一のプロセスにより識別した後、
マイクロプロセツサは、固定メモリの復号化構成
領域をアクセスし復号化構成を処理するためその
メモリ内に含まれる正しい命令を決定する。マイ
クロプロセツサは、適合信号デコーダがアクセス
すると全く同様に符号メモリをアクセスし、外部
復号化選択装置に応動するであろう。 再言すると、エネルギー保全装置は、マイクロ
プロセツサ及びROMと相互作用し、システム
（装置）のバツテリを保全する。マイクロプロセ
ツサが符号メモリに含まれるページヤ識別に対応
する信号受信を検出した場合、マイクロコンピユ
ータ３４は、表示変換器３２に接続され、メツセ
ージが１個の可能な復号化構成において受信され
たことをページヤ携帯者が知り得るような信号を
発生する。デコーダ又はマイクロコンピユータの
何れかにとつて、ページヤ携帯者に与えられる信
号通報のパターンの形式は、種々の復号化構成の
うち検出された機能となるであろう。復号化構成
は、表示変換器に供給される信号に対応して緊急
呼出し、非緊急呼出しの両方を与え、従つてペー
ジヤ携帯者は識別信号を受信し、直ちに応答でき
る。 第２図は、本発明の実施例の更に詳細なブロツ
ク図を示す。アンテナ３６は、無線周波数増幅器
及び選択度（selectivity）装置３８に接続され、
更にそれは第１混合器（ミクサ）４０に接続され
る。第１発振器４１は、また、第１混合器４０に
接続される。第１混合器４０の出力は、フイルタ
４２を介して第２混合器４４に接続される。第２
発振器４６は、また第２混合器４４に接続され
る。第２混合器４４の出力は、中間周波（IF）
利得装置４８を介して検波器５０に接続される。
第２図の第１部分は、通信用受信機２０の更に詳
細な説明を含む。 検波器５０の出力は、適合信号デコーダ２２に
接続される。適合信号デコーダ２２は、第１発振
器４１に接続される。第１図におけると同様に、
適合信号デコーダ２２の出力は、表示変換器３２
に接続される。検波器５０は、トーン、音声ペー
ジングシステム用の正常接続である表示変換器３
２に接続されて図示される。バツテリ２４は、電
力を通信用受信機に与えるように図示され、ま
た、DC−DC変換器５２に接続される。DC−DC
変換器５２は、また、適合信号デコーダ２２及び
符号メモリ２６と相互接続される。符号メモリ２
６は、前述の如く、デコーダ２２と相互接続され
る。 第２図は、適合信号デコーダ２２を対応するマ
イクロコンピユータ３４及び周辺装置と完全に置
換した態様を点線（phantom line）にて示す。
特に、マイクロコンピユータ３４は、固定メモリ
５６と多重的に相互接続されるマイクロプロセツ
サ５４から成るように図示されている。固定メモ
リ５６は、DC−DC変換器５２及び符号メモリ２
６と相互接続される。符号メモリ２６及びDC−
DC変換器５２は、また、相互接続される。マイ
クロプロセツサ５４は、また、デツドマン
（deadman）タイマ５８と相互接続される。３個
の周辺装置即ちDC−DC変換器５２、符号メモリ
２６及びデツドマンタイマ５８は、破線にて囲ま
れて示され、支持（support）モジユール６０と
呼ばれる。マイクロコンピユータ３４がデコーダ
（マイクロプロセツサ）５４を置換した場合を図
示していないが、第１発振器４１はマイクロプロ
セツサ５４に接続される。検波器５０は、トーン
音声ページシステムにとつて慣例になつているよ
うに表示変換器３２と点線（phantom）にて接
続され図示される。バツテリ２４は、前述したよ
うにDC−DC変換器５２と接続され、電力を通信
用受信機部分に供給するように図示される。 無線受信機において通例であるように、アンテ
ナは、適当に増幅され選択される無線周波数信号
を受信する。スーパーヘテロダイン技術を使用し
て第１発振器４１は、混合器４０において入力信
号周波数とビートをとり、その出力は、フイルタ
４２に供給される。フイルタ４２の出力は、第２
混合器４４に供給され、そこでは、そのフイルタ
４２の出力信号は、第２発振器４６の出力と混合
され、その出力は、中間周波利得回路４８に供給
される。利得回路４８の出力は、検波器５０に供
給され、検波器は、変調IF出力からの符号化信
号を再生する。特殊のスーパーヘテロダイン無線
システムが説明されたが、多くの他の通信用受信
機が利用されることは当業技術者にとつて明らか
である。 検波器出力は、多重構成復号化を含む適合信号
デコーダに供給される。適合信号デコーダは、別
個の可能な構成が復号化に適用されるべきである
ことを識別する動作において、それが種々の特性
測定を入力信号により実行すると云う意味で適合
できる。適当な構成配列が識別される場合、デー
タは、その書式により復号化され、符号メモリ
は、ページング装置がアドレスされたかどうか知
るために質問される。ページング装置が実際にア
ドレスされた場合に、前述したように表示変換器
３２は、検出信号をページヤ携帯者に発生する。 種々の復号化構成配列が同一通信チヤンネル上
ですべて機能することが暗黙に仮定されてきた。
適合信号デコーダ２２の多重構成復号化は、同一
周波数にて動作しないページングメツセージ構成
を検索し検波することを包含する。デコーダ２２
から第１発振器４１までの制御線の機能は、デコ
ーダ２２が、復号化信号を受ける周波数を、周知
の周波数合成法により制御可能にすることを示す
ことである。実施例の等価な機能と両立する如
く、同一の制御機能がマイクロコンピユータ３４
により実行されることができる。かくして、多重
構成配列の復号化は、異なる周波数で動作する複
数の異なる復号化構成を包含する。 バツテリ２４は、電力を適合信号デコーダ２２
に供給するDC−DC変換器５２を介して相互接続
される。DC−DC変換器は、また、適合信号デコ
ーダ２２に応動し、エネルギー保全装置を具え
る。適合信号が復号化構成を識別する場合に、そ
れは、また、ページヤがアドレスされたかどうか
を決定するために全電力を必要としない期間を特
定する。かような時間間隔は、メツセージ構成の
送信形式の機構により設定される。更に、DC−
DC変換器は、高速リアルタイム動作を支持する
高電圧レベルにおいて適合信号デコーダを動作さ
せるのに必要な余分の（付加的）電圧を与えるこ
とができる。 第１図におけると同様に、第２図の第２実施例
については、適合信号デコーダ２２は、マイクロ
コンピユータ３４及び相互接続周辺装置と全く置
換された。DC−DC変換器５２は、電力を固定メ
モリ５６に供給し、マイクロプロセツサ５４に応
動する。再言すると、検波した符号形式のメツセ
ージを構成する適当な種々の時間に決定した符号
構成により、DC−DC変換器５２は、システムに
供給される電力を減少し、それによりバツテリエ
ネルギーを保全することができる。デツドマンタ
イマ５８は、自走実行状態が存在しないことを保
証するように機能する。特に、マイクロプロセツ
サ５４は、正規間隔で信号をデツドマンタイマ５
８に与えるように設計される。デツドマンタイマ
がこれらの信号を正規間隔にて受信しない場合、
探索の初期設定が受信される復号化構成を識別さ
せるようにマイクロプロセツサ５４のプログラム
ルーチンの再初期設定を強制する。 検出した信号は、また、検出された復号化構成
及び符号メモリ２６に含まれるページヤアドレス
情報と比較されたその結果の情報に従つて処理さ
れる。ページヤ携帯者の観点から装置がマイクロ
コンピユータを含むか適合信号デコーダを含むか
を信号検出装置の機能から判断することは完全に
区別し難い。 第３図は、適合信号デコーダ２２及びマイクロ
コンピユータ３４の共通機能の下部構造を強調す
る第１図に対応するブロツク図を示す。この図
は、２つの実施例のハードウエア適合信号デコー
ダシステム及びフアームウエアマイクロコンピユ
ータシステムの両者に等しく適用可能である。入
力と記号を付した第２図の検波器５０からの信号
は、データサンプリング記憶回路６２に印加され
る。データサンプリング記憶回路６２の出力は、
データシーケンスウインドー比較器６４に供給さ
れる。データサンプリング回路は、多相クロツク
タイミング信号を供給できるクロツク６６からの
タイミング信号を受信する。クロツク６６は、ま
た、符号化システム検索検波回路６８にタイミン
グ信号を供給する。データサンプリング記憶回路
６２は、符号化システム検索検波回路６８と相互
接続される。符号化システム検索検波回路６８の
出力は、複数の信号であり、その信号の各々は、
別個の可能な復号化システムの１つが検波された
ことを識別する。これらの信号は、データシーケ
ンスウインドー比較器６４に接続され、適当な復
号化が実行される。データシーケンスウインドー
比較器６４は、また、クロツク６６に接続され
る。クロツク６６は、また、符号化システム検索
検波回路６８と相互接続される。エネルギー保全
装置２８は、クロツク６６と相互接続され、減少
した電力消費の期間を与える。 データシーケンスウインドー比較器６４は、通
常符号メモリ２６内に含まれるページヤアドレス
回路７０に接続される。データシーケンスウイン
ドー比較器６４の出力は、ページヤアドレス回路
７０に応動するように接続される。警報パターン
回路７２の出力は、前述した表示変換器３２に対
応する表示器装置７４に接続される。 通信用受信機に含まれる検波器５０（第２図）
は、データサンプリング記憶回路６２に入力を与
え、クロツク６６は、後で詳細に図示、説明され
るように、正規パターンにてデータのサンプリン
グを与える。データが受信されると同時に、復号
化システムの探索ルーチンが開始されて検出した
符号の特性に基づき別個の可能な復号化構成がデ
ータを復号化するのに利用されるべきであること
を決定する。これは、可能なシステムの各々に対
応し、特性を識別するデータを試験する検出シス
テムに種々のパラメータを印加することにより達
成される。ひとたび復号化システムが識別される
と、適当な制限がデータシーケンスウインドー比
較器６４に印加され、サンプルし記憶したデータ
は、情報を復号化するように適当に処理される。
データをサンプルし記憶する技術の利点は、ペー
ジヤがアドレスされたかどうかを決定する場合に
高信頼度が維持されるようにサンプルされたデー
タが構成配列処理中に失われることが殆んどない
ということである。更に、このプロセスはリアル
タイムにて発生し、従つて受信したデータのすべ
ては、受信した復号化システムを確認し、復号化
システムに検出した信号を印加するのに利用さ
れ、ページヤがアドレスされたかどうかを確かめ
る。データシーケンスウインドー比較器６４の出
力は、データサンプリング記憶回路に帰還され、
追加のサンプルを取り出すことを開始させるか、
又は検出した符号化システムの構成に従つてサン
プリング技術を継続させる。 データシーケンスウインドー比較器６４とデー
タサンプリング記憶回路６２との間の相互接続機
能は、選択した構成配列に従つて必要とするサン
プリングを継続させることである。これは、２個
又はそれ以上の順次アドレスワード（語）であろ
うし、又は、一組の符号化メツセージ内で信号位
置に従つて処理されなければならない追加の符号
化信号群となるであろう。単一のアドレスワード
（語）システムにとつて相互接続は利用されない
であろう。 第４図は、適合信号デコーダ又はマイクロコン
ピユータを包含し、第１図に図示の復号化選択装
置３０と同様な外部セレクタの相互接続を具える
何れかのシステムに対する更に詳細な図を示す。
検波器５０の出力である入力信号は、データサン
プリング順序回路７６に印加される。データサン
プリング順序回路７６は、サンプル記憶回路７８
に印加される。データサンプリング順序回路７６
及びサンプル記憶回路７８は、第３図に図示のデ
ータサンプリング記憶ブロツク６２から成る。サ
ンプル記憶回路７８の出力は、データシーケンス
比較器８０に供給され、それは、また比較器誤差
ウインドー制限装置８２に接続される。データシ
ーケンス比較器８０及び比較器誤差ウインドー制
限装置８２は、第３図のデータシーケンスウイン
ドー比較器６４から成る。第３図のクロツク６６
に対応する多相クロツク８４は、データサンプリ
ング順序装置７６及びデータシーケンス比較器８
０にタイミング信号を供給する。多相クロツク８
４は、また、エネルギー保全装置２８と相互接続
され、システムの減少動作期間中にバツテリエネ
ルギーを保全することを可能にする。 多相クロツク８４は、また、符号化システム探
索制御回路８６と相互接続され、それは、また、
外部システムサブセツトセレクタ８８に応答する
ように接続される。符号化システム探索制御（以
下回路を省略）８６は、データサンプリング順序
装置７８に接続される。符号化システム探索制御
８６の追加の出力は、システム特性検出器９０に
接続され、それは、またサンプル記憶回路７８に
接続される。システム特性検出器９０の出力は、
別個の可能な復号化システムのうちの１個の検出
及び識別を示す一連の線となる。システム１、シ
ステム２乃至システムＮを示すＮ個の線が示され
る。システム特性検出器９０の出力の各々は、優
先制御装置９２を介して符号化システム探索制御
８６に入力信号を与えるように接続される。シス
テム特性検出器９０の出力は、また、比較器誤差
ウインドー制限装置８２、データシーケンス比較
器８０、ページヤアドレスメモリ９４の入力に供
給される。比較器誤差ウインドー制限装置８２の
出力は、警報パターン回路７２に接続され、それ
は表示器７４に接続される。警報パターン回路７
２は、ページヤアドレスメモリ９４に応動するよ
うに接続される。ページヤアドレスメモリ９４
は、符号化システム探索制御８６に点線にて相互
接続されるように示される。信号Next Wordと
記号付けされる比較器誤差ウインドー制限回路８
２の追加出力は、データサンプリング順序装置７
６に供給される。 ページヤ復号化システムが駆動される場合、可
能な符号化システムの１個に対する種々のパラメ
ータが種々のレジスタ、カウンタに押入され、検
波器５０からデータサンプリング順序装置７６へ
の入力信号は、対応する所定のタイムシーケンス
によりサンプルされる。サンプルは、データシー
ケンス比較器８０により処理され、符号化システ
ム探索制御８６により解析されるように記憶され
る。符号化システム探索制御８６の機能は、シス
テム特性検出器９０により処理される一時記憶デ
ータを編成し、受信したデータを復号するのに使
用される別個の可能な復号化構成配列のうち選択
された情報を受信情報から決定することである。
悪い選択がなされた場合には、次の符号システム
の新しいパラメータが入力され、他の復号化シス
テムが試験される。 システム特性検出器９０は、システムが検出さ
れたことを示す出力線のうちの１つを付勢し、優
先制御回路９２が符号化システム探索制御８６の
正常な探索動作を中止（disrupt）させ、ページ
ング装置をアドレスしてメツセージが受信される
時間まで、又は、そのシステムにおいて情報がこ
れ以上受信されないことが決定されるまで、検出
した復号化システムをロツクさせることである。
かように続いて起る時間に、符号化システム探索
制御８６は、探索動作を再開し、可能な復号化シ
ステムの何れにおいても通信放送の発生に伴う入
力信号を走査する。 システム特性検出器９０の出力は、また、比較
器誤差ウインドー制限装置８２に供給され、種々
の復号化システムに対する受入れ可能な誤差制限
を変更し、更にページヤアドレスメモリに供給さ
れる。データシーケンス比較器８０のデータは、
検出した符号化システムに対応する正しいページ
ヤアドレスにより比較器８２におけるウインドー
制限に対して試験される。比較器誤差ウインドー
制限装置８２は、出力信号を警報パターン回路７
２に与え、メツセージが受信されたことをページ
ヤ携帯者に通報するために表示器を駆動させる。
ページヤアドレスメモリ９４からの信号は、通報
パターンが警報パターン回路７２により表示器７
４に供給されることを決定する。 幾つかのシステムは、逐次ワード符号化様式
（format）又は、多重バツチ符号化様式を具えて
いるから、比較器誤差ウインドー制限装置８２か
らデータサンプリング順序装置７６まで戻る出力
が存在する。この信号は、Next Word（次のワー
ド）と記号付けされ、次の直列ワードを復号化す
るか又は所定システム内で次のメツセージ群に対
して追加サンプリングを与える。 外部システムのサブセツトセレクタ８８の機能
は、あらゆる可能な符号化システムを介して探索
を除去し、特定の領域内で受信可能であるシステ
ムのみ、又は、ページヤ操作者が所定の時間に応
答することを選択したシステムのみに探索を制限
することである。この制限は、符号メモリ２６に
より支えられるか又は製造時に独立にハード配線
（hard−wired）しうることは明らかである。こ
のことは、ページヤがＮ個の可能な復号化システ
ムを復号し、ページヤ携帯者が可能な復号化シス
テムの最大数を拒絶するか、選択されたシステム
にのみ彼の応答を集中させるか、充分な柔軟性を
可能にする。 各目的に接続して示される符号メモリ２６は、
符号化システム探索制御８６によりアクセス可能
である一定の制限を符号メモリ自身が具えている
ので符号化システム探索制御に影響を与えること
は理解できる。ページヤの種々の機能を可能にす
ることと組合されて、これは、製造ラインに完全
な融通性を与える。ページヤアドレスメモリ９４
は、符号化システム探索制御８６に点線にて相互
接続して示される。この線は、符号化システム探
索制御８６が可能な符号化システムの各々の内部
で個々のページヤのアドレスワードをアクセス可
能であることを示す。 ページヤが製造される時、又は、フアームウエ
アが設定される時に、種々のシステム内のページ
ヤアドレスが通常同一ではなく、独自性を維持す
るために各ページユニツトは、異なるアドレスを
具えなければならないことは明確である。従つ
て、種々の可能な復号化システムに対応する幾つ
かのページヤアドレスを指定することが有利であ
る。更に、一定のメツセージシステムが多重アド
レスを使用し、信号通報機能の異なる種類がそれ
らのページング装置の携帯者に供給されることに
なる。一例は、２つの異なるアドレスを有するペ
ージヤであり、その第１は、対応する警報通報パ
ターンを具えた緊急通信を指定し、第２は、実質
的に異なる警報通報パターンを具えた非緊急通信
を表示する。 この種の動作と両立して、本発明の２つの実施
例は、幾つかの可能な復号化システムの各々の内
部に幾つかの指定されたアドレスを持たせること
を全く可能にしている。更に、説明されている如
く、符号メモリ又は工場セツテイングがシステム
探索ルーチンの機能の利用性が制限し、ページン
グ装置の携帯者に利用できる復号可能なシステム
数を減少するであろう。 第５図は、第１図乃至第４図の１実施例として
示されるエネルギー保全装置を有する多重構成の
復号化ページヤの機能ブロツク図のフアームウエ
ア実行を具えるのに適している種類のマイクロコ
ンピユータの機能的、構成的ブロツク図の組合せ
を示す。マイクロコンピユータの実施例は、制限
されていないが、マイクロコンピユータは、モト
ローラ社の型番146805であることが望ましい。駆
動用のタイマ信号は、プリスケーラ、タイマ、カ
ウンタを含むタイマ制御ユニツト１００に供給さ
れる。結晶（水晶）１０２は、発振器回路１０４
に結合され、タイマ制御回路１００にて接続され
る。 発振器１０４は、また、中央処理ユニツト
（CPU）１０６に接続され、そのCPU１０６は、
中央処理ユニツト制御回路、ALUと呼ばれる演
算論理ユニツト、累算器、インデツクスレジス
タ、状態コードレジスタ、スタツクポインタ、プ
ログラムカウンタ高（high）モジユール、プログ
ラムカウンタ低（low）モジユールを包含する。
また、複数の入出力線を有するデータ方向性入出
力レジスタ１０８，１１０が中央処理ユニツトに
接続される。特に、８本の線が２個の入出力部分
の各々に示されている。固定メモリ（ROM）１
１２及び等速呼び出しメモリ（RAM）１１４
は、また、中央処理ユニツトとインターフエイス
する。モトローラ146805フアミリーの特性として
オンチツプRAMは、外部のRAMメモリなしで
マイクロコンピユータを動作させることができ
る。並列の入力／出力能力は、それが入力となる
か又は出力となるかを示すプログラム可能なピン
を具えている。タイマ／カウンタは、通常プログ
ラム可能なプリスケーラを具えた８ビツトカウン
タであり、事象（event）カウンタとして使用さ
れ、一定のソフトウエア選択事象の割込み信号を
発生させるか、又はタイミングを保持するのに使
用可能である。モトローラ社CMOS化した
MC146805の場合、このタイマは、ソフトウエア
駆動命令によりマイクロプロセツサを起させるよ
うにセツトし、電力節約ウエイトモードを設定で
きる。 第５図は、また、ROMに記憶された主フアー
ムウエア及びモジユールが開始させる対応アドレ
スの配置を示す。このモジユールの選択及び配置
は、本発明の１実施例の特定プログラムの機能で
ある。主プログラムモジユール及びそれらのアド
レス原点を説明すれば充分であり、別の実施例に
対して動作するソフトウエアプログラムのコアダ
ンプ（core dump）により、種々のサブルーチ
ンを開始させる場所を探知できるようにする。 RAM１１４の使用は、主としてプログラム
中、スクラツチパツドメモリ（scratch pad
storage）としてアクセスされる変数を入れるこ
とである。モトローラMC146805の使用は、別の
実施例に対して必要な要件ではなく、便利である
からである。続いて開示される符号化（coding）
のすべては、MC146805符号化様式と両立できる
ように書き込まれる。 本発明のマイクロコンピユータ実施例は、ハー
ドウエア実施例と同一の方法で機能する。第５図
は、マイクロコンピユータ実施例に対する特定の
実行を示す。図示はしないが、検波器５０からの
信号は、符号メモリ、警報パターン装置がある入
力／出力部分の１つに結合される。 本発明は、ページヤ符号化構成及びメツセージ
様式の任意数に適用されるが、好ましい実施例を
説明する目的で、２つの異なつた複雑なシステム
が選択された。符号化システム探索制御及び後で
詳細に説明される符号化システム特性検出器を使
用して追付システムを結合する方法は当業技術者
に明らかである。固定した長さ及び伝送速度の直
列アドレスワードを非同期検出して２値ページン
グシステムとするのも１つである。他方では、固
定した持続時間のバツチ（batch）にシステム的
に配置され、異なる速度で伝送される固定長短縮
のアドレスワードの同期伝送を使用する２値シス
テムである。簡単のために、両システムは、２進
符号を使用し、その差異をより困難にしているが
実施例は容易に理解される。信号トーン、トーン
音声又はデジタル信号の混合は、結合され得るこ
とが明らかである。 英国郵政省の国有のページングシステム用の標
準メツセージ符号化様式は、通常POCSAGとし
て知られ、次の如き符号化様式をもつている。各
伝送は、１秒当り512ビツトのビツト速度であり、
プリアンブル部に続いて１個又はそれ以上の選択
的に配置されるコード（符号）ワードのバツチ
（batch）から成る。第６図Ａに示されるように、
プリアンブルは、一連の反転論理状態１−０等で
あり、それは、少なくとも576ビツトの所要時間
である。符号ワードは32ビツトデータシーケンス
であり、それは、同期用の情報又は個々のページ
ヤをアドレス指定する情報の何れかを含む。バツ
チ（batch）は、１個の同期符号ワード及び16個
のアドレス符号ワードを具え、２個のアドレス符
号ワードを含むごとに８個の別個のフレームに再
分割される。メツセージ伝送中の連続するバツチ
（batch）は、同一様式の32ビツト同期ワードを
含み、それが８フレーム続き、その各々は、１バ
ツチ内に全体として16アドレス符号ワードごとに
２個のアドレス符号ワードを含む。 アドレス符号ワードは、８個のフレーム数０〜
７にグループ分けされる。全ページヤアドレス人
口は、同様に８個の可能なグループに分けられ
る。各ページヤアドレスは、その21ビツト符号ワ
ードの同一性のうち３個の下位ビツトにより対応
する８フレームの１つに割当てられる。かくし
て、000にて終了するアドレスを具えるすべての
ページヤは、フレーム０に位置され、同様に111
にて終了するアドレス符号ワードを有するすべて
のページヤはフレーム７に位置されよう。 32ビツト構成及びアドレス符号ワードのうちビ
ツト１を有するアドレス符号ワードは、第６図Ｂ
に示されるように常に０である。ビツト２〜19
は、個々のページヤに割当てられた21ビツト同一
性シーケンスのうち18個の上位ビツトに対応する
アドレスビツトとなる。３個の下位ビツトは、ア
ドレス符号ワードが送信され、従つてバツチ
（batch）中のフレーム位置から誘導可能である
フレームをそれらが単に規定するのみであるか
ら、送信されない。ビツト20及び21は、ページヤ
に割当てられる４個の可能なアドレスから必要な
アドレスを選択するのに使用される２個の機能ビ
ツトである。ビツト22乃至31は、パリテイチエツ
クビツトであり、最後のビツト32は、偶数パリテ
イを与えるのに選択される。復号化システムは、
割当てられたフレーム中のアドレス符号ワードを
単に検査するのみで、従つて各ページヤのアドレ
ス符号ワードは、その符号ワード様式に割当てら
れるフレーム中で単に伝送されるのみである。以
下の説明において、アドレス符号ワードを、単に
アドレスワードと略称することもあることに注意
されたい。 各符号ワードは、それが同期符号ワードである
か又は、アドレス符号ワードであるかどうかによ
り、最上位ビツトが最初に伝送される同一の32ビ
ツト様式に従う。同符号ワードは、第６図Ｃにお
いてビツト位置（BIT POS）１中の最上位ビツ
ト、ビツト位置32中の最下位ビツトを具えて示さ
れる。 かくして、この符号化システムにおいてページ
ヤの識別に対する21ビツト２進シーケンスは、ペ
ージヤ用の可能なアドレスの200万以上の組合せ
を割当てる。２つの機能ビツトの付加は、バツチ
信号通報機能及びページアアドレスから成る総計
800万のメツセージの組合せを与える。 モトローラ社により開発された２進メツセージ
ページングシステムは、通常ECHOとして知られ
ており、１秒当り300ビツトの情報を伝送し、各
ページヤアドレスに対して２つの順次２進ワード
を使用する。このシステム用の語（ワード）は、
一連の23の２進ビツトである。このシステムに使
用される論理規約（convention）は、２進論理
１が最も正電圧に対応し、２進論理０が最も負電
圧に対応すると云うことである。ECHOシステム
における各ページングアドレスは、第７図Ａに示
す如く、1/2ビツト間隔だけ離れた２つの23ビツ
ト２進ワードとそれに続く14ビツトのコンマとか
ら成る。２つの23ビツトページングアドレスワー
ドは、ページヤのアドレスを構成するように互に
直列に続き、特定の持続時間のコンマ又はポーズ
間隔は、23ビツトアドレスの各対間で伝送され、
アドレス間隔（interaddress gap）を構成する。
全アドレス指定データ長は、60.5ビツトとなる。 この２重アドレスシステムの各ワードは、情報
の12ビツトからつくられる。情報とパリテイビツ
トとの和は、23ビツトワードレングス（語長）を
具える。パリテイビツトは、情報ビツトに加えら
れるデータビツトであり、誤差（error）の発生
を許し、それでもなお、人間が他のワードを誤ら
ないように保証している。このシステムでは、順
次アドレスワード間の1/2ビツト間隔の論理レベ
ルは、常に２ワードアドレス系列の第２ワードの
うち第１ビツトの論理レベルと反対であることが
慣例である。かくして、第２ワードの第１ビツト
が１レベルにある場合、1/2ビツト間隔は０レベ
ルとなる。 第７図Ｂは、コンマ又はページ間隔が、繰返し
１−０パターンから成り、それは、14個の300秒
ビツトに等しい持続時間に正常なメツセージ伝送
のビツト速度の２倍のビツト速度で発生する。コ
ンマのスタート論理レベルは、また次のワードの
第１ビツトと同一の論理レベルでなければならな
い。 ページヤのアドレスを指定する12の２進ビツト
の使用は、4096の独自の組合せを可能にし、アド
レスを付加的に特定するため第２ワードに追加す
れば、通常殆んど1700万の独特のページヤアドレ
スをつくり出すであろう。然し、ECHOのメツセ
ージシステムを復号化する通常の方法は、各シー
ケンス（系列）の第１ワード（first word）を非
同期的に動作させる。この通常の復号化装置は、
ページヤアドレスの正しくない識別を発生する第
１ワードにおいて可能な疑似検出（false
detection）を生ずるアドレスパターンの周期的
な変化に敏感である。主として復号化するハード
ウエアに帰せられるべきこの問題を除くために
は、周期的に関係している２つの直列アドレスワ
ードは、このことが、アドレスワード１の疑似検
出の確率を強くしているので、２つの23ビツトワ
ードアドレスシステムの第１ワードとして使用さ
れない。各周期的変化の任意の１つが、少なくと
も７個の２進ビツトにより178の２進ワードの任
意の他の変化とは異なる場合、178の異なる23ビ
ツト２進ワードを与えることは可能である。正常
なECHO復号化装置用のフレーム同期精度は、12
又はそれ以上の周期的転換を有するそれらの第１
アドレスワードを利用するだけで改善されること
は付加的に観察されてきた。これは、更に、第１
アドレスワードにおいて利用できる符号化置換
（coding permutation）の数を118に制限する。
かくして、4095の可能な第２アドレスワードと組
合される第１アドレスワードは、ECHOシステム
にとつて480、000アドレス以上になる。前述の説
明における第１ワードは、以下、単にワード１と
略称する場合もあり、第２ワードは、単にワード
２と略称する場合もある。 第８図は、好ましい実施例の更に詳細な構造図
を示し、それは、適合信号デコーダかマイクロコ
ンピユータ実行と等価な機能か２つに１つを具え
る。便宜的にのみ、種々のモジユール間に１本の
相互接続線が示される。然し、かような１本の線
は、８本の２進入力線と同数を表わすものと理解
すべきである。調節可能な多相クロツク１２０
は、アンドゲート１２２の第１入力に接続され
る。エネルギー保全装置２８からのパワーアツプ
信号は、アンドゲート１２２の第２入力に接続さ
れる。アンド１２２の出力は、５分周カウンタ１
２４に接続され、それは更に４分周カウンタ１２
６に接続される。アンド１２２、５分周カウンタ
１２４及び４分周カウンタ１２６の出力は、後で
更に詳細に説明されるようなタイミング信号を
種々に定義する。更に、カウンタ１２６の出力
は、RE１，RE２，RE３及びRE４と呼ばれる４
個の出力信号を有する多重分離器
（demultiplexer）１２８に接続される。アンド１
２２、カウンタ１２４及び１２６、及び多重分離
器１２８は、破線にて囲まれて示され第４図に図
示のデータサンプリング順序装置７６との比較を
増大する。カウンタ１２４の出力は、多重ビツト
直列シフトレジスタ１３０，１３２，１３４及び
１３６のクロツク入力の各々に直接結合される。
レジスタ可能信号RE１，RE２，RE３及びRE４
は、夫々、レジスタ１３０，１３２，１３４及び
１３６の可能端子に接続される。入力と呼ばれる
通信用受信機２０の出力は、レジスタ１３０，１
３２，１３４及び１３６の各々のデータ端子に接
続される。 レジスタ１３０，１３２，１３４及び１３６の
各々は、マルチプレクサ１３８に多重に接続され
る。４本線は、各レジスタとマルチプレクサ１３
８との相互接続を示す。これらの４本の相互接続
線は、直列シフトレジスタが後で詳細に説明され
るように４個の８ビツト直列シフトレジスタの直
列配置から構成されるのが好ましいから、８本の
別個の線を示す。直列シフトレジスタ及びマルチ
プレクサ１３８は、破線にて囲まれて示され、第
４図のデータ記憶装置７８を具えた比較を増大す
る。 マルチプレクサ１３８の出力は、８個の装置を
含む排他的論理和アレイ（EXOR ARRAY）１
４０に接続される。符号メモリ２６は、排他的論
理和１４０の第２入力に接続される。排他的論理
和１４０は、誤差（error）固定メモリ（ROM）
１４２に接続される。誤差ROM１４２は、誤差
加算器−累算器１４４に接続される。排他的論理
和アレイ１４０、誤差ROM１４２及び累算器１
４４は、破線に囲まれて示され、データシーケン
ス比較器８０を具えた比較を増大する。 誤差累算器１４４の出力は、比較器１４６，１
４８に接続される。比較器１４６は、下方誤差制
限回路１５０に接続され、比較器１４８は、上方
誤差制限回路１５２に接続される。誤差制限回路
１５０及び１５２は、各々、後で詳細に説明され
るＳ１，Ｓ２システム選択信号を受信する。比較
器１４６，１４８は、ワード１（第１ワード）検
出メモリ１５４に接続される。ワード１検出メモ
リ１５４は、符号メモリ２６に戻つて接続され、
またウインドータイマ１５６に接続される。ウイ
ンドータイマ１５６は、また後で説明される信号
Ｓ１，Ｓ２を受けとる。ウインドータイマ１５６
は、また、符号メモリ２６からの信号を受信す
る。比較器１４６，１４８及びウインドータイマ
１５６は、警報検出ラツチ回路１５８に接続され
る。警報検出ラツチ１５８は、表示器７４に接続
される警報パターン回路７２に接続される。警報
パターン回路７２は、また、符号メモリ２６に応
動するように接続される。比較器１４６，１４
８、下方誤差制限１５０、上方誤差制限１５２、
ワード１検出メモリ１５４、ウインドータイマ１
５６は、破線にて囲んで示され、比較器誤差ウイ
ンドー制限回路８２の比較を増大する。 マルチプレクサ１３８の付加出力端子は、マル
チプレクサ１６４に接続される。マルチプレクサ
１６４は、加算器／累算器１６８に接続されるビ
ツト速度ROM１６６に接続される。マルチプレ
クサ１６４、ビツト速度ROM１６６及び加算
器／累算器１６８は、破線にて囲んで示され、シ
ステム特性検出器９０を具えた比較を増大する。
累算器１６８は、また、比較器１７０に接続され
る。比較器１７０は、ビツト速度誤差制限装置１
７２に応動するように接続される。ビツト速度誤
差制限１７２は、システム選択信号Ｓ１，Ｓ２に
応答するパス（Pass）及びフエイル（fail）と呼
ばれる比較器１７０の出力は、夫々フエイルカウ
ンタ１７４のリセツト端子、カウント端子に接続
される。フエイルカウンタ１７４は構成
（scheme）カウンタ１７６のカウント端子に接続
される。Ｒへの信号と呼ばれるフエイルカウンタ
１７４の出力は、直列シフトレジスタ１３０，１
３２，１３４，１３６のリセツト端子の各々に接
続される。比較器１７０、ビツト速度誤差制限１
７２、フエイルカウンタ１７４、構成カウンタ１
７６は、破線にて囲んで示され符号化システム探
索制御８６を具えた比較を増大する。 中央端子１７８をＢ＋に接続させた３個の位置
スイツチは、構成カウンタ１７６のＳ端子に接続
される“１”と呼ばれる第１端子と共に示され、
“２”と呼ばれる第２端子は、構成カウンタ１７
６のリセツト端子に接続され、“both”と呼ばれ
る第３端子は接続されない。その関連端子を有す
るスイツチは、破線にて囲んで示され、各部サブ
セツトセレクタ８８を有する比較を増大する。構
成カウンタ１７６の出力は、Ｓ１及びＳ２と呼ば
れ、調節可能多相クロツク１２０、符号メモリ２
６、ウインドータイマ１５６及び誤差ビツト速度
制限回路１７２に接続される。 適合信号デコーダ又はマイクロコンピユータ実
行を含む復号化システムに対して、カウンタ１７
６が開始されると、調節可能クロツクに供給され
る１出力を付勢し、ビツト速度検出進行用のタイ
ミング動作を設定する。これは、２つの可能な復
号化構成のうちの１つを選択し、正しいメツセー
ジビツト速度が受信されるかどうかを決定するの
と等価である。エネルギー保全装置２８により適
当に決定される時間に、調節可能クロツク１２０
からの信号は、レジスタ１３０，１３２，１３４
及び１３６を直列動作可能に与えられる。特に、
カウンタ１２４の出力は、レジスタの各々の入力
線においてデータのシフテイング又は前進を発生
させる。カウンタ１２４からの各サンプルクロツ
クパルスの出力中に、通信用受信機２０からの情
報の１サンプルは、可能とされた１つの直列シフ
トレジスタに印加される。多重分離器１２８は、
シフトレジスタを直列に動作可能にし、従つて誘
導された入力ビツトパターンの第１サンプルはレ
ジスタ１３０に記憶され、第２サンプルはレジス
タ１３２に、第３サンプルはレジスタ１３４に、
第４サンプルはレジスタ１３６に記憶されるよう
になる。調節可能なクロツク１２０は、予期され
るビツト速度の20倍の速度で動作されるのが好ま
しく、従つてカウンタ１２４の出力は、所望サン
プリング速度にあるビツト速度を正確に４倍にな
るようにする。 システムが駆動される時間に、フエイルカウン
タは直列シフトレジスタをリセツトし、残つてい
る情報のすべてをクリアする。更に、構成カウン
タ１７６は、符号メモリ２６から選択された復号
化構成及びウインドータイム１５６に対する正し
い制限に対応するアドレス情報を選択し、充分な
サンプリングデータが排他的論理和アレイ１４０
に供給された場合に、特定のページヤのアドレス
が検出されたかどうかを確認する方法が継続され
る。 ECHO及びPOCSAGシステム用の符号化様式
を検討することにより思い出されるように、種々
のシステムのワード長（word length）は、夫々
23ビツト、32ビツトである。第８図の動作例とし
て、便宜上ECHOシステムが、所望のワード長を
23ビツトとするように選択されるものと仮定す
る。入力ビツトの各サンプリングは、順次直列シ
フトレジスタに印加され、92サンプルを取得する
のと等しい時間間隔において、直列シフトレジス
タ１３０，１３２，１３４及び１３６はECHOに
要求されるデータでみたされるようにする。この
情報は、それが認識されるマルチプレクサ１６４
を介して供給され、ビツト速度ROM１６６に送
られる。このビツト速度ROMは、シフトレジス
タにおける個々のビツトパターンを比較して照合
度（degree of correspondence）を決定し、入
力信号のビツト速度が確認されたかどうかを確認
する。シフトレジスタのデータに対する照合度決
定は、１つのサンプル位置を対応するサンプル位
置の比較によりマークし、位置パターンの種々の
ビツト値に対応する誤差表を具えるビツト速度
ROMを使用することにより達成される。各サン
プルに対し、また任意のレジスタの各々を動作可
能にすることにより、累算器１６８は、認識され
たデータに対して全誤差を決定する。この情報
は、ビツト速度誤差制限回路１７２から選択され
た構成に対する適当な制限と比較するために比較
器１７０に供給される。比較器１７０の出力は、
パス（Pass）及びフエイル（Fail）と呼ばれる２
信号である。ビツト速度が正しく決定され、情報
がECHOシステムにおいて受信される場合に、カ
ウンタ１７４はリセツトされる。このリセツト動
作は、フエイルカウンタ１７４が次の構成を選択
するために構成カウンタ１７６を前進させること
が不可能であることを確実にすることにより探索
ルーチンを優先させる。誤差が最大制限を超える
場合、比較器１７０の出力は、フエイル信号を付
勢する。システムが、４つの連続サンプルの試み
でも検出されない場合、フエイルカウンタ１７４
は、構成カウンタ１７６の前進を発生させ、調節
可能多相クロツク１２０に対して新しいタイミン
グ周期を設定させ、シフトレジスタのすべてをク
リアする。 POCSAG構成に対してデータサンプル累算は
128サンプルであり、それは、マルチプレクサ１
３８を介して仮定されたビツト速度が累算器１６
８において受入れ可能な誤差を発生するかどうか
に関して比較するためのマルチプレクサ１６４に
供給される。再言すると、累算器１６８の出力
は、比較器１７０に供給され、比較器１７０は、
POCSAGシステムに対応して新しい誤差制限を
具えることになる。POCSAGシステムが再び正
しく識別された場合に、フエイルカウンタ１７４
は、リセツトを優先し、復号化を構成配列中にロ
ツクするであろう。 マルチプレクサ１３８に結合される別個のマル
チプレクサ１６４を具える場合の利点は、ビツト
速度決定手順がデータを注意深く再編成すること
により達成されることが可能で、ひとたび構成配
列が正しく識別されると、直列シフトレジスタ１
３０，１３２，１３４及び１３６に含まれる同一
情報は、個々のページヤがアドレスされたかどう
かを識別するのに使用されると云うことである。 種々のタイミング信号により示されるように適
当な時間に、排他的論理和アレイが、符号メモリ
２６における情報と比較するために各直列シフト
レジスタの各部分から適当な８ビツトを受信す
る。POCSAGシステムにとつてすべての32ビツ
トは比較用に処理され、直列シフトレジスタ１３
０，１３２，１３４及び１３６に含まれる情報の
すべては、排他的論理和アレイの８ビツトを介し
て同時に処理される。排他的論理和アレイの出力
は、誤差ROM１４２に接続される。前述の通
り、このROMは、高速処理を可能にする利点を
有し、メモリを簡単にアドレスすることにより誤
差数を決定し、２つのパターンにおける誤差数の
差異に対応する数をその記憶場所に記憶する。こ
の誤差の差は、試験される８サンプルの各々に対
して誤差累算器１４４に供給される。サンプル毎
の原理に従い、誤差累算器１４４の出力は、比較
器１４６，１４８に送られ、誤差数が下方の受入
れ可能な制限より小さいか又は、上方の受入れ可
能な制限より大きいかどうかを試験する。比較器
１４６，１４８の出力は、ワード１検出メモリに
送られる。ECHOシステムは、２つの直列に関連
した23ビツトワードを使用し、他方、POCSAG
システムは、バツチ通信様式にて所定位置に単一
の32ビツトワードを使用することが思い出される
であろう。然し、各POCSAGバツチは、同期ワ
ードを含み、POCSAG構成復号化が検出構成の
ワード１をこの同期ワードに対応させることが有
利であることが見出された。ひとたびワード１が
検出されると、ECHOシステムの第２ワードの非
同期検出に要求されるウインドータイマが設定さ
れ、しかも、また、ウインドータイマは正しいペ
ージヤアドレスワードが見出されている間フレー
ム期間の開始と終了を設定できるからPOCSAG
システムにとつて有利である。若し、アドレスワ
ードが見出されない場合に、ビツト速度の仮定が
誤りであることを示すように、動作を継続してい
るビツトの速度検出器の時間がフエイル信号の充
分な数を具えるまで、そのシステムはサンプルを
継続する。これは、システム又は、他のシステム
で置き換えたシステム放送の終了を示すであろ
う。 他方、アドレスの第１ワードが何れかのシステ
ムに対して正しく識別されたと仮定すれば、正常
な探索ルーチンは、ワード１比較器の誤差識別と
同一であるアドレスの第２ワードに対して設定さ
れ、そのアドレスワードが正しく検出された場
合、警報検出ラツチ回路が駆動され、従つて警報
パターンが表示器に送られ、ページヤ携帯者に対
してメツセージの受信を指示する。 第９図は、データサンプリング順序回路７６及
びサンプル記憶回路７８用の電気的構成を示す。
従つて、それは、適合復号器及びマイクロコンピ
ユータ実施例の両者に適用可能である。第８図に
ついて説明したように、当節可能クロツク１２０
は、パワーアツプ信号により動作可能となるアン
ド１２２を通して接続される。アンド１２２の出
力は、ゲートされたクロツク信号であり、カウン
タ１２４のクロツク入力端子に送られる。カウン
タ１２４の2⁰端子において信号BA、2¹端子にお
いてBBと呼ばれる信号となる。カウンタ１２４
の2²端子は、カウンタ１２６のクロツク（CK）
端子に接続され、更にインバータ１２５を介して
それ自身（１２４）のＲリセツト端子に接続され
る。５分周カウンタ１２４の2²端子は、また、ア
ンドゲート２００，２０２，２０４及び２０６の
第１入力に接続される。 カウンタ１２６の2⁰端子においてRAと指定し
た信号となり、それは、また、４個の復号器／多
重分離器１２８の２進数の１つのＡ入力に接続さ
れる。カウンタ１２６の2¹の端子においてRBと
指定される信号となり、それは、また多重分離器
１２８のＢ入力端子に接続される。多重分離器１
２８の４端子出力においてRE１，RE２，RE３
及びRE４と呼ばれる信号となる。信号RE１は、
アンド２００の第２入力に接続され、RE２は、
アンド２０２の第２入力に、RE３は、アンド２
０４の第２入力に、RE４は、アンド２０６の第
２入力に接続される。 入力と指定される入力用受信機２０からの信号
は、シフトレジスタ２０８，２１０，２１２及び
２１４のデータ入力端子に供給される。レジスタ
２０８，２１０，２１２及び２１４の各々は、
夫々付加的な英字記号Ａ、Ｄ、Ｇ、Ｋを有する。
アンド２００の出力は、シフトレジスタ２０８の
クロツク端子、レジスタ２１６，２１８及び２０
０のクロツク端子に接続される。レジスタ２０８
の８出力端子は、Ａ１〜Ａ８と指定される。レジ
スタ２０８のA8端子は、レジスタ２１６のデー
タ入力端子に接続される。レジスタ２１６は、付
加的な英字記号Ｂを有し、レジスタ２１６の８出
力端子は、Ｂ１〜Ｂ８と指定される。レジスタ２
１６のB8端子は、レジスタ２１８のデータ入力
端子に接続される。レジスタ２１８は、付加的な
英字記号Ｃを有し、その８出力端子は、Ｃ１〜Ｃ
８と呼ばれる。レジスタ２１８のC8出力端子は、
レジスタ２２０のデータ入力端子に接続される。
レジスタ２２０は、付加的な英字記号Ｎを有し、
その８出力端子は、Ｎ１〜Ｎ８と呼ばれる。構成
カウンタ１７６からのＳ１と呼ばれる信号は、オ
ア（OR）ゲート２２１の第１入力に印加され
る。ORゲート２２１の出力は、レジスタ２２０
のリセツト端子に供給される。フエイルカウンタ
１７４からのサンプリングリセツト信号は、OR
２２１の第２入力に供給される。サンプリングリ
セツト信号は、また、レジスタ２０８，２１６、
及び２１８のリセツト端子に供給される。 アンド２０２の出力は、レジスタ２１０，２２
２，２２４及び２２６のクロツク端子に印加され
る。レジスタ２１０の８出力端子は、Ｄ１〜Ｄ８
と呼ばれる。レジスタ２１０のD8端子は、レジ
スタ２２２のデータ入力端子に接続される。レジ
スタ２２２は、付加的名称Ｅを有し、８出力端子
は、Ｅ１乃至Ｅ８と記号付けされる。レジスタ２
２２のE8出力端子は、レジスタ２２４のデータ
入力端子に接続される。レジスタ２２４は、付加
的英字記号Ｆを有し、８出力端子はＦ１〜Ｆ８と
呼ばれる。レジスタ２２４のF8出力端子は、レ
ジスタ２２６のデータ入力端子に接続される。レ
ジスタ２２６は、付加的英字記号Ｏを有し、その
８出力端子は、Ｏ１〜Ｏ８と呼ばれる。OR２２
１の出力は、レジスタ２２６のリセツト端子に接
続される。フエイルカウンタ１７４からのサンプ
リングリセツト信号は、レジスタ２１０，２２
２、及び２２４の各々のリセツト端子に供給され
る。 アンド２０４の出力は、レジスタ２１２，２２
８，２３０及び２３２のクロツク端子に接続され
る。レジスタ２１２は、また、英字記号Ｇを有
し、その８出力端子は、Ｇ１〜Ｇ８と呼ばれる。
レジスタ２１２のG8出力端子は、レジスタ２２
８のデータ入力端子に接続される。レジスタ２２
８は、付加的英字記号Ｈを有し、その８出力端子
は、Ｈ１〜Ｈ８と呼ばれる。レジスタ２２８の
H8出力端子は、レジスタ２３０のデータ入力端
子に接続される。レジスタ２３０は、付加的英字
記号Ｊを有し、その８出力端子はＪ１〜Ｊ８と指
定される。レジスタ２３０のJ8出力端子は、レジ
スタ２３２のデータ入力端子に接続される。レジ
スタ２３２は、付加的英字記号Ｐを有し、その８
出力端子は、Ｐ１〜Ｐ８と指定される。OR２２
１の出力は、レジスタ２３２のリセツト端子に接
続される。フエイルカウンタ１７４からのサンプ
リングリセツト信号は、レジスタ２１２，２２８
及び２３０のリセツト端子の各々に供給される。 アンド２０６の出力は、シフトレジスタ２１
４，２３４，２３６及び２３８のクロツク端子に
接続される。レジスタ２１５は、また、英字記号
Ｋを有し、その８出力端子は、Ｋ１〜Ｋ８と指定
される。シフトレジスタ２１４のK8出力端子は、
レジスタ２３４のデータ入力端子に接続される。
レジスタ２３４は、付加的英字記号Ｌを有し、そ
の８出力端子はＬ１〜Ｌ８と指定される。レジス
タ２３４のL8出力端子は、レジスタ２３６のデ
ータ入力端子に接続される。レジスタ２３６は、
付加的英字記号Ｍを有し、その８出力端子は、Ｍ
１〜Ｍ８と指定される。レジスタ２３６のM8出
力端子は、レジスタ２３８のデータ入力端子に接
続される。レジスタ２３８は、付加的英字記号Ｑ
を有し、その８出力端子は、Ｑ１〜Ｑ８と指定さ
れる。OR２２１の出力は、レジスタ２３８のリ
セツト端子に接続される。フエイルカウンタ１７
４からのサンプリングリセツト信号は、レジスタ
２１４，２３４及び２３６のリセツト端子の各々
に供給される。 動作する場合、調節可能クロツク１２０は、予
期されるビツト速度の20倍の速度で動作し、好ま
しい実施例のうちの２つのサンプリングシステム
の速度が選択されるのに応じてこの速度が調節さ
れる。この出力は、エネルギー保全装置２８によ
り決定される時間に、アンドゲート１２２を介し
てカウンタ１２４に供給される。カウンタ１２４
のBA、BB信号出力に対するタイミング図は、
第１０図に示される。20倍のビツト速度信号は、
５分割され、サンプリング速度であるビツト速度
の４倍にて正規に発生するパルス信号を発生させ
る。このサンプリング速度は、カウンタ１２６に
供給され、また、各サンプリング周期に対してア
ンドゲート２００，２０２，２０４及び２０６を
可能ならしめるように供給される。 カウンタ１２６の出力には信号RA、RBがあ
り、それらの信号は、第１０図において極めて詳
細に示され、マルチプレクサ１２８の入力端子に
供給される。マルチプレクサ１２８は、16個のシ
フトレジスタの水平列が各直列サンプリング周期
に対して可能になるように直列に選択する。４個
のアンドゲート全部がサンプリング信号により可
能になるが、マルチプレクサ１２８からの可能化
信号は、アンドゲートを介してシフトレジスタの
種々の列を選択的に使用可能にする。 各列は、32の可能ビツトと同数だけ１サンプリ
ング周期に対応する。この容量は、最大ワード長
（ワードレングス）に対して選択されたものであ
り、好ましい実施例の２つのシステム（ECHO、
及びPOCSAGシステム）に対しては32ビツトで
ある。OR２２１を介して動作する構成カウンタ
からの信号Ｓ１の機能は、システム１（ECHOシ
ステム）が選択されている間、すべてのサンプリ
ング期間に対してシフトレジスタ２２０，２２
６，２３２及び２３８のリセツテイングを発生さ
せ、かくしてデータ記憶のうち最大24ビツトのみ
可能にすることが理解されよう。更に、フエイル
カウンタ１７４が構成カウンタ１７６のクロツキ
ング（colcking）を発生させ、同時にカウンタ１
７６が新しい構成選択出力を指定するように前進
する時は必ず、OR２２１を介してレジスタ２２
０，２２６，２３６及び２３８を含むすべてのシ
フトレジスタがリセツトされる。 各サンプル期間中、データはシフトレジスタ列
の１つに進められ、それに対応して、シフトレジ
スタは、そのデータを受け入れ記憶するようにク
ロツクされる。サンプリング期間中、ECHOの場
合に関しては、92のかようなサンプル期間後、12
のシフトレジスタＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，
Ｈ，Ｊ，Ｋ，Ｌ及びＭは、殆んどデータでみたさ
れ、シフトレジスタの十分な位置が24ビツト語の
可能性に対して割当てられているので、シフトレ
ジスタＣ，Ｆ，Ｊ及びＭの最後の位置だけが除外
される。然し、排他的論理和アレイの動作につい
て後で詳細に説明するように、情報の最初の23ビ
ツトだけが利用される。データサンプリング順序
回路７６の動作を更に充分理解するためには、第
１０図を参照することが都合がよい。 第１０図は、第１０図Ａ乃至Ｊと種々に区別さ
れた10個のタイミング図を示し、それは、データ
サンプリング順序回路の動作を更に完全に理解す
るのに有益である。第１０図Ａは、調節可能クロ
ツク１２０の出力波形を示し、それは、予期され
るビツト間隔の各々に対して20パルスを発生させ
る周波数において動作する矩形波である。信号
BA，BBは、夫々第１０図Ｂ，Ｃにて示される。
信号BAは、カウンタ１２４の2⁰出力において発
生され、BBは、カウンタ１２４の2¹端子におい
て発生される。 第１０図Ｄは、カウンタ１２４の2²端子に発生
される信号を示す。カウンタ１２４の2²出力に発
生される信号は、予期されるビツト周期の４倍に
て規則的に発生するパルス列である。これは、回
路のサンプリング信号である。カウンタ１２４の
種々の出力についてのサンプリング間隔に関する
時間の相対的位置は、第１０図Ｂ，Ｃ，Ｄに示さ
れる。 第１０図Ｅ，Ｆは、夫々、カウンタ１２６の
2⁰、2¹出力端子に発生される信号を示す。これら
は、RA，RBと指定される出力信号に対応する。
第１０図Ｇ，Ｈ，Ｉ及びＪは、マルチプレクサ１
２８の出力であるレジスタ可能信号に対応する。
特に、第１０図ＧはRE１を示し、第１０図Ｈは
RE２を示し、第１０図ＩはRE３を示し、第１０
図ＪはRE４を示す。 データサンプリング順序回路７６の動作は、
種々の制御信号のタイミングによつて説明され
る。第１０図Ｄにより指定される各サンプル信号
間隔中、RE１，RE２，RE３及びRE４のうち唯
１個のみが、適当なアンドゲートを可能にする正
論理状態にあり、サンプリング信号が選択された
シフトレジスタのデータ端子に印加される入力信
号に含まれる情報の記録を可能にする。連続する
サンプル信号間隔の各々に対して第１０図Ｇ，
Ｈ，Ｉ，及びＪを第１０図Ｄと比較することによ
り理解できるように、RE１乃至RE４の１つが正
になり、シフトレジスタの次の列がサンプル間隔
中にそのデータ端子に入力信号を受入れることを
可能にする。サンプリング信号間隔とレジスタ可
能化との連続する各組合せにより、多数ビツトワ
ードの各ビツトに対して４個の大きさ
（measurement）を構成するデータは、種々のレ
ジスタにクロツクされる。レジスタＡ，Ｂ，Ｃ及
びＮは、第１の４サンプルクロツク位相に対して
直列情報を含み、レジスタＤ，Ｅ，Ｆ及びＯは、
第２のクロツク位相サンプルのすべてを含み、レ
ジスタＧ，Ｈ，Ｊ及びＰは、第３のクロツク位相
サンプルのすべてを含み、レジスタＫ，Ｌ，Ｍ及
びＱは、第４クロツク位相サンプルのすべてを含
む。 フエイルカウンタ１７４からのサンプリングリ
セツト信号及び構成カウンタ１７６からの構成選
択線Ｓ１は、OR２２１を介して動作させ、シフ
トレジスタＮ，Ｏ，Ｐ及びＱのリセツテイングを
選択的に発生する。この動作の目的は、ECHOシ
ステム用データの測定中、32ビツト語長が必要で
はなく従つてECHOシステムが試験されているか
又は復号されているかの時間中、直列シフトレジ
スタＮ，Ｏ，Ｐ及びＱが常に０にリセツトされ、
その状態に保持されると云うことである。 直列シフトレジスタのすべての出力端子におけ
る情報は、適当に識別されマルチプレクサ１３８
に供給される。 任意の多数の種々の装置は、第９図に図示の第
１実施例を構成するのに使用されることができる
が、モトローラ社の14000系列のCMOS装置を使
用することが有利であることが見出されている。
カウンタ１２４は、非同期式プログラム可能な４
ビツトカウンタである型MC14163Bであることが
望ましい。かような装置の選択は、クロツク端子
とピン２、リセツトＲ端子とピン１、の対応とな
り、2⁰、2¹及び2²端子はピン１４，１３及び１２
と夫々対応する。かようなカウンタの使用は、装
置（デバイス）に対するデータノートにより指定
されるように付加的な相互接続を必要とすること
が当業技術者により理解される。４分周カウンタ
１２６は、また、対応するピン及び端子識別とを
有するカウンタ１２４と同一の一般的型式であ
る。多重分離器（デマルチプレクサ）１２８は、
型番MC14555Bであることが望ましく、それは、
４個のデコーダ多重分離器の１つに対して２重
（並列）２重（binary）である。パツケージの２
重装置の何れも、復号化に対して充分である。特
に、Ａ端子はピン２と同一のものとなり、端子は
ピン３と同一のものとなり、RE１〜RE４に対す
る対応出力は、ピン４，５，６及び７と同一とな
る。 英文字Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｊ、
Ｋ、Ｌ、Ｍ、Ｎ、Ｏ、Ｐ及びＱと指定される16の
直列シフトレジスタは、すべて型番MC14015Bで
あることが望ましい。これらは、８ビツトシフト
レジスタを構成するように適当な相互接続される
２重（デユアル）４ビツトスタテイツクシフトレ
ジスタである。かような選択がなされると、デー
タ端子はピン７に対応し、クロツク端子は相互接
続されそれらはピン９及び１となり、リセツト端
子は相互接続され、それらはピン６と１４に対応
し、第１の４出力端子はピン５，４，３，１０に
対応し、ピン１０は、第２の４ビツト装置に対す
るデータ入力端子であるピン１５と相互接続され
る。８出力端子の残余の４個は、ピン１３，１
２，１１及び２に対応する。装置のこの選択によ
り、第９図において、１〜８と指定される対応す
る出力（各16個の直列シフトレジスタの出力）
は、ピン５，４，３，１０，１３，１２，１１及
び２の連続するシーケンスと同一となるであろ
う。 かような装置のすべての選択におけると同様
に、データシートを検討すれば、他のピン接続が
電源及び接地に対してなされなければならないこ
とを当業技術者に指示するであろう。 第１１図Ａ，Ｂは第８図のマルチプレクサ１３
８の詳細な下部構造を示す。この図の記述におい
て、直列シフトレジスタの端子は、第９図におい
てこれらの端子の各々に与えた２文字英字記号に
より説明される。端子Ａ１，Ｂ１，Ｃ１，Ｎ１
は、夫々マルチプレクサ２５０の０〜３入力端子
に接続される。端子Ｄ１，Ｅ１，Ｆ１及びＯ１
は、夫々マルチプレクサ２５２の０〜３入力端子
に接続される。端子Ｇ１，Ｈ１，Ｊ１及びＰ１
は、マルチプレクサ２５４の０〜３入力端子に接
続され、端子Ｋ１，Ｌ１，Ｍ１及びＱ１は、夫々
マルチプレクサ２５６の０〜３入力端子に接続さ
れる。マルチプレクサ２５０，２５２，２５４及
び２５６の各々は、第９図に図示の５分周カウン
タ１２４の指定された出力端子からBA，BB選
択入力信号を受信する。信号BA，BBの各々は、
対応する入力端子においてマルチプレクサ２５
０，２５２，２５４及び２５６に供給される。マ
ルチプレクサ２５０，２５２，２５４及び２５６
の出力端子は、夫々、マルチプレクサ２５８の０
〜３入力端子に接続される。マルチプレクサ２５
０，２５２，２５４及び２５６の出力端子には、
夫々信号MT１，MT２，MT３及びMT４があ
る。マルチプレクサ２５８は、また、夫々Ａ，Ｂ
と指定される入力端子において、カウンタ１２６
の指定された端子からの出力信号である信号
RA，RBを受信する。マルチプレクサ２５８の
出力には、SM１と呼ばれる信号がある。 端子Ａ２，Ｂ２，Ｃ２及びＮ２は、夫々マルチ
プレクサ２６０の０〜３入力端子に接続される。
端子Ｄ２，Ｅ２，Ｆ２及びＯ２は、夫々マルチプ
レクサ２６２の０〜３入力端子に接続される。端
子Ｇ２，Ｈ２，Ｊ２及びＰ２は、夫々マルチプレ
クサ２６４の０〜３入力端子に接続され、端子Ｋ
２，Ｌ２，Ｍ２及びＱ２は、夫々、マルチプレク
サ２６６の０〜３入力端子に接続される。マルチ
プレクサ２６０，２６２，２６４及び２６６の
各々は、対応する入力端子において信号BA，
BBを受信する。マルチプレクサ２６０，２６
２，２６４及び２６６の出力は、マルチプレクサ
２６８の０〜３入力端子に接続される。マルチプ
レクサ２６０，２６２，２６４及び２６６の出力
には夫々信号MT５，MT６，MT７及びMT８
がある。マルチプレクサ２６８は、また夫々の入
力端子Ａ，Ｂにおいて信号RA，RBを受信する。
マルチプレクサ２６８の出力はSM２と呼ばれる
信号である。 端子Ａ３，Ｂ３，Ｃ３及びＮ３は、夫々マルチ
プレクサ２７０の０〜３入力端子に接続される。
信号Ｄ３，Ｅ３，Ｆ３及びＯ３に、夫々、マルチ
プレクサ２７２の０〜３入力端子に接続される。
端子Ｇ３，Ｈ３，Ｊ３及びＰ３は、夫々マルチプ
レクサ２７４の０〜３入力端子に接続される。端
子Ｋ３，Ｌ３，Ｍ３及びＱ３は、夫々マルチプレ
クサ２７６の０〜３入力端子を介して接続され
る。マルチプレクサ２７０，２７２，２７４及び
２７６の各々は、対応する入力端子において信号
BA，BBを受信する。マルチプレクサ２７０，
２７２，２７４及び２７６の出力端子は、夫々マ
ルチプレクサ２７８の０〜３入力端子に接続され
る。マルチプレクサ２７０，２７２，２７４及び
２７６の出力端子には夫々信号MT９，MT１
０，MT１１及びMT１２がある。信号RA及び
RBは、夫々マルチプレクサ２７８のＡ，Ｂ入力
端子に接続される。マルチプレクサ２７８の出力
はSM３と呼ばれる信号である。 端子Ａ４，Ｂ４，Ｃ４及びＮ４は、夫々マルチ
プレクサ２８０の０〜３入力端子に接続される。
端子Ｄ４，Ｅ４，Ｆ４及びＯ４は、夫々マルチプ
レクサ２８２の０〜３入力端子に接続される。端
子Ｇ４，Ｈ４，Ｊ４及びＰ４は、夫々マルチプレ
クサ２８４の０〜３入力端子に接続される。端子
Ｋ４，Ｌ４，Ｍ４及びＱ４は、夫々マルチプレク
サ２８６の０〜３入力端子に接続される。マルチ
プレクサ２８０，２８２，２８４及び２８６の
各々は、対応する入力端子において信号BA，
BBを受信する。マルチプレクサ２８０，２８
２，２８４及び２８６の出力は、夫々マルチプレ
クサ２８８の０〜３入力端子に接続される。マル
チプレクサ２８０，２８２，２８４及び２８６の
出力端子には、夫々信号MT１３，MT１４，
MT１５及びMT１６がある。信号RA，RBは、
夫々マルチプレクサ２８８のＡ，Ｂ入力端子に印
加される。マルチプレクサ２８８の出力は、SM
４と呼ばれる信号である。 端子Ａ５，Ｂ５，Ｃ５及びＮ５は、夫々マルチ
プレクサ２９０の０〜３入力端子に接続される。
端子Ｄ５，Ｅ５，Ｆ５及びＯ５は、夫々マルチプ
レクサ２９２の０〜３入力端子に接続される。端
子Ｇ５，Ｈ５，Ｊ５及びＰ５は、夫々マルチプレ
クサ２９４の０〜３入力端子に接続される。端子
Ｋ５，Ｌ５，Ｍ５及びＱ５は、夫々マルチプレク
サ２９６の０〜３入力端子に接続される。マルチ
プレクサ２９０，２９２，２９４及び２９６の
各々は、対応する入力端子において信号BA，
BBを受信する。マルチプレクサ２９０，２９
２，２９４及び２９６の出力は、夫々マルチプレ
クサ２９８の０〜３入力端子に接続される。マル
チプレクサ２９０，２９２，２９４及び２９６の
出力端子には夫々信号MT１７，MT１８，MT
１９及びMT２０がある。マルチプレクサ２９８
は、夫々Ａ，Ｂと指定される入力において信号
RA，RBを受信する。マルチプレクサ２９８の
出力はSM５と呼ばれる信号である。 端子Ａ６，Ｂ６，Ｃ６及びＮ６は、夫々マルチ
プレクサ３００の０〜３入力端子に接続される。
端子Ｄ６，Ｅ６，Ｆ６及びＱ６は、夫々マルチプ
レクサ３０２の０〜３入力端子に接続される。端
子Ｇ６，Ｈ６，Ｊ６及びＰ６は、マルチプレクサ
３０４の０〜３入力端子に接続される。マルチプ
レクサ３００，３０２，３０４及び３０６は、対
応する入力端子において信号BA，BBを受信す
る。マルチプレクサ３００，３０２，３０４及び
３０６の出力は、夫々マルチプレクサ３０８の０
〜３入力端子に接続される。マルチプレクサ３０
０，３０２，３０４及び３０６の出力端子には
夫々信号MT２１，MT２２，MT２３及びMT
２４がある。マルチプレクサ３０８は、夫々Ａ，
Ｂ入力端子において信号RA，RBを受信する。
マルチプレクサ３０８の出力はSM６と呼ばれる
信号である。 端子Ａ７，Ｂ７，Ｃ７及びＮ７は、夫々マルチ
プレクサ３１０の０〜３入力端子に接続される。
端子Ｄ７，Ｅ７，Ｆ７及びＯ７は、夫々マルチプ
レクサ３１２の０〜３入力端子に接続される。端
子Ｇ７，Ｈ７，Ｊ７及びＰ７は、夫々マルチプレ
クサ３１４の０〜３入力端子に接続される。端子
Ｋ７，Ｌ７，Ｍ７及びＱ７は、夫々マルチプレク
サ３１６の０〜３入力端子に接続される。マルチ
プレクサ３１０，３１２，３１４及び３１６の
各々は、対応する入力端子において信号BA，
BBを受信する。マルチプレクサ３１０，３１
２，３１４及び３１６の出力は、夫々マルチプレ
クサ３１８の０〜３入力端子に接続される。マル
チプレクサ３１０，３１２，３１４及び３１６の
出力端子には夫々信号MT２５，MT２６，MT
２７及びMT２８がある。マルチプレクサ１３８
は、夫々入力端子Ａ，Ｂにおいて信号RA，RB
を受信する。マルチプレクサ３１８の出力はSM
７と呼ばれる信号である。 端子Ａ８，Ｂ８，Ｃ８及びＮ８は、夫々マルチ
プレクサ３２０の０〜３入力端子に接続される。
端子Ｄ８，Ｅ８，Ｆ８及びＯ８は、夫々マルチプ
レクサ３２２の０〜３入力端子に接続される。端
子Ｇ８，Ｈ８，Ｊ８及びＰ８は、夫々マルチプレ
クサ３２４の０〜３入力端子に接続される。端子
Ｋ８，Ｌ８，Ｍ８及びＱ８は、夫々マルチプレク
サ３２６の０〜３入力端子に接続される。マルチ
プレクサ３２０，３２２，３２４及び３２６の
各々は、対応する入力端子において信号BA，及
びBBを受信する。マルチプレクサ３２０，３２
２，３２４及び３２６の出力は、夫々マルチプレ
クサ３２８の０〜３入力端子に接続される。マル
チプレクサ３２０，３２２，３２４及び３２６の
出力端子には、夫々信号MT２９，MT３０，
MT３１及びMT３２がある。マルチプレクサ３
２８は、夫々入力端子Ａ，Ｂにおいて信号RA，
RBを受信する。マルチプレクサ３２８の出力は
SM８と呼ばれる信号である。 マルチプレクサ１３８の下部構造の動作を更に
充分に理解するために、好ましい実施例の13個の
タイミング図を示す第１２図Ａ〜Ｍを参照するの
が有利である。第１２図Ａは、調節可能クロツク
１２０の出力を示す。第１２図Ｂは、予測される
ビツト間隔当り４個のサンプル間隔の割合
（rate）で発生するサンプリング信号を示す。第
１２図Ｃ，Ｄ，Ｅ及びＦは、マルチプレクサ１３
８の下部構造において、マルチプレクサの第１列
の対応する０〜３入力端子を駆動する０バイト〜
３バイト信号に対応する。特に第１２図Ｃ〜Ｆに
図示の０バイト〜３バイト信号は、マルチプレク
サ２５０の０〜３入力端子を駆動する。第１２図
Ｇ〜Ｊは、より長い間隔を示し、その間隔は、マ
ルチプレクサ１２８を介して印加されるRA，
RB信号から抽出されたRE１〜RE４信号である。
第１１図Ａにおいて、マルチプレクサ２５８は、
マルチプレクサ１２８（第９図）に対応し、マル
チプレクサ２５８の０〜３入力端子は、夫々RE
１〜RE４の時間間隔中にそれぞれを付勢する。 例えば、SM１信号の発生を考えよう。サンプ
リングクロツク信号中、直列シフトレジスタのす
べての出力端子は、効果的に切離されサンプリン
グクロツク信号端子においてのみ接続状態とな
る。マルチプレクサ２５０，２５２，２５４及び
２５６は、すべて第１２図Ｃ，Ｄ，Ｅ及びＦに図
示の波形に応動し適当な時間０〜３入力端子を付
勢する。４個の完全なサンプリング時間中、信号
SM１上の情報は、次のシーケンス、Ａ１，Ｂ
１，Ｃ１，Ｎ１，Ｄ１，Ｅ１，Ｆ１，Ｏ１，Ｇ
１，Ｈ１，Ｊ１，Ｐ１，Ｋ１，Ｌ１，Ｍ１，Ｑ１
となる。実際上、すべての16個のレジスタの第１
ビツトは、流れ出力形式にて直列に配置される。
然し、マルチプレクサ１３８の出力を更に充分に
理解するために、すべての８個の出力SM１〜８
を同時に検討する必要がある。次の説明は、RE
１信号の１レベル中、即ち直列シフトレジスタの
第１列をアクセスしている間、情報転送に適用す
る。任意の所定の時間間隔の間、出力信号SM１
〜SM８信号は、直列シフトレジスタのうち第１
列の第１バイト（０バイト）と呼ばれるもののす
べて８ビツトを構成する。即ち、直列シフトレジ
スタ２０８の出力全部は、マルチプレクサ１３８
を介して転送され、排他的論理和アレイ１４０に
供給される。第２バイトタイミング間隔（バイト
１）の間、SM１〜SM８信号は、第２バイト又
は第２レジスタ２１６に記憶される８個の２進デ
ータビツトを構成する。第１２図Ｅに図示の第３
間隔（バイト２）の間、レジスタ２１８に含まれ
る情報全部は、対応するSM１〜SM８信号によ
り転送される。システム１が選択されず、従つて
直列シフトレジスタ２２０はリセツトに保持され
ず、次いで第１２図Ｆに示される第４間隔（バイ
ト３）の間、レジスタ２２０に含まれる情報全部
はSM１〜８信号により排他的論理和１４０に転
送されるものと仮定する。 かくして、マルチプレクサ１３８の機能は、16
個のシフトレジスタを取出し、列及び行によりそ
れらを配列し、最初に列を選択し、次いですべて
の４個の行又はレジスタを介して左から右への動
作に順序付けし、４個の行位置の各々に含まれる
情報の８ビツト全部を転送することにより情報を
転送させることである。最大ワード長を構成する
４個のバイトの完了により、次の列、即ちＤ，
Ｅ，Ｆ及びＯにて示されるレジスタである次の列
が選択される。再言すると、レジスタＤ，Ｅ，Ｆ
及びＯの各々における情報の８個のデータビツト
は、排他的論理和アレイ１４０に転送される。次
いで、レジスタＧ，Ｈ，Ｊ及びＰの第３列が選択
され、各バイト０〜３間隔の間、レジスタＧ，
Ｈ，Ｊ及びＰに含まれる８ビツトの情報全部が排
他的論理和アレイ１４０に転送される。第４列の
選択の間、レジスタＫ，Ｌ，Ｍ及びＯに含まれる
８ビツトのデータ情報全部が排他的論理和アレイ
に転送される。かくして、データは、サンプルさ
れ、再編成され、基準パターンと適当に比較する
ため排他的論理和アレイに供給される。 任意の幾つかの可能なデータ再編成構成は、同
一種類（type）の比較を達成するように選択され
ることが理解される。然し、本構成に対しては、
デユアル４チヤンネルデータセレクタ／マルチプ
レクサである型番MC14539Bのマルチプレクサ装
置を選択するのが有利であることが見出されてい
る。かようなパツケージ装置には２種類あるの
で、ピン対応は１個の装置のみに対してなされ
る。デユアルパツケージにおける第１装置を選択
する場合、Ａ，Ｂ入力端子は夫々ピン１４と２に
対応し、０〜３入力端子はピン６，５，４及び３
に対応し、出力端子はピン７に対応する。型番
MC14539B装置の使用は、第１１図Ａ，Ｂに図示
の40個の多重装置全部に適合する。列マルチプレ
クサ２５８，２６８，２７８，２８８，２９８，
３０８，３１８及び３２８が対応するＡ，Ｂ入力
端子において信号RA，RBを受信し、行選択マ
ルチプレクサの動作周波数の1/40の周波数におい
て動作することを特に除外すれば、すべてが同様
な方法で接続される。第１２図は、また、３個の
付加的タイミング図、第１２図Ｋ，Ｌ，Ｍを示
し、それらは後で極めて詳細に説明されよう。 第１３図は排他的論理和（OR）アレイ１４
０、誤差ROM１４２及び符号メモリ２６の詳細
な構造を示す。SM１，SM２，SM３，SM４，
SM５，SM６，SM７及びSM８で示されている
マルチプレクサ２５８，２６８，２７８，２８
８，２９８，３０８，３０８及び３２８の出力信
号はそれぞさ排他的論理和３５０，３５２，３５
４，３５６，３５８，３６０，３６２及び３６４
の第１入力端子に印加される。符号メモリ２６
は、構成選択信号Ｓ１及びＳ２及び第２ワード選
択信号を受信するため接続されている入力端子を
有するものとして示されている。更に、バイト選
択入力に対応する信号BB及びBAは符号メモリ
２６の入力端子に供給される。符号メモリ２６の
出力端子はCP１−CP８及びCO１−CO８として
示されている。直列シフトレジスタにおける情報
のバイト選択に対応するBA，BB信号により決
定される指示されたバイトに対しては、符号メモ
リに記憶されたページヤアドレス符号ワードの８
ビツトバイトに対応する情報の８ビツトがCP１
−CP８端子に供給される。CP１−CP８端子は
それぞれ排他的論理和３５０，３５２，３５４，
３５６，３５８，３６０，３６２及び３６４の第
２入力に接続されている。CO１−CO８端子は後
に詳述する種々の装置に接続されている。CO１
−CO３端子はPOCSAGフレーム識別ビツトとし
て用いられ、CO４−CO８はオプシヨン可能化信
号である。 排他的論理和の動作に対し想起されるように、
信号が同一であれば、出力は０となり、信号が互
に異なれば出力は１となる。従つて、排他的論理
和は、シフトレジスタの各バイトの８ビツトが符
号プラグメモリ２６に記憶された符号ワードアド
レスと一致するかどうかを決定するための有利な
論理ゲートと云えるかもしれない。第１１図にお
いて説明したように、サンプルされた２進符号ワ
ードの各バイトに対応する８ビツト２進構成は、
信号SM１〜SM８によつて排他的論理和３５０
−３６４に転送される。８ビツトバイトの各々
（好ましい実施例では最高で４）に対応して、符
号メモリ２６に記憶されたメモリアドレスの対応
するバイトが排他的論理和における比較のためア
クセスされる。信号BA及びBBの各組合せに対
するこれら排他的論理和の出力は、検出された符
号ワードの各８ビツトバイトと、符号メモリから
の記憶された符号アドレスワードの対応するバイ
トとの比較に対応する。排他的論理和３５０，３
５２，３５４，３５６，３５８，３６０，３６２
及び３６４は、論理積（AND）ゲート３６６，
３６８，３７０，３７２，３７４，３７６，３７
８及び３８０の第１入力に接続される。 バイト選択信号BAは否定論理積（ナンド、
NAND）ゲート３８２の第１入力に供給され、
インバータ３８３を介してナンドゲート３８４の
第１入力に供給される。バイト選択信号BBはナ
ンドゲート３８２の第２入力およびナンドゲート
３８４の第２入力に供給される。構成選択カウン
タ１７６のS1出力は、ナンドゲート３８２の第
３入力およびナンドゲート３８４の第３入力に供
給される。ナンドゲート３８２の出力は論理積ゲ
ート３６６，３６８，３７０，３７２，３７４，
３７６，３７８及び３８０の第２入力に接続され
る。ナンドゲート３８４の出力は論理積ゲート３
８０の第３出力に接続される。論理積ゲート３６
６，３６８，３７０，３７２，３７４，３７６，
３７８及び３８０の出力はそれぞれ誤差ROM１
４２のＡ０−Ａ７アドレス入力端子に接続され
る。誤差ROM１４２の入力端子はＢ０，Ｂ１，
Ｂ２およびＢ３として示されている。 動作すると、排他的論理和アレイ１４０および
誤差ROM１４２が機能し、第９図に示す直列シ
フトレジスタの種類の行に含まれる情報の８ビツ
トバイトと、符号プラグメモリ２６に含まれるア
ドレスワードの対応するバイトとを比較する。上
述したように、排他的論理和はその入力が異なる
場合には１論理レベル出力を有し、入力レベルが
同一である場合には０論理レベル出力を有する。
論理積ゲート３６６−３８０の可能化は、ナンド
ゲート３８２および３８４によつて制御される。 バイト選択信号BAおよびBBはＳ１構成選択
信号とともに、ナンドゲート３８２の入力に供給
される。ナンドゲート３８２は、BA，BBおよ
びＳ１が１論理レベルにあると０出力を有し、従
つて論理積ゲート３６６−３８０の全部を使用禁
止（disable）にする。第１０図を参照すると、
１レベルにあるBAおよびBBによつて規定され
る第４バイト期間（バイト３）中には、ナンドゲ
ート３８２の出力は０にあり、従つて排他的論理
和アレイ１４０と誤差ROM１４２との間の相互
接続は使用禁止になる。この動作は、受信し復号
された情報の第４バイト部分の情報を誤差ROM
に転送不能にするために行われる。信号Ｓ１が１
レベルにあるシステム１選択モードの期間中は、
レジスタＮ，Ｏ，ＰおよびＱはリセツト状態に保
持され、従つてデータを受け入れることができな
かつたことが第９図の説明から想起される。設計
上の冗長として、第４バイト可能化サイクルの期
間中は、論理積ゲート３６６−３８０の全部は使
用禁止になり、従つて排他的論理和は誤差ROM
１４２から切断される。ECHO符号化システムに
おいては、情報のうち23ビツトだけが使用され、
これは23ビツトワードに対応する。信号BA、信
号BBおよび構成選択信号Ｓ１の反転信号はナン
ドゲート３８４の入力に供給される。全入力が１
レベルにある場合にはナンドゲート３８４は０出
力を有し、このことは第３バイト期間中にのみ起
きることが判るであろう。従つて、この第３バイ
ト期間（バイト２）中には可能性のある８ビツト
中７ビツトだけがROM１４２に転送されうる。
従つて、23ワードECHO符号化様式が誤差決定に
おいて維持される。 コード（符号）プラグメモリ２６の動作は主と
して所定の、個々のページアドレスワードを記憶
し、正しいアドレスが検出されたかどうかを決定
するためそれらのアドレスワードを排他的論理和
アレイに供給する。従つて、コード（符号）メモ
リ２６は２つの領域、即ちＮ×８アドレスメモリ
および８ビツトオプシヨンワードメモリから成る
ことが好ましい。オプシヨンワードは警報パター
ン回路７２に与えられる４ビツトを含む。従つ
て、指定されたコードアドレスに対して異なる警
報パターンが用いられ、従つて例えば非常呼出し
と戻つてくる普通呼出しとの区別がつく。 コード（符号）メモリ２６は構成選択信号Ｓ１
により、また第２ワード選択信号によりアクセス
される。ECHOは第２アドレスを用い、
POCSAGシステムの非同期復号化の場合には、
第２ワードは32ビツトの個々のページヤアドレス
ワードである。多重化回路の場合と同様に、適当
な時間に８ビツトバイトの選択が排他的論理和ア
レイ１４０に転送されるのを考慮して、信号BA
およびBBはコードプラグメモリ２６に供給され
る。 上述したように、誤差ROM１４２は入力にお
ける論理レベルを用い、排他的論理和アレイ１４
０により発生された入力アドレツシングパターン
における誤差数を対応する数が見出される特定の
位置をアドレスする。この誤差数は２進様式に符
号化され、誤差ROM１４２の出力端子において
供給される。テーブル検索様式で誤差を測定する
プロセスは動作速度を高める。誤差ROM１４２
に含まれるデータを完全に理解するため、ややよ
り小型のシステム用の表が含まれている。誤差
ROM１４２の場合、８つのアドレツシング入力
表があるので、それは256×４ビツトワード固定
メモリ表であるが、説明のため第１表は誤差
ROM１４２に記憶される種類の情報を示す16×
４誤差表配列を示す。第１表を参照すると、最初
の４カラムは16×４ビツト誤差ROMへの４・２
進入力の対応する論理レベルを示し、第５カラム
は比較した信号間の誤差数である出力の10進等値
を示す。この誤差表の動作を完全に理解するため
には、アドレス入力をアクセスする線は排他的論
理和デバイスの出力からきていることを思い出さ
ねばならない。残りの４カラムは、排他的論理和
アレイからの誤差数に対応する10進値の２進等価
を示す。従つて、当業者は誤差ROM１４２に含
まれる種類の情報を容易に複製する（duplicate）
ことができる。

【表】 第１３図は本発明に対する適合信号デコーダ実
施例により適切に対応するが、それは、マイクロ
コンピユータの演算論理ユニツトが対応する集積
回路デバイスとやや異なる方法で排他的論理和機
能を与えるという警告付のマイクロコンピユータ
実施例を説明している。 コード（符号）プラグメモリ２６は、構成選択
信号、バイト選択信号BAおよびBBおよび第２
ワード選択信号が利用するための数本のアドレツ
シング選択線を有する市販のニクロームPROM
から組立てることができる。総２進ワード長はや
や任意であり、選択されたのは個々のページヤア
ドレスワードに対してはＮ×８であり、指定オプ
シヨンに対しては８追加ビツトである。 多数の論理デバイスのうちのどのデバイスを利
用してもよいが、３入力ナンドゲート３８２およ
び３８４にはMC14023UB型を用いているのが便
利であることが判つている。２入力論理積ゲート
３６６，３６８，３７０，３７２，３７４，３７
６および３７８にはMC14081Bが適しており、論
理積３８０に対する４入力論理積ゲートには
MC14082Bが適している。更に、排他的論理和ア
レイ１４０には４進（quad）パツケージ排他的
論理和ゲートを与えるMC14070Bが適当である。
実際には、デバイスは４進パツケージになつてお
り、８個のそのような論理和ゲートが必要である
ので、２個のそのようなICデバイスが必要とな
ろう。論理ゲートの全部は多くても２つ乃至３つ
の入力と１つの出力を有するので、ピン識別をす
る必要はなく、当業者は誰でもデータシートを検
討して容易にこれらのデバイスを相互接続するこ
とができる。 誤差ROM１４２にはMCM14524型のデバイス
の１部を用いるのが有利であることも判つてい
る。この1024ビツト固定メモリは、好ましい実施
例において要求される256×４表にとつて十分な
スペースを与える。この場合にも、当業者はデー
タシートを検討することによつて、追加のピン接
続がICへの電源、接地などに対して行われなけ
ればならないことを確かめる。通常の相互接続で
は、Ａ０−Ａ７アドレス入力端子はピン１５，１
４，７，９，１０，１１，１２および１３として
示されている。対応する出力端子Ｂ０−Ｂ３はピ
ン３，４，５および６に対応する。 第１４図は最初に第８個に示した加算器／累算
器１４４の下部構造を示す。Ｂ０−Ｂ３として示
されている誤差ROM１４２の出力端子は、２進
４ビツト加算器４００の最初の４つの入力端子に
それぞれ接続されている。加算器４００のキヤリ
イン（CIN）端子は接地され、キヤリアウト
（CO）端子は２進４ビツト加算器４０２の桁上げ
入力端子に接続されている。加算器４００の４つ
の出力端子は４ビツトＤ型レジスタ４０４の４つ
の入力端子に接続されている。レジスタ４０４の
４つの出力端子は加算器４００の第２の４つの入
力端子にそれぞれ接続されている。２進加算器４
０２の第１の４つの入力端子は接地されている。
加算器４０２の出力端子は４ビツトＤ型レジスタ
４０６の４つの入力端子に接続されている。出力
レジスタ４０６の最初の２つの出力端子は、加算
器４０２の第５および第６入力端子に再び接続さ
れている。第７および第８入力端子は接地されて
いる。レジスタ４０４の４つの出力端子は、バツ
フアメモリ４０８のデータ入力端子にそれぞれ接
続されている。レジスタ４０６の最初の２つの出
力端子は第２の４×４多重ポートバツフアメモリ
４１０の最初の２つのデータ入力端子に接続され
ている。 論理積１２２の出力からのゲートされたクロツ
ク信号は、ノア（NOR）ゲート４１２の第１端
子に印加され、バツフアメモリ４０８のクロツク
入力に印加され、インバータ４１４を介して論理
積ゲート４１６の第１入力に印加され、論理積ゲ
ート４１８の第１入力に印加される。カウンタ１
２４の2²端子の出力であり第１０図Ｄに波形が示
されているサンプル信号は、ノアゲート４１２の
第２入力、論理積ゲート４１６の第２入力および
論理積ゲート４１８の第２入力に供給される。ノ
アゲート４１２の出力は、４ビツトＤ型レジスタ
４０４および４０６のクロツク端子に接続され
る。ノアゲート４１２の出力はまたクロツクＡで
示されている信号である。論理積ゲート４１６の
出力は、レジスタ４０４および４０６のリセツト
端子に接続される。ゲートされたクロツク信号は
またバツフアメモリ４０８および４１０の端子の
クロツク入力に接続される。 バツフアメモリ４０８および４１０は、任意の
２ワードを独立して読出す一方で４ワードのうち
任意の１ワードを書込むことができる４×４多重
ポートレジスタであることが好ましい。その波形
がそれぞれ第１０図Ｂおよび第１０図Ｃに示され
ている信号BAおよびBBは、レジスタ４０８お
よび４１０のR0AおよびR1A入力端子に供給さ
れる。その波形がそれぞれ第１０図Ｅおよび第１
０図Ｆに示されている信号RAおよびRBは、レ
ジスタ４０８および４１０のW0およびW1入力端
子に供給される。論理積ゲート４１８の出力はレ
ジスタ４０８および４１０のWE入力端子に接続
される。 レジスタ４０８の４つの出力端子は、４ビツト
加算器４２０の第５〜第８入力端子に接続され
る。レジスタ４１０の最初の２つの出力端子は、
４ビツト加算器４２２の最初の２つの入力端子に
接続される。加算器４２０のキヤリイン端子CIN
は接地され、加算器４２０のC0端子は加算器４
２２のCIN端子に接続される。加算器４２０の４
つの出力端子は、４ビツトＤ型レジスタ４２４の
４つの入力端子にそれぞれ接続される。加算器４
２２の４つの出力端子は、４ビツトＤ型レジスタ
４２６の４つの入力端子にそれぞれ接続される。
論理積ゲート４１６の出力はＤ型レジスタ４２４
および４２６のＲ端子に接続され、否定和ゲート
４１２の出力はレジスタ４２４および４２６の
CL端子に接続される。レジスタ４２４の４つの
出力端子は、加算器４２０の最初の４入力にそれ
ぞれ接続される。レジスタ４２６の４つの出力端
子は、加算器４２２の第５〜第８入力端子にそれ
ぞれ接続される。 ４ビツトＤ型レジスタ４２４の４つの出力端子
には、信号AC１，AC２，AC３，AC４があり、
４ビツトＤ型レジスタ４２６の４つの出力端子に
はそれぞれ信号AC５，AC６，AC７，AC８があ
る。これらの信号は累算器出力信号であつて、そ
の後誤差比較器に供給される。論理積ゲート４１
６の出力には累算器リセツト（reset）と示され
ている信号があり、論理積４１８の出力には累算
器読出し（Read）と示されている信号がある。 第１４図は、第８図の加算器／累算器部分１４
４の詳細な構成を示す。その累算器１４４の下部
構造の動作を理解するためには、第１２図Ｋ、第
１２図Ｌ、第１２図Ｍを参照するのが有利であ
る。第１２図ＫはＤ型レジスタ４０４および４０
６のクロツキング端子に供給されるクロツクＡ波
を示す。論理積ゲート４１８の出力に設定される
累算器読出し信号は第１２図Ｌに示されており、
論理積ゲート４１６の出力に設定される累算器リ
セツト信号は第１２図Ｍに示されている。動作す
ると、累算１４４は誤差ROM１４２の出力端子
Ｂ０−Ｂ３から信号情報を受けとる。４ビツト２
進加算器４００および４０２は４ビツトＤ型レジ
スタ４０４および４０６と相互接続していて累算
器を動作させる。加算器だけはクロツクされたデ
バイスではなく、従つて累算器として動作するこ
とはできない。Ｄ型レジスタの加算はラツチング
動作を与えるので、累算された合計がえられる。 排他的論理和アレイ１４０の８ビツト比較動作
の各々に対しては、誤差ROM１４２からの対応
する出力があり、この出力は４ビツト加算器４０
０に供給される。４ビツト加算器４００および４
０２は各レジスタ比較の開始時にはすべて零にク
リアされ、各バイト選択パルスの中央（middle）
の間には誤差ROM１４２の誤差信号が読出され
て加算器へ供給され、加算器の出力はＤ型レジス
タにラツチされる。Ｄ型レジスタのカウントは加
算器の入力に帰還され、誤差ROM１４２からく
る次の誤差値に加算される。この動作は誤差バイ
ト０の和、誤差バイト０および１の和、バイト
０、１および２の和、そして最後のバイト０、
１、２および３の和を逐次発生する。 レジスタ４０８および４１０により形成される
４×８メモリに供給される出力は、誤差ROM１
４２からの４つの誤差カウントを加算して得られ
る最終的な誤差合計である。更に詳しく後述する
ように、４×４多重ポートレジスタ４０８および
４１０は選択的に可能化されるので、これらのレ
ジスタは４つのバイト誤差値の和を受けとる。 加算器およびラツチングデバイスの動作を理解
するためには、第１２図Ｋ、第１２図Ｌ、第１２
図Ｍを参照すべきである。第１２図Ｋは、４ビツ
トＤ型レジスタ４０４および４０６のクロツク入
力端子に印加されるクロツクＡ信号に対するタイ
ミングパルスを示す。この信号は、各バイト選択
間隔の中央における誤差カウント情報のクロツキ
ングを可能にする。従つて、情報を直列シフトレ
ジスタから排他的論理和アレイに転送し、誤差
ROM１４２から出力をえて、加算器４００およ
び４０２の加算演算を介してそれを合計するのに
十分な時間が与えられる。誤差ROM１４２出力
が４つのレジスタバイトの各々に対してラツチ４
０４および４０６に記憶された値に加算された後
に、論理積ゲート４１８から誘導された累算器読
出し信号は最終的な誤差カウントを４０８および
４１０によつて形成されるバツフアメモリに転送
する。次に、論理積ゲート４１６から供給される
累算器リセツト信号はＤ型レジスタ４０４および
４０６をリセツトする。リセツトは、サンプリン
グ時間の終了時における累算器読出しパルスの終
了時に発生する。従つて、次のバイト演算からの
新たなデータの導入前に、ラツチングレジスタは
クリアされており、加算器は次の誤差バイト情報
を取り入れそれを累算器を介して処理する準備が
できている。 ４×４多重ポートレジスタ４０８および４１０
の動作はバツフアメモリのそれである。４バイト
の情報に対する累算された総誤差の出力は、多重
ポートレジスタ４０８および４１０のデータ入力
端子に供給される。これらのレジスタは情報を選
択的に記憶するので、加算器４００および４０２
の通常の動作を中断することなく情報は４ビツト
加算器４２０および４２２に供給される。レジス
タ４０８および４１０により作られるバツフアメ
モリの機能は、サンプルレジスタの各行に対する
総誤差の８ビツトを累算することである。４ビツ
ト加算器４２０および４２２はこのバツフアメモ
リと相互接続されて、バツフアメモリ中の４誤差
和カウントの内容を加算し、４サンプルレジスタ
と符号メモリ２６のアドレスワードとを比較する
ため総誤差カウントを与える。４ビツト加算器４
２０および４２２の動作は４００および４０２の
それと同一であり、Ｄ型レジスタ４２４および４
２６のラツチング動作はラツチ４０４および４０
６のそれと同様である。また、信号Ａはクロツク
端子に与えられ、論理積ゲート４１６の出力から
の加算器リセツト信号は、ラツチとして用いられ
るＤ型レジスタのリセツト端子に印加される。 バツフアメモリは２個の多重ポートレジスタ４
０８および４１０からなる。これらのレジスタは
任意の２ワードの独立した読出しを可能にする一
方で４ワードのうちの任意の１ワードの書込みを
可能にする。従つて、適当な時間に論理積ゲート
４１８の出力にあらわれる累算器読出し信号は、
最後の４バイト比較のための和をレジスタラツチ
４０４および４０６の出力からバツフアメモリへ
ロードするので、それらは４ビツト加算器４２０
および４２２により更に合計される。バツフアメ
モリに含まれる情報を完全に理解するためには、
バツフアメモリはいかなる時間にもそのアドレス
可能位置に、ラツチングレジスタ４０４および４
０６の出力において発生するバイト加算の和に対
する最後の４つの合計を記憶していることを認識
すべきである。 従つて、４ビツト加算器４００および４０２の
第１組合せは直列シフトレジスタの任意の行に対
する誤差の和を加算するか、第２セツトの加算
器、即ち加算器４２０および４２２は、最後の４
レジスタ比較に対するワードにおける誤差総数を
加算する。全加算器４２０および４２２が受けと
る情報はバツフアメモリに含まれるので、クロツ
クＡ信号により表わされる同じタイミングパルス
の期間中に全体の16レジスタアレイに対する総誤
差が合計され、その結果はラツチングレジスタ４
２４および４２６の出力に現われる。各追加サン
プルパルスごとに総誤差は変化し、ラツチングレ
ジスタ４０４および４０６の出力により発生する
新たに誘導されたバイト誤差の正味結果に対応す
る。従つて、ラツチングレジスタ４２４および４
２６の出力における信号は、第９図に示す16個の
レジスタ全部に対する総誤差に対する任意時間に
おける総和である。最終的な出力端子は信号AC
１−AC８を発生させ、これらの信号は、検出さ
れた２進信号パターンの比較から結果的にえられ
る正味総誤差に対応する。 加算器１４４には多数のICのうちのどれを用
いてもよいが、適合信号デコーダ実施例では加算
器４００，４０２，４２０および４２２には
MC14008型デバイスを利用することが有利であ
ることが判つている。この選択を用いた場合に
は、下記のピン対応が行われる。キヤリインおよ
びキヤリアウト端子はピン９および１４に対応
し、第１セツトの４つの入力端子はピン７，５，
３および１に対応し、第２セツトの４つの入力端
子はピン６，４，２および１５に対応し、出力端
子はピン１０，１１，１２および１３に対応す
る。MC14076B型のデバイスはラツチ４０４，４
０６，４２４および４２６に適している。この選
択の場合には下記の対応が行われる。クロツクお
よびリセツト端子はピン７および１５に対応し、
４つの入力および４つの出力端子はそれぞれピン
１４，１３，１２，１１，３，４，５および６に
対応する。バツフアメモリは２個のCM14580B型
の４×４多重ポートレジスタから成る。この選択
の場合、下記の対応が行われる。W0、W1、
R0AおよびR1Aはそれぞれピン８，９，１３お
よび１４に対応し、WE端子はピン１５に対応
し、クロツク端子はピン１６に対応し、４つの入
力端子および４つの出力端子はそれぞれピン２
０，１９，１８，１７，４，５，６および７に対
応する。 累算器１４４からの８つの出力信号はAC１−
AC８として示されている。これらの信号は、ど
のサンプリング期間においても16個の直列シフト
レジスタにおける総誤差に対する。第１５図にお
いてAC１−AC４として示されている信号は４ビ
ツトマグニチユード（magnitude）比較器４５０
の４つの入力端子に供給され、信号AC５−AC８
は４ビツトマグニチユード比較器４５２の４つの
入力端子に供給され、信号AC１−AC４は４ビツ
トマグニチユード比較器４５４の４つの入力端子
に供給され、信号AC５−AC８は４ビツトマグニ
チユード比較器４５６の４つの入力端子に供給さ
れる。比較器４５０はより大きい入力端子および
等しい入力端子にＢ＋を供給させるが、他方より
小さい入力端子は接続されている。等しい出力端
子およびより小さい出力端子はそれぞれ比較器４
５２の等しい入力端子およびより小さい出力端子
に接続されている。 LL１−LL４で示されている信号は比較器４５
０の第２セツトの入力端子に供給される。信号
LL５は比較器４５２の第２セツトの入力端子の
うちの第１の入力端子に供給され、その第２セツ
トの残りの３つの入力端子は接地される。信号
LL１−LL５は、システム選択信号Ｓ１およびＳ
２をROMに結合させることによつてハードウエ
アバージヨン（version）において選択してもよ
い。このマイクロコンピユータ実施例において
は、この情報を述べるために別個のレジスタを用
いてもよい。そのような技術は技術上周知であ
る。比較器の等しい出力端子およびより小さい出
力端子は論理和ゲート４５８の入力に接続され
る。 Ｂ＋は比較器４５４のより大きい入力端子およ
び等しい入力端子に印加され、より小さい入力端
子は接地される。比較器４５４の等しい出力端子
およびより小さい出力端子は、比較器４５６の等
しい入力端子およびより小さい入力端子にそれぞ
れ接続される。 信号UL１−UL４は、４ビツト比較器４５４の
第２セツトの入力端子にそれぞれ供給される。信
号UL５−UL８は比較器４５６の第２セツトの入
力端子に供給される。比較器４５６の等しい出力
端子およびより大きい出力端子は、論理和ゲート
４６０の入力に接続される。 論理和ゲート４５８の出力はフリツプフロツプ
４６２のＤ入力端子、論理和（OR）ゲート４６
４の第１入力およびマルチプレクサ４６６のＢ入
力端子に接続される。論理和ゲート４６０の出力
はＤ型フリツプフロツプ４６８のＤ入力端子およ
び論理和ゲート４６４の第２入力に接続される。
累算器読出し信号は論理積（AND）ゲート４６
９の第１入力に供給される。論理積ゲート４６９
の出力はデータフリツプフロツプ４６２および４
６８のクロツク入力端子に接続される。フリツプ
フロツプ４６８のＱ出力端子は論理和ゲート４７
０の第１入力に接続される。データフリツプフロ
ツプ４６２のＱ出力端子は論理和ゲート４７０の
第２入力およびマルチプレクサ４６６のＡ入力端
子に接続される。論理積ゲート４７０の出力はイ
ンバータ４７１を介してウインドータイマ４７２
のリセツト入力端子に接続され、論理積ゲート４
７０の出力は第２ワード選択と表示されている信
号である。インバータ４７１の出力は論理積ゲー
ト４６９の第２入力に接続される。ウインドータ
イマ４７２は、対応する12の出力端子を有する12
段２進カウンタである。 タイミングウインドーの第１エツジおよびタイ
ミングウインドーのその後の第２エツジを設ける
ための復号化ゲートは一般的に示してある。実際
の時間は後に詳述するが、この動作を達成するた
めにはどのタイマ接続をどのゲートに結合させる
べきかは当業技術者には明らかなはずである。シ
ステム１選択線は論理積ゲート４７４及び４７６
の第１入力に供給される。論理積ゲート４７４の
残りの入力は、ウインドータイマ４７２の種々の
出力端子に接続される。実際の接続の選択は、ウ
インドータイマの開始に要する値によつて決ま
る。この点については後にやや詳しく説明する。
同様に、論理積ゲート４７６の残りの入力は、ウ
インドーが閉ぢられる時間に対してウインドータ
イマ４７２の適当な出力端子に接続される。この
場合にも、出力ゲートに対する実際の接続は、タ
イミング動作の上限に対して選択された数によつ
て決まる。 同様に、システム２の場合にも、構成２の信号
Ｓ２は論理積ゲート４７８および４８０の第１入
力端子に供給される。論理積ゲート４７４の出力
は論理和ゲート４８２の第１入力に接続される。
論理積ゲート４７８の出力は論理和ゲート４８２
の第２入力に接続される。論理和ゲート４８２の
出力はフリツプフロツプ４９０のセツト端子に接
続される。論理積ゲート４８０の出力は論理和ゲ
ート４９２の第１入力に接続され、論理積ゲート
４７６の出力は論理和ゲート４９２の第２入力に
接続される。論理和ゲート４９２の出力はフリツ
プフロツプ４９０のリセツト端子およびデータフ
リツプフロツプ４６２および４６８のリセツト端
子に接続される。フリツプフロツプ４９０のＱ出
力端子はナンドゲート４９４の第１入力に接続さ
れる。ナンドゲート４９４の第２入力は、第１２
図Ｌにその波形が示されている累算器読出しとし
て示されている信号である。論理和ゲート４６４
の出力はナンドゲート４９４の第３入力に接続さ
れる。ナンドゲート４９４の出力はマルチプレク
サ４６６の可能化入力およびＤ型ラツチングレジ
スタ４９６のクロツク端子に接続される。 マルチプレクサ４６６の４つの出力端子は、論
理積ゲート５００，５０２，５０４および５０６
の第１入力端子にそれぞれ接続される。論理積ゲ
ート５００，５０２，５０４および５０６の各々
への第２入力は、第１３図に示す符号プラグオプ
シヨンデータから誘導される。論理積ゲート５０
０，５０２，５０４および５０６の出力は、レジ
スタ４９６の４つのデータ入力端子にそれぞれ接
続される。表示器からくる警報リセツトとして示
されている信号は、レジスタ４９６のリセツト端
子に供給される。レジスタ４９６のQ0−Q3出力
は、警報パターン回路７２に与えられる信号であ
る。 サンプルクロツク信号はプログラム可能遅延カ
ウンタ５１０のクロツク入力端子に供給される。
第１３図に示す符号アドレスメモリ２６のオプシ
ヨンメモリ部分によつて与えられる信号Ｃ０１，
Ｃ０２およびＣ０３は、プログラム可能遅延カウ
ンタ５１０の対応する入力端子に供給される。サ
ンプルクロツク信号もまた論理積ゲート５１２お
よび５１４の第１入力に供給される。システム選
択信号Ｓ１およびＳ２は、論理積ゲート５１２お
よび５１４の第２入力端子にそれぞれ供給され
る。プログラム可能遅延回路５１０の出力端子
は、論理積ゲート４１５の第３入力に持続され
る。論理積ゲート５１２および５１４の出力は論
理和ゲート５１６の入力に接続される。論理和ゲ
ート５１６の出力はウインドータイマ４７２のク
ロツク入力端子に接続される。インバータ４７１
の出力はプログラム可能遅延カウンタ５１０のリ
セツト端子に接続され、ウインドータイマ４７２
は、そこで第２ワード選択信号が発生する論理積
ゲート４７０の出力にインバータ４７１を介して
接続される。 動作すると、比較器からの出力は下限比較器と
上限比較器とに同時に供給され、コードプラグメ
モリに記憶された情報と通信用受信機から導出さ
れ復号された２進データとの比較により発生した
誤差に対する最善および最悪の比較を行う。比較
器４５２の等しい端子又はより小さい端子に出力
がある場合には、論理和ゲート４５８の出力は信
号をフリツプフロツプ４６２のデータ端子および
マルチプレクサ４６６の端子Ｂに印加し、誤差数
がカウント下限より少いか、又はカウント下限に
等しかつたことを示す。論理和ゲート４５８の出
力はまた論理和ゲート４６４を介して動作し、ナ
ンド（NAND）ゲート４９４に供給される検出
信号を発生させ、もしこれが第２ワードであれば
ナンドゲート４９４は警報可能化信号をマルチプ
レクサ４６６およびレジスタ４９６のクロツク端
子に供給できるようにする。 比較器４５６の等しい端子又はより大きい端子
に信号がある場合には、データフリツプフロツプ
４６８のＤ入力端子に信号を供給する論理和ゲー
ト４６０の出力が、誤差数が最大限より多いこと
を示す。論理和ゲート４６０の出力はまた論理和
ゲート４６４を介して動作し、ナンドゲート４９
４の入力に検出信号を与える。この場合にも検出
が第２ワードであれば、ナンド（NAND）ゲー
ト４９４は警報可能化信号をマルチプレクサ４６
６およびレジスタ４９６のクロツク端子に供給で
きるようにする。適当な時間に、累算器読出し信
号時間は、マルチプレクサ４６６の可能化入力お
よびＤ型ラツチングレジスタ４９６のクロツク端
子に警報可能化パルスを与える。 比較器４５のいずれかの端子からの出力の結果
生じるワード検出、又は比較器４５６のいづれか
の出力端子における出力の結果であるワード反転
検出の場合には、データフリツプフロツプ４６２
および４６８は、検出に対応する情報が次の累算
器読出し信号においてそれぞれのＱ出力端子にク
ロツクされるように機能する。両方のＱ出力端子
は論理和ゲート４７０を介して結合され、ウイン
ドータイマを使用可能にし、第２ワード選択信号
を設定する。 論理和４７０の出力は、インバータ４７１によ
つてタイマに印加されていたリセツト信号を取り
除くことによつてウインドータイマ４７２を使用
可能にする。更に、４７１の出力に応答する論理
積ゲート４６９の入力が働いて論理積ゲート４６
９を使用禁止し、それ以上の累算器読出しクロツ
ク信号がフリツプフロツプ４６２および４６８に
印加されないようにする。この後者の動作は、ワ
ード１（第１ワード）又はその反転が受けとられ
たかどうかの確認（identity）を保持する。 ECHOシステムが復号化されつつあると、論理
積（アンド）ゲート５１２へのＳ１入力が使用可
能となり、論理積ゲート５１２の第２入力におけ
るサンプルクロツク信号は論理和ゲート５１６を
介してウインドータイマ４７２のクロツク入力に
供給される。その結果、ウインドータイマはサン
プルクロツク信号によつてカウントを開始し、カ
ウント３６８において論理積ゲート４７４を使用
可能にし、このゲートはフリツプフロツプ４９０
をセツトして第２ワード検出時間ウインドーを開
く。第２ワードが検出される前にウインドータイ
マ４７２がカウント３８０に達すると、論理積ゲ
ート４７６への入力が使用可能になつて出力信号
を発生させ、この信号は論理和（オア）ゲート４
９２を介してフリツプフロツプ４９０をリセツト
する。この信号はワード２検出ウインドーを閉
じ、検出フリツプフロツプ４６２および４６８を
リセツトする。 POCSAGシステムが復号化されつつある場合
には、ウインドータイマ４７２へのクロツクはプ
ログラム可能遅延カウンタ５１０の動作によつて
遅延する。特に、リセツト信号がウインドータイ
マ４７２から取り除かれると、同様なリセツト信
号がプログラム可能信号５１０から取り除かれ
る。しかし、ウインドータイマ４７２へのサンプ
ルクロツク信号パスは、プログラム可能遅延カウ
ンタ５１０がそのプログラムされたカウント256
×Ｎに達するまでは論理積ゲート５１４および５
１２に対する使用禁止条件によりしや断される。
但し、Ｎは第１３図の符号メモリからの入力Ｃ０
１，Ｃ０２、およびＣ０３が発生させるプログラ
ム可能ナンバーであり、POCSAG符号化様式に
対する個々のページヤアドレスに割当てられたア
ドレスフレームナンバーに対応する。遅延カウン
タ５１０がその限界カウントに達すると、そのカ
ウンタは出力信号を発生させ、その出力信号はＳ
２信号とともに論理積ゲート５１４を使用可能に
して、サンプルクロツクが論理和ゲート５１６を
通つてウインドータイマ４７２のクロツク入力に
達することができるようにする。 ウインドータイマ４７２がカウント124に達す
ると、論理積ゲート４７８の入力は使用可能にな
つて出力信号を発生させ、この出力信号は論理和
ゲート４８２を介してフリツプフロツプ４９０の
セツト入力に結合される。従つて、論理積ゲート
４７８における出力信号は、適当なフレームの
POCSAGアドレスワードを検出するため検出ウ
インドーを開くように働く。同様に、ウインドー
タイマ４７２がカウント260に達すると、論理積
ゲート４８０の入力は使用可能になつて出力信号
を発生させ、この出力信号は論理和ゲートを介し
てリセツトフリツプフロツプ４９０，４６２およ
び４６８に結合し、その結果検出ウインドーは終
了し、検出フリツプフロツプはリセツトされる。 従つて、POCSAGシステムの場合には、プロ
グラム可能遅延カウンタの正味効果は、割当てら
れたアドレスフレームにとつて適当な時間までア
ドレスワード検出ウインドーを開くのを遅らせる
信号を発生させることである。POCSAG符号は
反転ワードアドレス割当てを行わないので、１レ
ベル信号全部を誤差上限入力UL１〜UL８に印加
することにより反転ワード検出パスはシステム２
に対しては使用禁止にされ、それにより上限誤差
比較テストに合格する入力誤差カウントを発生す
ることは不可能になる点に注目すべきである。 下限カウント又は上限カウントによつてワード
１検出が行われ、構成１が選択されたとすると、
フリツプフロツプ４９０がセツトされ、その結果
フリツプフロツプ４９０のＱ出力はナンドゲート
４９４を使用可能にし、第２ワードが検出される
と正確な警報使用可能信号を与える。次に、デマ
ルチプレクサ（多重分離器）４６６の出力は、検
出された特定の第１および第２ワードの組合せに
よつて決まり、適当な警報が発生する。 特にECHOシステムにおいて下限、上限の両方
を検出することの明らかな利点は、正確な比較が
行われた場合にはその誤差は何らかの所定の値よ
り小さいという点にある。同様な方法により、も
し誤差が非常に大きい場合には、それは予期した
符号アドレスを検出したのではなく、システムが
そのアドレスの２進反転を検出したことを意味す
る。従つて、データの１回の分析でこの符号化構
成は符号ワード又はその２進反転の検出を可能に
する。ECHOシステムは、対応する警報信号に対
し異なる組合せを指定するためにこの検出方法を
用いている。従つて、ECHOシステム内のアドレ
スワードを選んだ場合には、第１および第２ワー
ドに対するアドレスワードおよびその２進反転ワ
ードの適当な組合せにより４つの異なるアドレス
をうることができる。第１５図に示す復号化デバ
イスはこの種の動作を正確に行うことができる。
カウント下限とカウント上限の平行動作は、符号
メモリアドレス２６におけるワード又はその２進
反転ワードの検出を可能にする。 ECHOシステムにおける第１ワードの例におけ
るように任意の第１ワードが検出されると、ウイ
ンドータイマ４７２は使用可能になり、何時次の
ワードが検出されるかを決定するためカウンテイ
ング期間が開始される。適当な時間にウインドー
が開かれるのでシステムは第２ワードの発生を予
期できる。 ウインドーが開くとナンドゲート４９４が使用
可能になるので、累算器読出し信号とともに論理
和ゲート４６４を介する検出信号が起動すると警
報信号が与えられ警報パターン回路７２をして表
示器を動作させて警報を与えることができる。こ
の種の復号化と矛盾しないためには、システムは
第１ワードが検出されたということだけでなく、
第１ワード又はその２進反転が検出されたことを
思い出す必要がある。マルチプレクサ４６６の機
能は、そのＡおよびＢ入力端子における検出情報
から、復号された通報順序（signaling
sequence）を正確に復号し、適当な論理積ゲー
トが符号プラグオプシヨンデータに応答できるよ
うにし、レジスタ４９６に十分な情報を供給して
パターン検出器７２に対する警報信号を発生さ
せ、信号を与えることにより表示器７４を応動さ
せて使用者に警告を与えることである。 大部分のシステムに共通にみられるように、こ
の場合にも警報は一定時間、又は手によつてリセ
ツトされるまで鳴りつづける。いづれの場合に
も、警報リセツト線はレジスタ４９６をクリア
し、システムをリセツトして次の復合化動作を可
能にする。 第１５図に示すデバイスの場合には、比較器４
５０，４５２，４５４および４５６には
MC14585B型デバイスを用いるのが有利であるこ
とが判つている。この選択を行つた場合には、下
記のピン対応が行われる。より大きい入力端子、
等しい入力端子およびより小さい入力端子はピン
４，６および５に対応し、より大きい出力端子、
等しい出力端子およびより小さい出力端子はピン
１３，３および１２に対応し、第１および第２セ
ツトの４ビツト入力端子はピン１０，７，２，１
５，１１，９，１および１４に対応する。 ウインドータイマ４７２はMC14040B型のデバ
イスでもよい。このような選択をした場合には、
クロツクおよびリセツト端子はピン１０および１
１に対応し、出力端子は最低段から最高段への順
序でピン９，７，６，５，３，２，４，１３，１
２，１４，１５および１に対応する。 MC14555B型デバイスはデマルチプレクサ（多
重分離器）４６６に適しており、MC14076型デ
バイスはＤ型レジスタ４９６に適している。これ
ら両方の型のデバイスについてはすでに述べた。 遅延カウンタは技術上周知であり、遅延カウン
タ５１０の構造の正確な詳細を説明する必要はな
い。それは2⁸（＝256）分周カウンタおよびプログ
ラム可能Ｎ分周カウンタを用いて実施できる。好
ましい実施例では、上述したMC14040B型のカウ
ンタが256分周カウンタとして用いられており、
MC14526Bプログラム可能Ｎ分周カウンタをＮ分
周素子として使用できる。 第１６図においては、第１１Ａ図に示してある
マルチプレクサの第一段（tier）の出力からの信
号MT１，MT２，MT３およびMT４は、ビツ
ト速度ROM５２０の４つの入力端子に供給され
る。信号MT５〜MT８はビツト速度ROM５２
２の４つの入力端子に供給される。信号MT９〜
MT１２はビツト速度ROM５２４の４つの入力
端子に供給される。信号MT１３−MT１６はビ
ツト速度ROM５２６の４つの入力端子に供給さ
れる。 第１１図Ｂからの信号MT１７−MT２０は、
ビツト速度ROM５３０の４つの入力端子に供給
される。信号MT２１−MT２４はビツト速度
ROM５３２の入力端子に供給される。信号MT
２５−MT２８はビツト速度ROM５３４の４つ
の入力端子に供給される。信号MT２９−MT３
２はビツト速度ROM５３６の４つの入力端子に
供給される。 ビツト速度ROM５２０および５２２の２つの
出力端子は４ビツト加算器５４０の対応する入力
端子に接続される。ビツトROM５２４および５
２６の２つの出力端子は、４ビツト加算器５４２
の対応する入力端子に接続される。ROM５３０
および５３２の２つの出力端子に接続される。
ROM５３０および５３２の２つの出力端子は、
４ビツト加算器５４４の対応する入力端子にそれ
ぞれ接続される。ビツト速度ROM５３４の２つ
の出力端子は、４ビツト加算器４５６の最初の２
つの入力端子に接続される。ビツト速度ROM５
３６の２つの出力端子は、論理積ゲート５４８お
よび５５０の第１入力にそれぞれ接続される。論
理積ゲート５４８および５５０の出力は、４ビツ
ト加算器５４６の第３および第４入力端子にそれ
ぞれ接続される。 バイト選択信号BAはインバータ５５２を介し
てナンドゲート５５４の第１入力端子に印加され
る。バイト選択信号BBはナンドゲート５５４の
第２入力に供給される。ナンドゲート５５４の出
力は論理積ゲート５４８および５５０の各々の第
２入力に接続される。システム選択信号Ｓ１はナ
ンドゲート５５４の第３入力に供給される。ナン
ドゲート５５４の出力は第３図のナンドゲート３
８４の出力と同一であるが、それはここに第１６
Ａ図の説明を簡単にするために含まれている。 ４ビツト加算器５４０の３つの出力端子は、４
ビツト加算器５６０の第１セツトの入力端子の最
初の３つにそれぞれ接続されている。４ビツト加
算器５４２の３つの出力端子は、４ビツト加算器
５６０の第２セツトの入力端子の最初の３つにそ
れぞれ接続されている。４ビツト加算器５４４の
最初の３つの出力端子は、４ビツト加算器５６２
の第１セツトの入力端子の最初の３つにそれぞれ
接続されている。４ビツト加算器５４６の最初の
３つの出力端子は、４ビツト２進加算器５６２の
第２セツトの入力端子の最初の３つにそれぞれ接
続されている。加算器５４０，５４２，５４４お
よび５４６の使用されない入力端子は接地されて
いる。４ビツト２進加算器５４０，５４２，５４
４および５４６の第４出力端子は接続されていな
い。４ビツト２進加算器５６０および５６２への
第１および第２セツトの入力の第４入力端子もま
た接地されている。 ４ビツト２進加算器５６０および５６２の４つ
の出力端子は、２進４ビツト加算器５６４の８つ
の入力端子に接続されている。２進加算器５６４
の４つの出力端子は、２進加算器５６６の第２セ
ツトの入力端子のうちの４つにそれぞれ接続され
ている。加算器５６６のCO端子は、２進加算器
５６８のCIN端子に接続されている。２つの２進
加算器５６６および５６８は対応するラツチング
レジスタに接続されて、２進加算器５６４の出力
を加算器／累算器に与える。加算器５６４のCO
出力端子は、４ビツト２進加算器５６８の第１セ
ツトの入力端子の第１入力端子に接続されてい
る。２進加算器５６６の４つの出力端子および２
進加算器５６８の４つの出力端子は、それぞれＤ
型レジスタ５７０および５７２の４つの入力端子
に接続されている。クロツクＡ信号はＤ型レジス
タ５７０および５７２のクロツク入力端子に印加
され、累算器リセツト信号は両方のＤ型レジスタ
のリセツト端子に供給される。思い出されるよう
に、これらのＤ型レジスタはそれらの対応する加
算器に相互接続されてラツチング動作を与え、そ
れらの入力において与えられる情報を累算する。
Ｄ型レジスタ５７０の４つの入力は２進加算器５
６６の４つの出力にそれぞれ接続される。Ｄ型レ
ジスタ５７２の４つの入力は２進加算器５６８の
出力端子にそれぞれ接続される。２進加算器５６
８の第１セツトの入力端子の残りの３つの入力端
子は接地されている。 さて第１６Ｂ図を参照すると、Ｄ型レジスタ５
７０の４つの出力端子およびＤ型レジスタ５７２
の４つの出力端子はそれぞれ４ビツトマグニチユ
ード比較器５７４および５７６の４つの入力端子
に接続されている。マグニチユード比較器５７４
の等しい出力端子およびより小さい出力端子は、
マグニチユード比較器５７６の等しい入力端子お
よびより小さい入力端子にそれぞれ接続されてい
る。４ビツトマグニチユード比較器５７４の第２
セツトの入力端子はＬ０−Ｌ３で示されている信
号を受信し、４ビツトマグニチユード比較器５７
６の対応する第２セツトの入力端子Ｌ４−Ｌ７で
示されている信号を受信する。これらの信号は以
前の限界値を発生させるのに用いた方法と同じ様
な方法によつて発生し、それらの値はＳ１又はＳ
２信号によつて制御され、対応するシステムのた
めのビツト速度を決定するために正確な比較限界
を与える。 マグニチユード比較器５７６の等しい出力およ
びより小さい出力はそれぞれ論理和ゲート５８０
の第１入力および第２入力に結合される。論理和
ゲート５８０の出力は論理積ゲート５８２の第１
入力に接続される。累算器読出し信号は論理積ゲ
ート５８２の第２入力に印加される。論理積ゲー
ト５８２の出力は２段２進カウンタ５８４のリセ
ツト端子、ビツト速度検出ラツチ５８６として機
能するフリツプフロツプのＳ端子および論理和ゲ
ート５９０の第１入力に接続される。論理和ゲー
ト５９０の出力はタイマ５９２のリセツト端子に
接続され、このタイマはそのクロツク入力端子に
おいてゲートされたクロツク信号を受信する。タ
イマ５９２はその12段の各々によつて表わされる
２つのうちの各々の電力に対応する複数の出力を
有する。想起されるように、第１５図の説明で
は、タイマ５９２はその図に示されるウインドー
タイマに密接に対応する。また、第１５図のタイ
マ４７２には一連の論理積ゲートが適当に取り付
けられており、これらのゲートは入りデータをテ
ストするためのウインドー限界の最終的選択およ
び印加を制御する。第１６図のタイマ５９２に対
するのと同様な方法で、システム選択信号Ｓ１
は、論理積ゲート５９４および論理積ゲート５９
６の第１入力に印加される。システム選択信号Ｓ
２は、論理積ゲート５９８および論理積ゲート６
００の第１入力に印加される。論理積ゲート５９
４，５９６，５９８および６００への残りの入力
はタイマ５９２の所定の端子に接続される。 適当と思われるどのタイミング限界に対しても
適当に相互接続を行つてさしつかえない。特にシ
ステム１の場合には、出力がカウント92で１にな
るように論理積ゲートを接続するのが有利なこと
が判つている。同様に、システム１の上限に対し
ては、論理積ゲート５９６は限界カウント97で応
動する。システム２選択では、論理積ゲート５９
８は値128の下限に対して応動し、論理積ゲート
６００は値133の上限値に応動する。 論理積ゲート５９４および論理積ゲート５９８
の出力はそれぞれ論理和ゲート６０２の入力に結
合される。論理和ゲート６０２の出力はフリツプ
フロツプ６０４のセツト端子に結合される。論理
積ゲート５９６および論理積ゲート６００の出力
は論理和ゲート６０６の入力に接続される。論理
和ゲート６０６の出力はフリツプフロツプ６０４
のリセツト端子、論理和ゲート５９０の第２入
力、論理積ゲート６１０の第１入力およびカウン
タ５８４のクロツク端子に接続される。フリツプ
フロツプ６０４のＱ出力は論理積ゲートの第３入
力に供給される。論理積ゲート６１０の出力はＤ
型フリツプフロツプ６１２のＣ端子に接続され
る。フリツプフロツプ６１２のＱおよび出力端
子における信号はそれぞれシステム信号Ｓ１およ
びＳ２に対応する。上述したように、Ｓ１信号は
ナンドゲート５５４の第３入力に印加される。シ
ステムＳ２信号はフリツプフロツプ６１２のＤ入
力に印加される。 カウンタ５８４の2¹出力端子はフリツプフロツ
プ５８６のＲ端子に接続されている。フリツプフ
ロツプ５８６の出力は論理積ゲート６１０の第
２入力に接続される。フリツプフロツプ５８６の
Ｑ出力は、ビツト速度の正確な検出を示す信号で
ある。 動作すると、第１６Ａ図および第１６Ｂ図のビ
ツト速度検出構成は第１１Ａ図および第１１Ｂ図
に示すマルチプレクサの第１段（tier）から情報
をとつてそれを一連のビツト速度誤差ROMに印
加し、種々のサンプルレジスタ内のデータの相対
的対応を決定する。この情報分析手続の結果、入
力信号が正確なビツト速度をもつたデジタルビツ
ト流れかどうかが示される。 入力信号が正確なビツト速度のデジタル波形で
あることを確認するため、サンプルレジスタ内の
データを検査して、４つのサンプルレジスタ内の
ビツトパターンが同一であるか、又は無作為雑音
により生じる誤差の余裕をみてある誤差限界内で
ほぼ同一であるサンプルクロツクの位相があるか
どうかを測定する。即ち、もしその入力が適当な
ビツト速度のデジタル信号であれば、対応するビ
ツトサンプルの全部又は殆んど全部が同一の値を
もつサンプル信号の何らかの位相があるはずであ
る。 サンプルレジスタにおける相対的対応度を決定
するため、各レジスタ内の対応するビツト位置を
一連のビツト速度ROMに接続する。各ROMの
入力における４つの入力信号は、16の異なる組合
せのうちの任意の１つをもつことができ、これら
はROM内の種々の位置をアドレスし、ビツトデ
ータのうちの対応するデータに関連した値を有す
る数を発生させるのに用いられる。この対応速度
は２進出力に変換され、一連の４ビツト加算器に
供給される。４ビツト加算器の第１段は対になつ
ているビツト速度ROMからの出力を組合せ、加
算器の第２段は４つの加算器の第１段の対応する
対からの出力を組合せる。加算器の第３段は第２
段における加算器の第２対の出力を組合せる。こ
のようにして加算器５６４に含まれた情報はビツ
ト速度ROM５２０，５２２，５２４，５２６，
５３０，５３２，５３４及び５３６において発生
したすべての対応動作に対する累積和である。 ビツト間の対応を決定する場合に含まれる動作
の種類（タイプ）を更によく理解するため、第２
表はビツト速度ROMの各々に含まれる種類の情
報を示す。第２表はROMをアドレスするビツト
を示す４つのカラムを示す。この表は入力の16の
可能な２進組合せを示す。第５カラムは対応の値
に対する10進等値を示す。対応はビツトの類似性
又は非類似性の問題であつて、パターンにおける
それぞれのビツト位置の機能ではない。第６およ
び第７カラムは、入力情報間の対応に対する10進
等値の２進復号化を示す。第２表に示す情報を用
いて当業技術者は誰でも適当なビツト速度ROM
を組立て、加算器の３段に供給される対応情報を
与えることができる。

【表】

【表】 第１４図の説明から思い出されるように、４ビ
ツト加算器はビツトの種々の組合せを加算するの
に使用できるが、累算はしない。従つて、加算器
５６６および５６８をＤ型レジスタ５７０および
５７２とともに組合せて累算器を作る必要があ
る。それはまさにこれら４つのデバイスの機能で
あり、それらデバイスは、第１４図の２つの累算
器の機能の説明と非常によく似た方法で相互接続
されている。 ラツチとして動作するＤ型レジスタ５７０およ
び５７２の８つの出力端子は、マグニチユード比
較器５７４および５７６に接続されている。マグ
ニチユード比較器５７４および５７６は、MT信
号からの種々のビツトパターンの対応の累積合計
の４ビツトの第１および第２部分とを比較し、こ
れとシステム選択信号Ｓ１又はＳ２によつて選択
された８ビツト数とを比較する。ビツト検出動作
を計時してビツト速度が正確に確認されるように
することも必要である。タイマ５９２はゲートさ
れたクロツクに結合され、タイミング限界を決め
るため複数の出力を与える。システム１およびシ
ステム２信号はこれら限界の適当な組合せを選択
し、マグニチユード比較器５７４および５７６に
よつて行われる比較動作から受け入れることがで
きる結果があるかどうかを確かめるため適当な時
間に応動するウインドーを開けたり閉じたりす
る。特に、システム１に対する下限はタイマ５９
２と論理積ゲート５９４との相互接続によつて決
められ、上限はタイマ５９２と論理積ゲート５９
６との相互接続によつて決められる。 同様に、システム２選択の場合には、下限は論
理積５９８とタイマ５９２との相互接続によつて
決められ、上限は論理積ゲート６００とタイマ５
９２との相互接続によつて決められる。論理和ゲ
ート６０２の出力は、選択されたシステムに対し
てウインドーが開いており、適当な比較が行われ
るかもしれないことを示す。論理和ゲート６０６
の出力は、ウインドーが閉じていて、もし正確な
比較が検出されないこと、その時間は比較を続け
るのに不適当であることを示す信号である。 ECHOシステムの場合には、論理積ゲート５９
４をカウント92で使用可能にし、論理積ゲート５
９６をカウント96で使用可能にするのが適当であ
る。POCSAGシステムでは、論理積ゲート５９
８をカウント１２８で使用可能にし、論理積ゲー
ト６００をカウント１３２で使用可能にするのが
適当である。 フリツプフロツプ６０４のＱ出力は時間ウイン
ドーが開いていることを示す信号であり、この信
号は印加されて論理積ゲート５８２を使用可能に
する。第１４図に詳述した累算器読出し信号もま
た印加されて論理積ゲート５８２を使用可能に
し、論理和ゲート５８０を介して動作する等しい
出力又はより小さい出力とともにビツト速度検出
信号を発生させる。論理積ゲート５８２の出力
は、ビツト速度が検出されたことを示す信号であ
る。この信号は、ビツト速度の追加テストか、ビ
ツト速度が正しいことを確認しつづけている間は
ラツチされた検出および優先状態を維持するフリ
ツプフロツプ５８６からなるビツト速度検出ラツ
チに印加される。ウインドータイミング動作の期
間中に比較が行われない場合には、論理和ゲート
６０６の出力は、フリツプフロツプ６０４のリセ
ツテイング、論理積ゲート５８２の使用禁止、タ
イマ５９２のリセツテイングおよび論理積ゲート
６１０の使用禁止によりウインドーを閉じる。こ
の出力はまたカウンタ５８４にクロツクパルスを
供給し、そのカウンタの状態を１だけ進ませる。 ビツト速度が正確に検出されると、検出ビツト
速度信号がラツチされ、同じビツト速度が復号化
の経過期間中伝送されることを確認するために追
加の測定が行われる。ビツト速度を確認する試み
が２回失敗すると、カウンタ５８４の2¹出力はフ
リツプフロツプ５８６のＲ端子に信号を発生さ
せ、ラツチをはずして優先順位決定動作を終了さ
せ、適当なシステム特性の検出を確認するためシ
ステム選択動作を続行させ他のシステムを探索さ
せる。 第１６Ａ図および第１６Ｂ図のデコーダを実施
するためには、多数のICのうちどれを用いても
よいが、下記の型が適当であり、それらはすべて
上述してある。即ち、ROM５２０，５２２，５
２４，５２６，５３０，５３２，５３４および５
３６にはMC14524型デバイスが適当であり、加
算器５４０，５４２，５４４，５４６，５６０，
５６２，５６４，５６６および５６８には
MC14008型デバイスが適当であり、カウンタ又
はタイマ５９２にはMC14040型デバイスが適当
であり、Ｄ型レジスタ５７０および５７２には
MC14076型デバイスが適当であり、比較器５７
４および５７６にはMC14585型デバイスが適当
であり、カウンタ５８４にはMC14024型デバイ
スが適当である。 第１６Ｂ図はまた適合信号デコーダ用エネルギ
ー保全装置（手段）も示す。更に詳しく後述する
ように、等価なマイクロプロセツサの実施は内部
的にエネルギー節約機能を与えることができるの
で、デコーダは、新たな復号化構成を選択する間
の時間中に遅延およびパワーダウンを行うことに
よりエネルギー保全を行うためカウンテイングシ
ステムを必要とする。 カウンタ５８４の2¹出力は３段２進カウンタの
クロツク入力に接続される。カウンタ６２０の2²
出力端子はフリツプフロツプ６２２のセツト端子
に接続されている。フリツプフロツプ６２２のＱ
出力端子は論理和ゲート６２３の第１入力に接続
されている。論理和ゲート６２３の出力はカウン
タ６２０のリセツト端子に接続される。フリツプ
フロツプ６２２の出力端子は多段２進カウンタ
６２４のリセツト端子および論理和ゲート６２５
の第１入力に接続されている。論理和ゲート６２
６の第２入力は、ページヤ操作者（オペレータ）
がカウンタのエネルギー保全動作をオーバーライ
ド（override）し何時でもページヤ動作を再開で
きるようにする外部オーバーライド信号により供
給される。論理和ゲート６２５の出力はパワーア
ツプと示されている信号で、この信号は第８図お
よび第９図のデバイスに供給される。 クロツク１２０はカウンタ６２４のクロツク端
子に接続される。カウンタ６２４はいくつかの段
を有するカウンタとして規定されており、その動
作には以前に用いた12段カウンタのうちのどれで
も適している。システム選択信号Ｓ１およびＳ２
は論理積ゲート６２６および６２８の第１入力に
供給される。論理積ゲート６２６および６２８へ
の第２および第３入力は図示されていないが、所
望する時間遅延動作に応じてカウンタ６２４の
種々の段の入力端子のいづれかに接続されるもの
とされている。論理積ゲート６２６および６２８
の出力は論理和ゲート６３０の入力に接続され
る。論理和ゲート６３０の出力はフリツプフロツ
プ６２２のリセツト端子に接続される。 動作すると、エネルギー保全装置が働いてゲー
トされたクロツク信号を使用禁止にし、もしビツ
ト速度探索手続が数回の試みの後に適当なデジタ
ル信号を見出すのに失敗するとデコーダの大部分
を使用禁止にする。デコーダはCMOS論理素子
で実施されるので、このクロツク信号の使用禁止
は、デコーダにより電力を低下させ、従つてバツ
テリのエネルギーを保全するように動作する。 特に、フエイルカウンタ（fail counter）５８
４がその2¹出力端子に出力信号を発生させ、現在
のシステム選択に対して適当なビツト速度を発見
するのに失敗したことを示す度毎に、カウンタ６
２０は１カウントだけ進む。４回連続して失敗す
ると、カウンタ６２０はその2²出力端子に出力信
号を発生させ、この信号はフリツプフロツプ６２
２をセツトする。フリツプフロツプ６２２がセツ
トされるとその出力は使用禁止になり、その結
果もし外部オーバーライド信号も使用禁止になる
と、論理和６２５の出力におけるパワーアツプ出
力信号は低レベルに切換えられる。低レベルのパ
ワーアツプ信号はゲート１２２の出力におけるゲ
ートされたクロツク信号を使用禁止にする。同時
に、フリツプフロツプ６２２の出力信号はカウ
ンタ６２４からリセツト状態を取り除き、カウン
タ６２４はカウントし始める。システムの現在の
状態の機能（function）とすることができる適当
な時間に、選択フリツプフロツプ６１２、論理積
ゲート６２６又は６２８のうちの１方は使用可能
にされて、論理和ゲート６３０の出力に信号を発
生させ、この信号はフリツプフロツプ６２２をリ
セツトする。このリセツテイング動作はフリツプ
フロツプ６２２の出力に可能化信号レベルを発
生させ、今度はこれが論理和ゲート６２５の出力
に高レベルパワーアツプ信号を発生させる。正し
いビツト速度を見出すためにまた４回連続して失
敗するまでシステムは使用可能な状態になつてい
る。論理和ゲート６２３は動作して４回だけの連
続失敗がデコーダをして電力節約モードに逆転す
ることを保証する。という訳は論理積ゲート５８
２からのいかなるビツト速度検出信号もカウンタ
６２０をリセツトするからである。 信号デコーダについては、カウンタ６２０およ
びカウンタ６２４のいづれにもMC140402進カウ
ンタを用いることが望ましい。同様に、フリツプ
フロツプ６２２にはMC140434進Ｒ−Ｓラツチを
使用できる。MC14040の接続は上述した通りで
あり、Ｒ−Ｓフリツプフロツプの正しい接続は当
業技術者には自明である。 第１７Ａ図、第１７Ｂ図、第１７Ｃ図、第１７
Ｄ図および第１７Ｅ図は、第１図〜第４図および
第６図〜第１６図に述べた適合信号デコーダの動
作と機能的に等価であるマイクロプロセツサデバ
イスの動作を与えるプログラムのフローチヤート
を示す。マイクロプロセツサの実施例について
は、再び第５図を参照すべきであり、この第５図
は、信号復号化デバイスの同一機能を行うための
マイクロプロセツサおよびフアームウエアのその
関連補足図（complement）を示す。第１７Ａ図
は、システムタイミングブロツク６５２に結合さ
れた初期状態設定ブロツク６５０を示す。ブロツ
ク６５２の出力は“時間切れを待て”のブロツク
６５４に結合される。後に更に詳しく説明するよ
うに、ブロツク６５４は、バツテリからの電力ド
レイン（消費）を減らすためのエネルギー保全装
置の一部として機能する。待機ブロツク６５４の
出力は、“入力をサンプルし記憶せよ”の指示ブ
ロツク６５６に接続され、その出力は、データサ
ンプル数が固定限界に一致するかどうかを決定す
る判断ブロツク６５８に接続される。判断ブロツ
ク６５８のノー（NO）分岐は再び待機ブロツク
６５４に結合される。判断ブロツク６５８のイエ
ス（YES）分岐は計算ブロツク６６０に結合さ
れる。サンプルレジスタがデータで満たされる
と、計算ブロツク６６０は、ビツト速度比較動作
におけるサンプルされたデータ間の相対的差又は
対応の計算を始める。計算ブロツク６６０の出力
は判断ブロツク６６２に結合される。判断ブロツ
ク６６２のイエス分岐RCは第１７Ｂ図の初期状
態設定ブロツク６７０に結合される。判断ブロツ
ク６６２のノー（NO）分岐は、判断ブロツク６
６４に結合される。判断ブロツク６６４は更に４
つのサンプルが得られたことを保証し、ノー
（NO）分岐は再び“時間切れを待て”のブロツ
ク６５４に結合される。判断ブロツク６６４のイ
エス（YES）分岐は、次のシステムを選択する
ため選択ブロツク６６６に接続される。“次のシ
ステムを選択せよ”のブロツク６６６の出力は
“システムタイミングをセツトアツプせよ”のブ
ロツク６５２に再び結合される。入口点RBは後
に詳述するように“次のシステムを選択せよ”ブ
ロツク６６６に結合される。 判断ブロツク６６２の肯定分岐に続いて、第１
７Ｂ図はシステム初期状態設定ブロツク６７０を
示す。ブロツク６７０の出力は“符号プラグメモ
リを読出せ”のブロツク６７２に結合される。ブ
ロツク６７２の出力は“タイマをセツトアツプせ
よ”のブロツク６７４（セツトアツプタイマ例え
ば１ビツトタイマ）に結合され、タイマブロツク
６７４の出力は“時間切れを待て”のブロツク６
７６に結合される。ブロツク６７６は入口点RA
を有し、これについては更に詳しく後述する。
“時間切れを待て”のブロツク６７６はまたデバ
イスに対するエネルギー保全装置の一部をなして
いる。この待機ブロツク６７６の出力は、“タイ
マを再び開始せよ”のブロツク６７８に接続され
る。“タイマを再び開始せよ”のブロツク６７８
の出力は判断ブロツク６８０に接続される。判断
ブロツクは現在のワードが第２ワードかどうかを
テストする。判断ブロツク６８０からのイエス分
岐は判断ブロツク６８２に接続されている。ブロ
ツク６８２は検出ウインドーが終了したかどうか
を決定する。判断ブロツク６８２からのイエス分
岐は、ワード１（第１ワード）の再ロードを指示
するブロツク６８４に接続されている。判断ブロ
ツク６８０および６８２の否定（Negative）分
岐は、“ワード１（第１ワード）を再び基準レジス
タ１にロードせよ”のブロツク６８４の出力とと
もに“入力をサンプルし記憶せよ”のブロツク６
８６に接続されている。ブロツク６８６は、個々
のページングデバイスに対するアドレスワードを
検出するのに用いられるサンプリングおよび記憶
動作を表わす。“入力をサンプルし記憶せよ”の
ブロツク６８８の出力は、“サンプルレジスタと
基準レジスタ１を比較せよ”のブロツク６８８に
接続される。後に更に詳しく説明するように、こ
の点におけるレジスタ１はページヤアドレスワー
ドを含む。 比較ブロツク６８８の出力は、第１７Ｃ図にも
示されている英文字Ａで示されている接続点に接
続されている。 第１７Ｃ図は判断ブロツク６９０に接続されて
いる点Ａを示す。判断ブロツク６９０からのワー
ド検出分岐は、これがワード２（第２ワード）か
どうかを決める第２の判断ブロツク６９２に接続
されている。判断ブロツク６９２からの否定分岐
は、ワード２（第２ワード）のローデイングおよ
びタイマの再開始を命令するブロツク６９４に接
続されている。判断ブロツク６９２からのイエス
分岐は、“警報フラグをセツトせよ”のブロツク
６９６に接続されている。“誤差をテストせよ”
の判断ブロツク６９０からのきわめて高いおよび
低い限界分岐、“ワード２（第２ワード）をロード
しタイマを開始せよ”のブロツク６９４、およ
び、“警報フラグをセツトせよ”のブロツク６９
６の出力は判断ブロツク６９８に接続される。 接続点Ｂで終了する次の一連のテストおよび指
令ブロツクはECHOシステムだけに印加可能であ
る。このことはECHOシステムが２つの独立した
システムを有するこという事実からできている。
判断ブロツク６９８はこれが第２アドレスワード
かどうかをテストする。S2POCSAGシステムの
指定の期間中にとられる分岐である判断ブロツク
６９８のノー（NO）分岐は、接続点Ｂに接続さ
れる。判断ブロツク６９８のイエス（YES）分
岐は、サンプルレジスタと基準レジスタ２の基準
とを比較するブロツク７００に接続される。比較
ブロツク７００の出力は判断ブロツク７０２に接
続される。判断ブロツク７０２は、ブロツク７０
０により指令される比較動作に対する誤差限界を
テストする。判断ブロツク７０２からのワード検
出分岐は判断ブロツク７０４に接続される。判断
ブロツク７０４はこれが第２ワードであるかどう
かをテストする。判断ブロツク７０４からのノー
（NO）分岐は、第２ワードをロードしウインド
ータイマを再び開始させるブロツク７０６に接続
される。判断ブロツク７０４のイエス分岐は“警
報フラグをセツトせよ”のブロツク７０８に接続
される。“誤差をテストせよ”の判断ブロツク７
０２からのきわめて高い又は低い限界分岐、“第
２ワードをロードし、ウインドータイマを開始せ
よ”のブロツク７０６の出力、および“警報フラ
グをセツトせよ”のブロツク７０８の出力はすべ
て出口点Ｂに接続される。 第１７Ｄ図は、判断ブロツク７１０に接続され
た点Ｂを示す。判断ブロツク７１０は警報フラグ
がセツトされたかどうかを決定する。判断ブロツ
ク７１０からのイエス（YES）分岐は“符号メ
モリオプシヨンを検査せよ”のブロツク７１２に
接続される。ブロツク７１２の出力は割当てられ
た警報出力を開始せよ”のブロツク７１４に接続
される。ブロツク７１４の出力は判断ブロツク７
１６に接続される。ブロツク７１６はもし外部リ
セツト信号が受信されたり、又は自動時間切れリ
セツトが発生すると警報出力をリセツトする。判
断ブロツク７１６の否定（Negative）分岐はそ
の入力に戻されて接続される。判断ブロツク７１
６のイエス（YES）分岐は警報再生初期状態設
定ブロツク７１８に接続される。警報再生初期状
態設定ブロツク７１８の出力は警報フラグセツト
判断ブロツク７１０の否定分岐とともに判断ブロ
ツク７２０に接続される。判断ブロツク７２０は
ビツト速度を再テストするのに適当な時間かどう
かをテストする。判断ブロツク７２０からのイエ
ス分岐は“サンプルレジスタの相対的差を計算せ
よ”のブロツク７２２に接続される。ブロツク７
２２は上述したブロツク６６０と同じであること
が観察される。計算ブロツク７２２の出力は判断
ブロツク７２４に接続される。判断ブロツク７２
４は上述した判断ブロツク６６２と同じであるこ
とが観察される。判断ブロツク７２４のノー
（NO）分岐は接続点Ｃに接続される。判断ブロ
ツク７２０のノー分岐および判断ブロツク７２４
のイエス（YES）分岐は出口点RAに接続され
る。出口点RAは第１７Ｂ図に指定した入口点
RAに対応するものであることが思い起されるで
あろう。 第１７Ｅ図は、第４サンプルがテストされたか
どうかを決定する判断ブロツク７２６に接続され
た点Ｃを示す。判断ブロツク７２６からのイエス
分岐は、フエイルカウンタ（fail counter）がそ
の限界にあるかどうかを決定する判断ブロツク７
２８に接続される。判断ブロツク７２８からのイ
エス分岐は、現在の選択されたシステムがもはや
検出されつつないことを示す情報ブロツク７３０
に接続される。情報ブロツク７３０は点線で（in
phantom）図示してあるブロツク７３２を介し
て出口点RBに接続される。出口点RBは、“次の
システムを選択せよ”のブロツク６６６に接続さ
れている第１７Ａ図の入口点RBに対応するもの
であることが思い出されるであろう。判断ブロツ
ク７２６からのノー（NO）分岐および判断ブロ
ツク７２８からのノー（NO）分岐は出口点RA
に接続されており、これまた第１７Ｂ図のブロツ
ク６７６への入口点である。ブロツク７３２は、
任意選択パラーダウンタイマであり、このタイマ
は上述した待機ブロツク６５４および６７６とと
もに動作してこのシステムにおけるエネルギー保
全を行う。ブロツク７３２の出力は出口点RBに
接続される。出口点RBは第１７Ａ図の入口点
RBに対応するものであることが思い出されるで
あろう。 機能的には、フローチヤートで示したプログラ
ムは、マイクロコンピユータに対して適合信号復
号器（デコーダ）ときわめてよく似た方法で機能
するように指示する。従つて、ブロツク６５０で
開始する何らかの初期状態設定ターンオン手続後
に、プログラム順序（シーケンス）は、入力信号
がビツト速度ブロツク６６０に対して許容限界内
にあるデジタルビツト流れかどうかを決定するた
めサンプルデータがテストされる前に、サンプル
レジスタをデータサンプル（ECHOの場合にはＬ
＝92、POCSAGの場合にはＬ＝128）で満たすこ
とを指示する。若しビツト速度が見出されたら、
プログラムブロツク６６２はプログラムに対して
データの復号化開始を指示し、アドレス信号が伝
送されつつあるかどうかを決定する。 プログラムは、入力が適当な時間にサンプルさ
れ（ブロツク６７６〜６８６）、サンプルが適当
な基準レジスタ１に記憶される（ブロツク６８
６）ように指示する。次に、サンプルレジスタの
内容が符号プラグメモリに含まれる１つ又はそれ
以上のアドレスと比較される。ブロツク６９０，
６９２，６９４および６９６に示される段階で
は、サンプルは適合信号デコーダに用いられる方
法と同様な方法によりアドレスワードと比較され
る。しかし、ブロツク７００，７０２，７０４，
７０６および７０８により示される段階では、サ
ンプルレジスタは第２アドレスと比較され、これ
は適合信号デコーダが持つていない特徴である。
このブロツクは、順次ワードおよびそれらの反転
の８つの可能な組合せが指示されうるようにす
る。POCSAGシステムは２つの独立したアドレ
ス割当てを与えないので、プログラムのこの部分
はPOCSAGシステムが復号化されつつある時は
バイパスされる。 復号化段階の各々においても、もし割当てられ
たアドレス信号が受信されるとプログラムは警報
信号を発生させ、この警報信号又はフラグはブロ
ツク７１０，７１２，７１４，７１６および７１
８により表わされるプログラムの部分において復
号化され、適当な警報信号が発生する。適合信号
デコーダにおける場合と同様に、警報の形式は符
号プラグに含まれる情報により決定される。 最後に、入力信号は周期的に再テストされ、正
しいビツト速度が尚受信されつつあるかどうかを
決定し、この機能はブロツク７２０，７２２，７
２４，７２６，７２８および７３０によつて与え
られる。もしビツト速度テストが適当なビツト速
度が受信されていないことを示すと、フアームウ
エアシステムは適合信号デコーダと丁度同じよう
に機能して、別のシステム復号化構成を探索す
る。 任意選択パワーダウンタイマブロツク７３２
は、外部入力の制御の下で、適合信号デコーダに
対する動作と正確に類似している方法で所定の時
間の間デコーダの動作を停止させる。この後者の
モードはバツテリにおけるエネルギー保全を行
う。更に、別のエネルギー保全手段が、適合信号
デコーダにおける対応物（counter−part）を有
しないマイクロプロセツサ実施例のためのフアー
ムウエアプログラミングに組みこまれている。即
ち、フアームウエアの組織化および排除の結果と
して、マイクロプロセツサは典型的にプログラム
ループを実行し、このループはサンプル間の時間
より短い時間でサンプルごとの復号化動作を指示
する。次に、マイクロプロセツサは、次のデータ
サンプルを処理する時間までは、自らの電力を低
ドレインモードに下げる。この動作モードは、フ
アームウエアプログラムと、マイクロプロセツサ
の内部回路の大部分からクロツク信号を取り除く
ことによつてそのマイクロプロセツサの電力ドレ
インを劇的に減少させる146805CMOSマイクロ
プロセツサの独特な待機および停止命令との組合
せによつて可能となる。 本発明の等価なマイクロプロセツサ実施例の詳
細な説明を完全なものとするために、メモリに記
録された詳細な情報とともにプログラム表が含ま
れている。第３表はマイクロプログラムに含まれ
ている全フアームウエアプロセツサのメモリコア
ダンプである。このプログラムの主な機能的動作
は第１７Ａ図〜第１７Ｅ図のフローチヤートによ
つて説明されている。フローチヤートに指定され
ている主なプログラムモジユールもまたROM１
２に含まれているものとして第５図に示されてい
る。

【表】

【表】

【表】 本発明の特定の実施例を上記に示し説明した
が、当業技術者は更に変更および改良を行うであ
ろう。ここに開示し主張した基本的原理を保持し
ているすべての変更は本発明の範囲内にある。