JPH0419508B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電子装置において複数のチヤンネルか
ら１つのチヤンネルを自動的に選択する装置、更
に詳細に言えば多チヤンネルオーデイオテープレ
コーダの１つあるいは複数のチヤンネルに時分割
アクセスしたり、その選択を行つたりして整合、
アジマス、記録バイアス、等化等の調整を行う試
験制御ボードに関するものである。ここで、時分
割アクセスの意味は、一般的に、システムの種々
の回路によつて１つあるいは複数のチヤンネルが
分担されること、詳細には、本発明において、試
験信号がシステムのチヤンネルに入力されること
ができ、かつ試験結果がチヤンネルの出力におい
て監視されることができる充分な時間の間本発明
の試験制御回路により１つまたは複数のチヤンネ
ルがアクセスされることをいう。

複数のチヤンネルを有する装置を適切に作動す
るための要件は、それぞれのヘツド、チヤンネ
ル、記録回路等は整合され、調整される、つま
り、適正に作動させるということである。このよ
うなチヤンネルの整合および調整を行うために、
オペレータすなわち装置の操作者はそれぞれのチ
ヤンネルの入力へ試験信号を印加すると共に、そ
の出力を監視する必要がある。

従来、チヤンネルへのアクセスは装置の裏から
行われており、試験リード線を試験しようとする
各チヤンネルの入力および出力へ手動的に接続す
ることが必要であつた。明らかに、多くのチヤン
ネル、例えば16個又は24個のチヤンネルを持つ装
置においては、このような作業は時間のかかるも
ので、煩わしく、かつ全体的に不能率である。

最近、切換装置がオーデイオテープレコーダに
用いられているが、それにおいては試験回路はジ
ヤツクを備え、このジヤツクはレコーダの全ての
チヤンネル入力へ外部試験回路を接続可能とす
る。

しかしながら、チヤンネルの出力はレコーダの
裏で手動的に個々に接続されたり遮断されなけれ
ばならない。したがつて、この装置は、関連した
外部監視回路を１つあるいはそれ以上の所与のチ
ヤンネルのいずれもの出力へ選択的に結合し、１
つあるいはそれ以上の入力へ外部試験回路を迅速
に接続するのに融通性ある自動的、論理回路構成
のチヤンネル選択装置を提供できなかつた。

本発明は多チヤンネルレコーダの制御マイクロ
プロセツサまたはハードウエア構成の制御システ
ムへの直接的なメモリアクセスを行う試験制御回
路を提供することによつて上述した従来技術の欠
点を克服するものであり、前記試験制御回路は多
チヤンネルレコーダにおける各チヤンネルの入出
力バスへの融通性のある時分割アクセスを与え
る。

したがつて、オペレータは装置の裏でそれぞれ
のチヤンネル入出力を接続したり遮断することな
しに、あるいは試験信号を印加させたり、監視可
能とするチヤンネル選択のためのミキシングコン
ソールを用いたりせずにレコーダをチヤンネル整
合したり、調整したりすることができる。

この目的のために、本発明の多チヤンネルレコ
ーダは各入出力バスを有する多数のチヤンネル、
および各チヤンネルと一体になつたラツチを含ん
でいる。試験制御回路はチヤンネル選択オツシレ
ータ装置を介してチヤンネル番号要求に応じてチ
ヤンネルデジタル数を与えるように増分したり減
分したりする表示カウンタ／表示装置を備えてい
る。チヤンネル番号要求に応答して、アドレス指
示回路および関連したアドレスバスカウンタはチ
ヤンネル全てにわたつてカウントする。デジタル
比較器は表示されたチヤンネルデジタル数をアド
レス指示回路によつてカウントされている継続し
たチヤンネルデジタル数と比較し、２つの数が等
しい時に付勢信号を発生し、前記２つの数が等し
くない時には、消勢信号を発生する。アドレスバ
スカウンタはアドレス指示回路を追跡し、最初に
選択されたチヤンネルを識別するデジタル情報を
与える。付勢信号はデータバスバツフアに生じ、
各部試験信号発生器および監視装置へチヤンネル
入出力バスを結合するように要求されたチヤンネ
ルのラツチをセツトし、選択されないチヤンネル
のラツチをクリアする。試験制御回路と一体の入
出力バツフアは外部試験／監視装置との間のイン
ターフエースとなつている。

当該試験制御回路は外部試験信号をチヤンネル
全てに同時に与えることができ、更に表示された
チヤンネルを一般的に監視する補助出力バスを設
けているが、それは選択されたチヤンネル、例え
ばチヤンネル番号１をどのチヤンネルが選択され
表示されたかに拘わらず監視するようにセツトさ
れることができる。

次に本発明の実施例を図面を参照して説明す
る。第１図において、多チヤンネル装置、例えば
オーデイオテープレコーダ１２は多数の書込みお
よび読出しヘツド１４，１６をそれぞれ備えてい
るが、それぞれのヘツドは記録および再生回路１
８，２０を形成している多数のチヤンネルの関連
したチヤンネルに結合されている。マイクロプロ
セツサ装置２２は通常のレコーダ切換機能の制御
を行う外に、レコーダへの直接メモリアクセスを
行つて各チヤンネル入出力バスおよび関連したラ
ツチ２４を介してチヤンネル選択を行う。

外部試験／監視装置２６が設けられているが、
これは例えば選択された試験信号を発生してチヤ
ンネルへ与える信号発生器２８と、チヤンネル出
力信号を監視するチヤンネル出力監視装置３０を
備えている。

本発明によれば、試験制御回路３２は多チヤン
ネルレコーダ内のチヤンネルの入力バスの１つま
たは全て、および１つあるいはそれ以上の出力バ
スにアクセスを要求したり、受けたりする手段を
与える。試験制御回路３２はレコーダ１２へ、特
に一対の“保持”（下側の線）および“保持肯定
応答”（上側の線）線３４を介してマイクロプロ
セツサ２２へ結合されている。その他、レコーダ
入力バス線３６、主および補助レコーダ出力バス
線３８，４０をそれぞれ介して、試験入力バス線
４２、主および補助試験出力バス線４４，４６、
主ヘツドホーン出力バス線４８、レコーダアドレ
スバス５０、およびレコーダデータバス５２を介
して接続されている。

次に第２図から第５図までを参照すると、第１
図の試験制御回路３２のブロツク線図がより詳し
く示され、様々なバスおよび線３４から５２まで
は同様に番号を付してある。説明を容易にするた
め、概略図は試験制御回路３２の様々な主要構成
部分に対応するブロツク（破線参照）に分割され
ている。第２図はバツフア装置部分を構成する回
路を示し、第３図から第５図までの回路はチヤン
ネル選択装置部分を構成する。

こうしてまず概略図のブロツクを参照すると、
第２図は入力バツフア装置５４を備え、試験入力
バス線４２がその入力に、レコーダ入力バス線３
６がその出力に接続されている。入力バツフア装
置は信号発生器２８からの試験信号とレコーダ１
２の１つまたは全てのチヤンネルとの間の信号駆
動インターフエースとなつている。回路は高入力
インピーダンスを有し低歪みのものであり信号発
生器２８の負荷の低下を防止し、また試験信号レ
ベルを上げるためいくらかのゲインを付加する。

主出力バツフア装置５６は、主レコーダ出力バ
ス線３８を介してレコーダチヤンネルから受けら
れる出力信号を主試験出力バス線４４を介してチ
ヤンネル出力監視装置３０に供給するインターフ
エース回路となつている。出力信号はそれによつ
て主ヘツドホーン出力バス線４８を介してヘツド
ホーン端子４９にも供給される。ヘツドホーンは
監視スピーカを接続することなしにレコーダ１２
内の整合用テープを監視できるようにする。

補助出力バツフア装置５８は主出力バツフア装
置５６と同一であり、従つて破線ブロツクで描か
れている。補助レコーダ出力バス線４０は補助出
力バツフア装置５８にチヤンネル出力信号を与
え、該補助出力バツフア装置は補助試験出力バス
線４６を介してチヤンネル出力監視装置３０に信
号を与える。出力バツフア５６，５８はチヤンネ
ル出力バスのそこへの共通接続のため加算結合装
置を与える。

主および補助出力バツフアバスは通常同一のチ
ヤンネルに結合されているので通常同一の信号を
受ける。しかしながら、試験制御回路３２はレコ
ーダの異なる機能を監視するため主および（また
は）補助出力バツフアバスの選択を与える。例え
ば主出力バツフア５６はレコーダ１２の再生され
たチヤンネルを監視し、一方補助出力バツフア装
置５８はレコーダの入力チヤンネルを監視するこ
とができる。更に、補助出力バツフア５８はチヤ
ンネル１を連続して監視し、一方主出力バツフア
５６は継続的なチヤンネル選択に応じて表示装置
を追跡し続けることができる。主および補助出力
バツフアバスの比較はこのように容易にでき、レ
コーダ１２からの２つの出力信号の比較を行う。
２チヤンネルスコープに信号を供給する際、およ
びレコーダでの位相調整のためにはこのような状
態が望ましい。

第３図の破線ブロツクを参照すると、チヤンネ
ル選択オツシレータ装置６０をオペレータと試験
制御回路３２との間での、更に詳細に言えば前記
のチヤンネル選択装置（第３図から第５図までの
ブロツク／概略図を含む）との間でのオペレータ
インターフエースとなつている。装置６０は直接
メモリアクセス（DMA）インターフエース６２
（第５図）、表示カウンタ装置６４に結合され、か
つ装置６４を介して表示装置６６にも結合されて
いる。チヤンネル選択オツシレータ装置６０から
のチヤンネル要求は、表示カウンタ装置６４が１
度増分あるいは減分して次の高または低チヤンネ
ルを選択するか、または表示カウンタ装置６４が
表示装置６６で可視の速度で最後のチヤンネルに
達するまで連続してカウントアツプあるいはカウ
ントダウンするかを決定する。次いでカウントは
増分の場合は最大値から零に復帰し、減分の場合
は零から最大値に復帰して再び各々カウントアツ
プまたはダウンを続ける。

第４図、第５図の破線ブロツクをも参照する
と、表示カウンタ装置６４はデジタル振幅比較装
置６８にも結合されており、該デジタル振幅比較
装置６８はアドレス指示装置７０に結合されてい
る。チヤンネル要求がチヤンネル選択オツシレー
タ装置６０を介して入力されると、アドレス指示
装置７０はチヤンネルにわたつてカウントを始め
る。表示カウンタ装置６４からのデジタル数とア
ドレス指示装置７０からのデジタル数が等しい時
に、デジタル振幅比較装置６８は特別の信号すな
わち付勢信号をデータバスバツフア装置７２に与
え、該データバスバツフア装置７２は選択された
チヤンネルに対応するレコーダラツチ２４のラツ
チを閉じる。特定のチヤンネル、従つてそのラツ
チはアドレスバスカウンタ装置７４によつて決定
され、該アドレスバスカウンタ装置７４はアドレ
ス指示装置７０を追跡しデータバスバツフア装置
７２の情報（ラツチをオンにするかオフにするか
の情報）が与えられるチヤンネルを決定する。

表示カウンタ装置６４からのデジタル数とアド
レス指示装置７０からのデジタル数が等しくない
時に、デジタル振幅比較装置６８は消勢信号を発
生し、該消勢信号はそれぞれのチヤンネルのレコ
ーダラツチをクリアしてそのチヤンネルが外部試
験装置２６に確実に接続されないようにする。実
施例の回路は、選択されかつ表示装置６６上に表
示されたチヤンネルに対応するラツチ以外全ての
チヤンネルのラツチ２４がクリアされるまで全チ
ヤンネルにわたつてカウントを続ける。

次に第２図の概略図の破線ブロツク内の概略図
を参照すると、入力バツフア装置５４は線４２を
介して信号発生器２８に結合され、それからダイ
オードおよびコンデンサ回路網７７を介して
FETスイツチ７６に結合されている。コンデン
サは入力バツフア装置５４を直流電源に接続する
ことによつて生じるような損傷からレコーダ１２
を保護し、またダイオードは大きな振幅の信号か
らそれを保護する。FETスイツチ７６は、以下
に述べる線１２０および１２２上の、バス制御
（オン／オフ）スイツチ１１２（第３図）からの
信号に応答する。演算増幅器７８の負入力は
FETスイツチ７６に結合され、そこから読出し
リレー８０の接点を介してレコーダ１２に延長す
る線３６に結合される。読出しリレーは線１２２
を介したスイツチ１１２からの信号によつて作動
される。演算増幅器７８に対する入力８１は他の
外部試験装置、例えばレコードバイアス装置、等
化装置などの他の調整装置からの他の試験信号を
入力するのに使用される。

主（および補助）出力バツフア装置５６（およ
び５８）は各々線３８（および４０）を介して試
験装置２６およびレコーダ１２の間のインターフ
エースとなつている。主および補助出力バツフア
装置５６，５８は同一構成なので前者だけを図示
して説明する。線３８はFETスイツチ８４を介
してブートストラツプ型演算増幅器８２の負入力
に与えられ、FETスイツチ８４は線１２２の信
号にも応答する。増幅器８２は一対のトランジス
タ８６を備え、大振幅の信号を歪ませることなし
に主および補助出力バツフア５６，５８で処理で
きるようにする。抵抗８７は起こり得る短絡によ
る損傷から回路を保護する。増幅器８２は線４４
を介してチヤンネル出力監視装置３０に結合さ
れ、線４８を介してヘツドホーン端子４９に結合
されている。同様に補助出力バツフア増幅器（図
示せず）は第２図に示す線４８を介してチヤンネ
ル出力監視装置３０に結合される。

FETスイツチ７６，８４および読出しリレー
８０は、試験制御回路が使用されていない時、入
力および出力バツフア装置５４，５６をテープレ
コーダ１２の入力および出力バスから遮断するた
めに使用される。このような時、テープレコーダ
１２の他の装置付属品がレコーダ入力および出力
バスを使用してもよい。

次に第３図を参照すると、チヤンネル選択オツ
シレータ装置６０は各々増分および減分押しボタ
ン８８，９０を備えており、該押しボタンはオペ
レータと試験制御回路３２のチヤンネル選択装置
（第３図〜第５図）の間のインターフエースとな
つている。押しボタン８８，９０はラツチ９４，
９６および様々なゲート９７を介してオツシレー
タ９２に結合され、そこから単安定マルチバイブ
レータ９８に結合されている。押しボタン８８，
９０はラツチ９４，９６を介して“はね返り抑制
（debounce）”されている。マルチバイブレータ
９８は線９９を介して表示カウンタ１００ａ，１
００ｂのカウントダウンおよびカウントアツプ入
力に各々のナンドゲート１０２，１０４を介して
結合されている。後者の他の入力は各々ラツチ９
４，９６を介して増分および減分押しボタン８
８，９０に結合されている。押しボタンは特定の
レコーダチヤンネルを要求するのに使用され、そ
れにより表示装置６６上のチヤンネル表示が変え
られる。はね返り抑制ゲート／ラツチの効果のた
め、減分ボタン９０が１度打たれると、１つのパ
ルスが表示カウンタ１００ｂに与えられチヤンネ
ル表示装置６６は次のチヤンネル番号に１つ減分
する。減分ボタン９０が抑えつけられると、オツ
シレータ９２は表示カウンタ装置６４を連続して
減分し、表示装置はオツシレータによつて決めら
れた、表示装置上で見える速度で零のチヤンネル
番号までカウントダウンを続ける。次いでカウン
トは最大チヤンネル番号に戻り表示カウンタ１０
０ａ，１００ｂはカウントダウンを再開する。

増分押しボタン８８は同様の態様で動作する
が、ボタン８８が抑えつづけられると表示カウン
タ１００ａ，１００ｂがチヤンネルにわたつてカ
ウントダウンではなくカウントアツプするように
なる。カウントが最大チヤンネル番号に達すると
零のチヤンネル番号に戻り、表示カウンタ１００
ａ，１００ｂは押しボタン８８が放されるまでカ
ウントアツプを再開する。

表示カウンタ１００ａ，１００ｂのＱ出力は
BCD−７セグメント解読器／駆動装置１０６ａ，
１０６ｂの対応するＡ入力に結合され、そこから
直列制限抵抗１０９ａ，１０９ｂを介してLED
（発光ダイオード）デジタル表示装置１０８ａ，
１０８ｂに結合され、そこにおいてこの組み合わ
せによつて２デジツト数で２つの表示が行われ
る。表示装置１０８ｂはLED表示番号の第１デ
ジツトを、表示装置１０８ａは第２デジツトを与
える。表示装置は零から最高チヤンネル数まで
（例えば16チヤンネルレコーダ、24チヤンネルレ
コーダにおいては１６，２４）まで増分または減
分することができる。零チヤンネルは、入力およ
び出力バツフアがレコーダ１２に接続されている
がどのチヤンネルにも信号が送られていない状態
を示す。

試験制御回路３２は様々な機種のどのようなチ
ヤンネル数のものにもにも使用することができる
が、本回路の主要な用途は16チヤンネルまたは24
チヤンネルオーデイオテープレコーダに使用する
ものである。従つて表示カウンタ１００ａはその
２つのＤ入力においてチヤンネル選択ジヤンパ１
１０に結合され、該チヤンネル選択ジヤンパ１１
０はジヤンパ１１０の適当な位置決めによつて16
または24チヤンネル表示システムの選択を可能に
する。

バス制御オン／オフスイツチ１１２は回路３２
をオンまたはオフにする。スイツチ１１２がオン
のとき表示装置１０８ａ，１０８ｂは点灯され、
またオフの時は消灯である。バス制御オン／オフ
スイツチ１１２はノアゲート１１４に結合され、
線１１６〜１２２で示すように回路において使用
するため各々のインバータを介して電圧出力１１
６，１１８，１２０，１２２を与える。ノアゲー
ト１１４の出力は排他的オアゲート１２４にも与
えられ、該排他的オアゲート１２４は線１２１を
介してDMAインターフエース回路６２（第５
図）に結合し、また表示カウンタ１００ａと１０
０ｂの間に接続されているいくつかの排他的オア
およびナンドゲート１２６のノアゲートにも接続
されている。

表示カウンタ１００ａ，１００ｂは選択された
チヤンネルを表すデジタル情報を保持する。カウ
ンタが増分または減分されると次いでそれは新し
いチヤンネルを表す情報を保持する。24チヤンネ
ル装置に対しては、表示装置６６上に24の異なる
数を順次表示することが必要である。次に高い数
すなわち25を表示するのを防止するため排他的オ
アおよびナンドゲート１２６はカウンタ１００
ａ，１００ｂが25のカウントに増分する時にそれ
をリセツトする。カウンタが減分している時には
ゲート１２６はカウントが零に達するとカウンタ
が引き返す。すなわちチヤンネル24に戻るように
する。従つて、表示装置６６が高チヤンネル２
３，２４等を表示し、オペレータが低チヤンネル
１，２等を選択したい場合は、低チヤンネル１，
２等まで全部戻つて減分するよりも最初にチヤン
ネル零に、次に数１，２等に増分した方がはるか
に迅速である。表示カウンタ１００ａ，１００ｂ
内にある選択されたチヤンネルを表すデジタル情
報は次いで実際の番号に変換され表示装置６６に
表示される。

また第４図を参照すると、表示カウンタ１００
ａ，１００ｂのＱ出力は前記のデジタル振幅比較
装置６８のデジタル振幅比較器１２８ａ，１２８
ｂの対応するＡ入力に結合される。比較器１２８
ａ，１２８ｂのＢ入力はアドレス指示装置７０
（第５図）の指示カウンタ１３０ａ，１３０ｂの
対応するＱ出力に結合されている。このようにし
てデジタル比較器１２８ａ，１２８ｂに対するＡ
入力は選択されたチヤンネルのデジタル表示出力
を受ける。比較器に対するＢ入力はチヤンネル数
（すなわち零から24）にわたつてアドレス指示装
置７０の指示カウンタ１３０ａ，１３０ｂを介し
て循環する。デジタル数が合致すると比較器１２
８ａはそのＡ＝Ｂ出力において線１３２に付勢信
号を発生し、該付勢信号はデータバスバツフア装
置７２に与えられてレコーダデータバス５２に現
れるその出力の状態を制御する。次いでその出力
は、レコーダの入力あるいは出力バスを試験／監
視装置２６に接続するところのラツチ２４の状態
を制御する。

データバスバツフア装置７２は線１３２中のイ
ンバータ１３４およびその“全チヤンネル表示”
接点でインバータ１３４に結合されたデータジヤ
ンパ１３６を備えている。データジヤンパ１３６
の共通接点はバス５２の補助出力バスに結合され
ている。ジヤンパ１３６の他の接点は“チヤンネ
ル１のみ”の接点であつて、様々なインバータお
よびチヤンネル１を検出する多入力ナンドゲート
１３８を介してデジタル比較器１２８ａ，１２８
ｂのＢ入力に延長する線に結合されている。デー
タジヤンパ１３６の“表示されたチヤンネル”の
セツテイングはバス５２上の主および補助出力バ
スに同様の状態を与えておりよつて主および補助
出力バツフアの両装置５６，５８が同チヤンネル
からの信号を受けることを可能にする。ジヤンパ
１３６が“チヤンネル１のみ”の接点にセツトさ
れると、バス５２上の補助出力バスは、補助出力
バツフア手段５８がチヤンネル１のみを継続して
監視し、一方主出力バツフア装置５６はいずれの
チヤンネルが選択されているのかを示すべく
LED表示手段１０８ａ，１０８ｂを継続して追
跡するような状態に、（該補助出力バスは）保た
れる。レコーダ１２上で方位整合調整を行うため
にはこのような状態が望ましい。

データバス５２上の入出力書込み線１５７はノ
アゲート１５６および線１４１のクロツク信号に
よりストローブ信号を発生し、該ストローブ信号
はレコーダ１２の入力／出力バスラツチ２４に与
えられてデータおよびアドレス情報が処理される
べき状態にあることを示す。

図のように、インバータ１３４および線１３２
はさらに各々トリガ可能なバツフア１３９を介し
てバス５２の主出力バスに結合されている。また
線１３２は入力バスデータスイツチ１４０の“表
示されたチヤンネルのみ”の接点を介して、また
はアンドゲート１４２およびスイツチ１４０の
“全チヤンネル”接点を介して入力バスにも結合
されている。第１の接点に連結されたスイツチ１
４０の第２セツトの接点は一対のRC回路網１４
６からの線１４４をDMAインターフエース回路
６２（第５図）に対する入力に結合することを可
能にする。後者の信号はDMAインターフエース
回路にレコーダラツチの更新が望まれているとい
う情報を与える。スイツチ１４０が“表示された
チヤンネルのみ”の位置にあるとき、入力バツフ
ア装置５４（第２図）からの試験信号は表示装置
６６に示されているチヤンネルのみに与えられ
る。しかし、スイイツチ１４０が“全チヤンネ
ル”の位置にあるときは、試験信号はレコーダ１
２の全（24個の）チヤンネルに与えられる。

ナンドゲート１３８を給電する線は別の多入力
ナンドゲート１４８にも結合されており、該多入
力ナンドゲート１４８は線１５０を介してDMA
インターフエース回路６２に結合し、また第５図
のノアゲート回路１５２にも結合する。ナンドゲ
ート１４８は全チヤンネル数より１大きい数を検
出する。すなわち24チヤンネルレコーダでは検出
される数は25である。

第５図を参照すると、ノアゲート回路１５２の
出力はカウンタ１３０ａ，１３０ｂのPL入力に
結合され、またアドレスバスカウンタ装置７４の
アドレスカウンタ１５４ａ，１５４ｂのMR入力
にも結合されている。アドレスカウンタ１５４
ａ，１５４ｂに対するカウントアツプ入力は入力
を接地されたノアゲート１５６（第４図）の出力
に接続され、そのノアゲートの他の入力は回路３
２をクロツクするレコーダシステムからの線１４
１上のクロツク信号（例えば2.5メガヘルツ）、お
よびDMAインターフエース回路６２からの線
158を介してマイクロプロセツサ“保持肯定応答”
信号に結合されている。またノアゲート１５６の
出力は線１５７を介してデータバス５２（第４
図）に送り戻されて入出力書込み信号を発生す
る。カウンタ１５４ａ，１５４ｂからのＱ出力は
各々のトリガ可能なバツフア１６０を介して前記
のレコーダアドレスバス５０にチヤンネルアドレ
ス情報を与える。後者は線１５８上の“保持肯定
応答”信号を介して作動される。

前記のDMAインターフエース６２は線３４を
介してレコーダ１２のマイクロプロセツサ装置２
２と試験制御回路３２の間のインターフエースと
なつている。レコーダ１２はそれ自体のアドレス
およびデータバスを備えており、これらはマイク
ロプロセツサ装置２２によつて使用されてレコー
ダ機能の切換を制御する。時間の節約のため試験
制御回路３２はマイクロプロセツサから取り除か
れているため、直接的なメモリアクセス方法が採
用されている。このようにして、押しボタン８８
または９０を介してチヤンネルを選択する際、試
験制御回路３２はインターフエース回路６２の線
３４のうちの１本にあるレコーダのアドレスおよ
びデータバスの使用に対する“保持”要求を送
る。“保持”要求はオペレータが押しボタン８８，
９０の一方を閉じることによつて、特にノアゲー
ト１６２およびラツチ１６４に対する１入力を介
してマルチバイブレータ９８の線９９上の結果の
Ｑ出力によつて開始される。ラツチ１６４の他の
入力は線１５０を介してナンドゲート１４８から
のリセツト信号を受ける。ノアゲート１６２は線
１２１を介して排他的オアゲート１２４から、お
よびオン／オフスイツチ１１２からの線１２０お
よびデータスイツチ１４０からの線１４４によつ
て与えられるアンドゲート１６６からの他の入力
を受ける。ラツチ１６４のＱ出力は“保持”要求
を与える。マイクロプロセツサがバスの使用が可
能であると判定すると、それは線３４の第２線お
よびアンドゲート１６８を介して“保持肯定応
答”信号をDMAインターフエース回路６２に送
り返す。後者の信号はデータバスバツフア装置７
２に与えられてデータバス５２上のバツフア１３
９および線１５８を介したアドレスバス５０上の
増幅器１６０を作動させデータおよびアドレスバ
ス上に情報をセツトし始めるようにする。後者の
情報はレコーダラツチ２４を制御し、それによつ
て試験信号をレコーダチヤンネルへ向けたりレコ
ーダチヤンネルから引き出したりするのを制御す
る。ラツチ１６４のＱ出力は単安定マルチバイブ
レータ１７０のＡ入力に与えられ、そこにおいて
後者のＱ出力はノアゲート１５２に対する１入力
となる。

実際上、レコーダラツチ２４はレコーダ入力お
よび出力バス状態、すなわちオンまたはオフを表
す情報を保持する２状態記憶場所を定めている。
試験制御回路３２を作動させることによつてラツ
チの状態が変化しチヤンネル表示装置６６に示さ
れた情報を表す。すなわち、適当なデータがデー
タバス５２上にセツトされ次いで回路はアドレス
バス５０を介してカウントし情報をレコーダラツ
チ２４内にラツチする。このようにアドレスバス
５０はチヤンネルを選択する情報を与え、データ
バス５２はチヤンネルの入力または出力バスを外
部試験装置に接続または遮断する情報を与える。

従つて、押しボタン８８または９０のいずれか
を介して新規のチヤンネル要求が出される毎に、
試験制御回路は新規の表示されたチヤンネルに再
接続するだけでなく接続されてあつた他のいずれ
のチヤンネルをも遮断する。従つて新規のチヤン
ネル要求毎に回路は多チヤンネルレコーダ１２の
全チヤンネル（ここでは24）にわたつてカウント
して各々のラツチ２４を全て更新する。

マイクロプロセツサが線３４（次いで線１５
８）に“保持肯定応答”信号を送つた後、指示カ
ウンタ１３０ａ，１３０ｂおよびアドレスカウン
タ１５４ａ，１５４ｂは同時に１から24までカウ
ントを始める。カウンタ１３０ａ，１３０ｂのデ
ジタル出力が表示カウンタ１００ａ，１００ｂの
デジタル出力に整合するとデジタル振幅比較器１
２８ａ，１２８ｂはＡ＝Ｂ出力に付勢信号を発生
する。データバス５２上の結果の「低」論理状態
は要求され表示されたチヤンネルに対してレコー
ダラツチをセツトし他の全チヤンネルに対応する
全てのラツチをクリアする。

回路が全（24）チヤンネルにわたつて１度カウ
ントすると、リセツトナンドゲート１４８はチヤ
ンネル25を検出し線１５０を介してラツチ１６４
に信号を送り、該ラツチ１６４のＱ出力は低くな
つてレコーダのデータおよびアドレスバスの必要
はこれ以上ないことをマイクロプロセツサに伝え
る。全てのラツチ情報を要求し、受け、セツトし
て入力／出力バスを返す全工程は、線１４１上の
2.5メガヘルツのクロツク入力に応答して非常に
迅速に起こり、従つて工程は見たところ瞬間的で
ある。

データバスバツフア装置７２はデータジヤンパ
１３６およびデータスイツチ１４０を備えてお
り、これは前述のチヤンネル手続以外の動作を行
う手段を提供する。データスイツチ１４０は信号
発生器２８からの試験信号を表示されたチヤンネ
ルのみにではなく全チヤンネルに与えることを可
能にする。すなわち“全チヤンネル”位置は作
動／消勢信号線１３２を遮断し、そこにおいてデ
ータ線は異なるチヤンネルを表しているときは変
化することが許されないが、レコーダ入力バスの
全24のラツチが閉じられている位置に保持されて
いる。

データジヤンパ１３６は補助出力バツフア装置
５８が表示されているチヤンネルではなくチヤン
ネル１のみを連続して監視できるようにし、一方
主出力バツフア装置５６は表示されたチヤンネル
を監視する。この状態はデータジヤンパ１３６を
位置決めしてい作動／不作動線１３２を遮断する
ことによつて与えられる。チヤンネル１検出器ナ
ンドゲート１３８はチヤンネル１を表すデジタル
数を検出し、前述のように表示カウンタ１００
ａ，１００ｂがカウンタ１３０ａ，１３０ｂに整
合するときではなく、チヤンネル１が指示カウン
タ１３０ａ，１３０ｂの出力に存在するときのみ
対応するラツチ２４を閉じる。最後の手続きによ
りオペレータはレコーダのアジマス整合および位
相調整を行うことができる。

【図面の簡単な説明】

第１図は多チヤンネルテープレコーダおよび外
部試験／監視装置と共に使用される試験制御回路
のブロツク線図、第２図から第５図は第１図の試
験制御回路の一実施例を示す概略図である。 図中、１２…オーデイオテープレコーダ、１
４，１６…書込みおよび読出しヘツド、１８，２
０…記録および再生回路、２２…マイクロプロセ
ツサ装置、２４…ラツチ、２６…外部試験／監視
装置、２８…信号発生器、３０…チヤンネル出力
監視装置、３２…試験制御回路、３４…“保持”
および“保持肯定応答”線、３６…レコーダ入力
バス線、３８，４０…主および補助レコーダ出力
バス線、４２…試験入力バス線、４４，４６…主
および補助試験出力バス線、４８…主ヘツドホー
ン出力バス線、５０…レコーダアドレスバス、５
２…レコーダデータバス。

Claims (1)

1. 【特許請求の範囲】 １ 入出力バスと各チヤンネルに割り当てられた
   ラツチ２４を備えた多チヤンネル装置１２の１つ
   以上のチヤンネルの入力及び出力に、操作者によ
   つて発生される選択命令とマイクロプロセツサ装
   置２２によつて発生される肯定応答信号に応じ
   て、外部試験／監視装置２６の試験信号を選択的
   に供給するテープレコーダ等の多チヤンネル装置
   用試験制御回路３２において、 前記操作者によつて発生される選択命令と前記
   マイクロプロセツサ装置によつて発生される肯定
   応答信号に応じて、前記多チヤンネル装置にデジ
   タルチヤンネル選択制御信号を供給し、前記多チ
   ヤンネル装置の少なくとも１つの選択されたチヤ
   ンネルの入力及び出力バスのラツチを使用可能に
   し、選択されなかつたラツチを使用不能とする、
   前記多チヤンネル装置とは隔離されたチヤンネル
   選択手段と、 前記チヤンネル選択手段に応じて、選択的に前
   記外部試験／監視手段を前記多チヤンネル装置の
   選択されたチヤンネルに接続し、前記チヤンネル
   選択手段による遠隔操作に従つて前記試験信号を
   供給し、選択されたチヤンネルを通過した前記試
   験信号を受信する入出力バスバツフア手段との組
   み合わせを備えた前記試験制御回路。 ２ 特許請求の範囲第１項記載の試験制御回路に
   おいて、前記チヤンネル選択手段は、 選択されたチヤンネルを表すデジタル数を発生
   する表示カウンタ装置６４と、 前記多チヤンネル装置に応じて一連のデジタル
   数を巡回してカウントするアドレス指示装置７０
   と、 前記表示カウンタ装置及びアドレス指示装置と
   に接続され、これらのデジタル数の比較に応じて
   付勢信号を発生するデジタル比較手段６８とから
   なり、 前記付勢信号は選択されたチヤンネルの少なく
   とも１つのラツチを動作可能にする、前記試験制
   御回路。