JPH04149898A - センスアンプ - Google Patents
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- JPH04149898A JPH04149898A JP2273867A JP27386790A JPH04149898A JP H04149898 A JPH04149898 A JP H04149898A JP 2273867 A JP2273867 A JP 2273867A JP 27386790 A JP27386790 A JP 27386790A JP H04149898 A JPH04149898 A JP H04149898A
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- 238000010586 diagram Methods 0.000 description 6
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、センスアンプに関し、特に不揮発性の半導体
記憶装置に用いられるセンスアンプに関する。
記憶装置に用いられるセンスアンプに関する。
従来の不揮発性半導体記憶装置に用いられるこの種のセ
ンスアンプの回路の一例として、第４図に示す特願昭５
３−１５８７４２号明細書に示されているものをあげる
。
ンスアンプの回路の一例として、第４図に示す特願昭５
３−１５８７４２号明細書に示されているものをあげる
。
第４図を参照すると、従来のセンスアンプ１は、Ｐチャ
ンネル形ＭＯＳ）ランジスタＰＩ、Ｐ３からなる真カレ
ントミラー回路１３を負荷とする、Ｎチャンネル形ＭＯ
５）ランジスタＮ１とインバータＩＮＩとで構成される
真入力ＳＩに対する真入力回路１１と、Ｐチャンネル形
ＭＯ３）−ランジスタＰ２．Ｐ４からなる補カレントミ
ラー回路１４を負荷とする、Ｎチャンネル形ＭＯＳ）ラ
ンジスタＮ２とインバータＩＮ２とで構成される補入力
ＳＩＩに対する補入力回路１２と、カレントミラー回路
１３．１４の負荷となるＮチャンネル形ＭＯＳ）ランジ
スタＮ３．Ｎ４からなる出力カレントミラー回路１５と
から構成され、Ｎ３のドレイン側からセンスアンプ出力
Ｓ○が出力されるものであった。
ンネル形ＭＯＳ）ランジスタＰＩ、Ｐ３からなる真カレ
ントミラー回路１３を負荷とする、Ｎチャンネル形ＭＯ
５）ランジスタＮ１とインバータＩＮＩとで構成される
真入力ＳＩに対する真入力回路１１と、Ｐチャンネル形
ＭＯ３）−ランジスタＰ２．Ｐ４からなる補カレントミ
ラー回路１４を負荷とする、Ｎチャンネル形ＭＯＳ）ラ
ンジスタＮ２とインバータＩＮ２とで構成される補入力
ＳＩＩに対する補入力回路１２と、カレントミラー回路
１３．１４の負荷となるＮチャンネル形ＭＯＳ）ランジ
スタＮ３．Ｎ４からなる出力カレントミラー回路１５と
から構成され、Ｎ３のドレイン側からセンスアンプ出力
Ｓ○が出力されるものであった。
真補の入力回路１１．１２は対称であり、１１を例にと
ると、Ｎチャンネル形ＭＯ３）ランジスタＮｌのソース
にインバータＩＮＩの入力端子が共通接続され、Ｎ１の
ゲートにＩＮＩの出力端子が共通接続されて負帰還回路
を構成していた。
ると、Ｎチャンネル形ＭＯ３）ランジスタＮｌのソース
にインバータＩＮＩの入力端子が共通接続され、Ｎ１の
ゲートにＩＮＩの出力端子が共通接続されて負帰還回路
を構成していた。
次に、第４図に示した従来のセンスアンプの動作につい
て説明する。
て説明する。
第３図は、センスアンプを含む不揮発性半導体記憶装置
の構成例を示す図であり、後述の実施例の説明にも共通
に用いるものである。
の構成例を示す図であり、後述の実施例の説明にも共通
に用いるものである。
第３図において、不揮発性半導体記憶装置は、センスア
ンプ１と列選択回路２と、行選択回路３とメモリセルア
レイ４から構成されている。
ンプ１と列選択回路２と、行選択回路３とメモリセルア
レイ４から構成されている。
第３図では、説明簡略化のために、メモリセルアレイ４
の構成は、２つの行線ＷＯ，Ｗｌと２つの列線対Ｄｏ、
ＤＩＯおよびＤＩ、ＤＩＩからなる４ビツトとしている
。
の構成は、２つの行線ＷＯ，Ｗｌと２つの列線対Ｄｏ、
ＤＩＯおよびＤＩ、ＤＩＩからなる４ビツトとしている
。
メモリセルは、真補の２素子、たとえば、Ｍｏｏ、Ｍｌ
ｏｏの対で１ビツトを構成する。
ｏｏの対で１ビツトを構成する。
また、メモリ素子は、Ｆ Ａ Ｍ ＯＳ （Ｆｌｏａｔ
ｉｎｇ＾■ａｌａｎｃｈｅ ＭＯＳ ）をメモリセルと
するＥ Ｐ ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｙ Ｐｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ）である。
ｉｎｇ＾■ａｌａｎｃｈｅ ＭＯＳ ）をメモリセルと
するＥ Ｐ ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｙ Ｐｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ）である。
第３図において、メモリ素子ＭＯＯ，ＭＩＯ１、ＭＩ
１０．Ｍｌ １は未プログラム状態であり、読出し時に
行線が選択されるとオンとなる。
１０．Ｍｌ １は未プログラム状態であり、読出し時に
行線が選択されるとオンとなる。
また、メモリ素子Ｍ１００．Ｍｏｌ、ＭＩＯ。
ＭＩＬＬはプログラム状態であり、そのしきい値電圧は
約１０■に上昇しているので、読出し時に行線が選択さ
れてもオンとならない。
約１０■に上昇しているので、読出し時に行線が選択さ
れてもオンとならない。
ここで、第４図の入力信号対ＳＩ、ＳＩＩは、第３図の
入力端子ＴＩ、ＴＩ Ｉにおける入力信号対ＳＩ、ＳＩ
Ｉに対応するものである。
入力端子ＴＩ、ＴＩ Ｉにおける入力信号対ＳＩ、ＳＩ
Ｉに対応するものである。
いま、列線対Ｄｏ、ＤＩＯが選択されその状態で固定さ
れており、選択行線がＷＯからＷｌへ変化する場合につ
いて説明する。
れており、選択行線がＷＯからＷｌへ変化する場合につ
いて説明する。
まず、行線ＷＯが選択され、Ｗｌが非選択の場合、列線
対Ｄｏ、ＤＩＯは、列選択回路２を通して、それぞれ、
真補入力対の端子ＴＩの真人力信号ＳＩ、端子ＴＩＩの
補入力信号ＳＩＩに接続される。このようにして、選択
された真メモリセルＭＯＯはオンとなり、補メモリセル
Ｍ１００はオフとなっている。
対Ｄｏ、ＤＩＯは、列選択回路２を通して、それぞれ、
真補入力対の端子ＴＩの真人力信号ＳＩ、端子ＴＩＩの
補入力信号ＳＩＩに接続される。このようにして、選択
された真メモリセルＭＯＯはオンとなり、補メモリセル
Ｍ１００はオフとなっている。
センスアンプ１の真カレントミラー回路１３の入力であ
るＰチャンネル形ＭＯＳトランジスタＰ１のトレイン電
流は、真入力回路１１の負帰還回路のパラメータとメモ
リセルＭＯＯの特性で決定される定常電流である。この
ときの真入力信号ＳＩおよび列１ｔｉＤＯの電位は約１
■と低い値であり、しｌごかって節点Ｔ１、すなわち、
Ｎｌｌのゲトの電位ＶＩＡはＩＮＩの出力であるので比
較的高い値となる。
るＰチャンネル形ＭＯＳトランジスタＰ１のトレイン電
流は、真入力回路１１の負帰還回路のパラメータとメモ
リセルＭＯＯの特性で決定される定常電流である。この
ときの真入力信号ＳＩおよび列１ｔｉＤＯの電位は約１
■と低い値であり、しｌごかって節点Ｔ１、すなわち、
Ｎｌｌのゲトの電位ＶＩＡはＩＮＩの出力であるので比
較的高い値となる。
これに対し、補メモリセルＭＩ ００は、前述のように
オフであるから、補入力回Ｂ１２のＮチャンネル形ＭＯ
３）ランジスタＮ２がオフとなる電位まで補入力信号Ｓ
ＩＩが上昇すると、その状態で固定される。このとき節
点Ｔ２の電位Ｖ２Ａは、節点Ｔ１の電位ＶＩＡに比し低
い値となる。
オフであるから、補入力回Ｂ１２のＮチャンネル形ＭＯ
３）ランジスタＮ２がオフとなる電位まで補入力信号Ｓ
ＩＩが上昇すると、その状態で固定される。このとき節
点Ｔ２の電位Ｖ２Ａは、節点Ｔ１の電位ＶＩＡに比し低
い値となる。
この状態では、前述のようにＮ２はオフであり、したが
って、補カレントミラー回路１４の入力Ｐチャンネル形
ＭＯＳトランジスタＰ２もオフ、故に、出力Ｐチャンネ
ル形ＭＯ３）ランジスタＰ４がオフとなる。
って、補カレントミラー回路１４の入力Ｐチャンネル形
ＭＯＳトランジスタＰ２もオフ、故に、出力Ｐチャンネ
ル形ＭＯ３）ランジスタＰ４がオフとなる。
その結果、出力カレントミラー回路１５のＮチャンネル
形ＭＯＳ）ランジスタＮ４はオフとなり、したがってＮ
３もオフとなる。
形ＭＯＳ）ランジスタＮ４はオフとなり、したがってＮ
３もオフとなる。
一方、真カレントミラー回路１３の入力Ｐチャンネル形
ＭＯＳトランジスタＰ１は、前述のようにオン、したが
って、Ｐ３もオンであるから、結果として、出力端子Ｔ
Ｏの出力信号ＳＯの電位ＶＯＡは、電源電位であるｒ）
（Ｊレベルとなる。
ＭＯＳトランジスタＰ１は、前述のようにオン、したが
って、Ｐ３もオンであるから、結果として、出力端子Ｔ
Ｏの出力信号ＳＯの電位ＶＯＡは、電源電位であるｒ）
（Ｊレベルとなる。
次に、上述と逆に、行線ＷＯが非選択、行１ｌＷ１が選
択の場合では、回路全体の動作が、上述と全く反対に推
移して、その結果、出力端子ＴＯの出力信号Ｓ○の電位
ＶＯＡは、接地電位である「Ｌ」レベルとなる。
択の場合では、回路全体の動作が、上述と全く反対に推
移して、その結果、出力端子ＴＯの出力信号Ｓ○の電位
ＶＯＡは、接地電位である「Ｌ」レベルとなる。
第３図に、後述の本発明の実施例と比較のため、以上説
明した従来のセンスアンプの各部の波形を点線で示す。
明した従来のセンスアンプの各部の波形を点線で示す。
上述した従来のセンスアンプは、定常状態における真補
入力信号のＮチャンネル形ＭＯ３）ランジスタのゲート
間の電位差が比較的大きいため、選択動作時の電位反転
の遷移時間が長くなるのでセンスアンプの動作速度が遅
いという欠点がある。
入力信号のＮチャンネル形ＭＯ３）ランジスタのゲート
間の電位差が比較的大きいため、選択動作時の電位反転
の遷移時間が長くなるのでセンスアンプの動作速度が遅
いという欠点がある。
本発明のセンスアンプは、真補両方のそれぞれの入力信
号を増幅検出する第一および第二のカレントミラー回路
と、前記第一および第二のカレントミラー回路にそれぞ
れ前置接続され前記入力信号の電位変動を抑圧する入力
信号安定化回路を有する不揮発性半導体記憶装置用セン
スアンプにおいて、 前記真補両方のそれぞれの入力信号安定化回路の入力側
に接続され前記入力信号の電位を保持しかつ前記半導体
記憶装置のメモリセルの電流駆動能力よりも小さい電流
駆動能力を有する真および補入力信号電位保持手段と、 前記真および補入力信号電位保持手段それぞれの動作ま
たは不動作を前記センスアンプの出力論理値により決定
する真補センス信号を発生する真補センス信号発生手段
とを有するものである。
号を増幅検出する第一および第二のカレントミラー回路
と、前記第一および第二のカレントミラー回路にそれぞ
れ前置接続され前記入力信号の電位変動を抑圧する入力
信号安定化回路を有する不揮発性半導体記憶装置用セン
スアンプにおいて、 前記真補両方のそれぞれの入力信号安定化回路の入力側
に接続され前記入力信号の電位を保持しかつ前記半導体
記憶装置のメモリセルの電流駆動能力よりも小さい電流
駆動能力を有する真および補入力信号電位保持手段と、 前記真および補入力信号電位保持手段それぞれの動作ま
たは不動作を前記センスアンプの出力論理値により決定
する真補センス信号を発生する真補センス信号発生手段
とを有するものである。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。
第１図において、本発明のセンスアンプｌは、真補それ
ぞれの入力端子ＴＩ、ＴＩ Ｉに接続されている負荷回
路１６．１７と、それらの活性、不活性を決定する真補
センス信号ＳＡ、ＳＡＩを発生するためのインバータ回
路ＩＮ３．ＩＮ４が追加された以外は、第４図に示す、
従来例のセンスアンプと全く同様の構成である。すなわ
ち、真カレントミラー回路１３を負荷とする、真入力回
路１１と、補カレントミラー回路１４を負荷とする補入
力回路１２と、真補カレントミラー回路１３．１４の負
荷となる出力カレントミラー回路１５とから構成され、
Ｎ３のドレイン側がセンスアンプ出力ＳＯが出力される
出力端子ＴＯと、ＩＮ３の入力に接続されている。
ぞれの入力端子ＴＩ、ＴＩ Ｉに接続されている負荷回
路１６．１７と、それらの活性、不活性を決定する真補
センス信号ＳＡ、ＳＡＩを発生するためのインバータ回
路ＩＮ３．ＩＮ４が追加された以外は、第４図に示す、
従来例のセンスアンプと全く同様の構成である。すなわ
ち、真カレントミラー回路１３を負荷とする、真入力回
路１１と、補カレントミラー回路１４を負荷とする補入
力回路１２と、真補カレントミラー回路１３．１４の負
荷となる出力カレントミラー回路１５とから構成され、
Ｎ３のドレイン側がセンスアンプ出力ＳＯが出力される
出力端子ＴＯと、ＩＮ３の入力に接続されている。
負荷回路１６．１７は、真補入力信号ＳＩ、ＳＩＩの電
位を保持するためのもので、それぞれの負荷素子Ｌｌ、
Ｌ２と、これを駆動するＮチャンネル形ＭＯＳ）ランジ
スタＮ５．Ｎ６から構成されている。負荷素子Ｌｌ、Ｌ
２は、ＦＡＭＯ３のメモリセルを３段縦続接続したもの
であり、その全段のゲートを共通接続して電源電位に保
持している。したがって、電流駆動能力は、単位メモリ
セルの１／３となる。
位を保持するためのもので、それぞれの負荷素子Ｌｌ、
Ｌ２と、これを駆動するＮチャンネル形ＭＯＳ）ランジ
スタＮ５．Ｎ６から構成されている。負荷素子Ｌｌ、Ｌ
２は、ＦＡＭＯ３のメモリセルを３段縦続接続したもの
であり、その全段のゲートを共通接続して電源電位に保
持している。したがって、電流駆動能力は、単位メモリ
セルの１／３となる。
次に、本実施例の動作について説明する。
従来例と同様、本実施例のセンスアンプは、第２図に示
す不揮発性半導体記憶装置のセンスアンプ１であるもの
として説明する。
す不揮発性半導体記憶装置のセンスアンプ１であるもの
として説明する。
第３図は、第１図で示す本実施例の回路の波形を従来例
と対比して説明する動作説明図である。
と対比して説明する動作説明図である。
本図では、本実施例のものを実線で、従来例のものを点
線でそれぞれ示す。
線でそれぞれ示す。
まず、行線ＷＯが選択、行線Ｗ１が非選択状態の場合は
、従来例で説明したように、出力端子Ｔ。
、従来例で説明したように、出力端子Ｔ。
の出力信号ＳＯはｒ）（Ｊレベルである。したがって、
インバータＩＮ３の出力信号ＳＡＩは「Ｌ」レベル、イ
ンバータＩＮ４の出力信号ＳＡは「Ｈ」レベルとなる。
インバータＩＮ３の出力信号ＳＡＩは「Ｌ」レベル、イ
ンバータＩＮ４の出力信号ＳＡは「Ｈ」レベルとなる。
故に、負荷回路１６のＮチャンネル形ＭＯＳトランジス
タＮ５はオフ、負荷回路１７のＮチャンネル形ＭＯＳト
ランジスタＮ６はオンの状態である。
タＮ５はオフ、負荷回路１７のＮチャンネル形ＭＯＳト
ランジスタＮ６はオンの状態である。
この結果、負荷回路１６は不活性となり、センスアンプ
から見た入力信号ＳＩの負荷は従来例と同様になり、し
たがって、接点Ｔ１の電位Ｖ１は従来例の電位ＶＩＡと
同じである。
から見た入力信号ＳＩの負荷は従来例と同様になり、し
たがって、接点Ｔ１の電位Ｖ１は従来例の電位ＶＩＡと
同じである。
一方、負荷回路１７は活性化されるので、節点Ｔ２の電
位■２は従来例の電位Ｖ２Ａよりも高い値となる。しか
し、負荷回路１７の負荷素子Ｌ２は、前述のように、本
来のメモリセルＭＯＯ等の約１／３の電流駆動能力であ
るので、Ｖｌの電位を越えることはない。したがって、
センスアンプ１の出力は、従来例の場合と同論理値であ
る「Ｈ」レベルとなる。
位■２は従来例の電位Ｖ２Ａよりも高い値となる。しか
し、負荷回路１７の負荷素子Ｌ２は、前述のように、本
来のメモリセルＭＯＯ等の約１／３の電流駆動能力であ
るので、Ｖｌの電位を越えることはない。したがって、
センスアンプ１の出力は、従来例の場合と同論理値であ
る「Ｈ」レベルとなる。
次に、行選択がＷＯからＷｌへと反転してから、センス
アンプ１の出力Ｓ○が「ＬＪレベルに反転するまでの動
作推移について説明する。
アンプ１の出力Ｓ○が「ＬＪレベルに反転するまでの動
作推移について説明する。
まず、負荷回路１６は不活性のままであるから、前述の
ように、節点Ｔ１の電位■１は従来例と同様に推移する
。
ように、節点Ｔ１の電位■１は従来例と同様に推移する
。
一方、節点Ｔ２の電位Ｖ２は、本来のメモリセルＭＩ
００等と、負荷回路１７の負荷素子Ｌ２との和の電流駆
動能力により駆動されるとともに、もともと、従来例に
おける節点Ｔ２の電位Ｖ２Ａよりも高いので、節点Ｔ１
の電位Ｖ１と電位レベルが反転する時点が従来例に比し
速くなる。したがって、出力信号ＳＯの電位ＶＯの推移
も速くなる。
００等と、負荷回路１７の負荷素子Ｌ２との和の電流駆
動能力により駆動されるとともに、もともと、従来例に
おける節点Ｔ２の電位Ｖ２Ａよりも高いので、節点Ｔ１
の電位Ｖ１と電位レベルが反転する時点が従来例に比し
速くなる。したがって、出力信号ＳＯの電位ＶＯの推移
も速くなる。
出力信号Ｓ○の電位■０が「Ｌ」レベルに反転すると、
インバータＩＮ３の出力信号ＳＡＩはｒＨ，レベル、イ
ンバータＩＮ４の出力信号ＳＡは「Ｌ」レベルにそれぞ
れ反転する。故に、負荷回路１６は活性化され、負荷回
路１７は不活性化される。
インバータＩＮ３の出力信号ＳＡＩはｒＨ，レベル、イ
ンバータＩＮ４の出力信号ＳＡは「Ｌ」レベルにそれぞ
れ反転する。故に、負荷回路１６は活性化され、負荷回
路１７は不活性化される。
その結果、節点ＴＩ、Ｔ２の電位Ｖｌ、Ｖ２は、行！ｌ
ＷＯが選択、行線Ｗ１が非選択状態の場合と逆のそれぞ
れの電位値に推移することになる。すなわち、■１は、
前の場合の■２の値に、Ｖ２は、前の場合のＶｌの値と
なる。
ＷＯが選択、行線Ｗ１が非選択状態の場合と逆のそれぞ
れの電位値に推移することになる。すなわち、■１は、
前の場合の■２の値に、Ｖ２は、前の場合のＶｌの値と
なる。
以上、本発明の詳細な説明したが、たとえば、負荷回路
１６．１７の負荷素子ＬＬ、Ｌ２は、メモリセルＭＯＯ
等と同じものを、３段縦続接続しているが、これは、正
規のメモリセルよりも、電流駆動能力が小さければよい
ので、３段に限らず、任意の段数が選択できることは勿
論である。
１６．１７の負荷素子ＬＬ、Ｌ２は、メモリセルＭＯＯ
等と同じものを、３段縦続接続しているが、これは、正
規のメモリセルよりも、電流駆動能力が小さければよい
ので、３段に限らず、任意の段数が選択できることは勿
論である。
また、上述の条件が満たされるならば、負荷回路の負荷
素子は、能動素子とは限らず、抵抗器や容量素子等の受
動素子とすることも、本発明の主旨を逸脱しない限り適
用できることは勿論である。
素子は、能動素子とは限らず、抵抗器や容量素子等の受
動素子とすることも、本発明の主旨を逸脱しない限り適
用できることは勿論である。
以上説明したように本発明は、真補の入力端子に、それ
ぞれ、正規のメモリセルよりも電流駆動能力が小さい入
力信号保持手段である負荷回路を接続し、センスアンプ
の出力論理値レベルに対応して、高いときは補負荷回路
を、低いときは真負荷回路をそれぞれ活性化することに
より、メモリ選択時のセンスアンプの動作速度を向上で
きるという効果がある。
ぞれ、正規のメモリセルよりも電流駆動能力が小さい入
力信号保持手段である負荷回路を接続し、センスアンプ
の出力論理値レベルに対応して、高いときは補負荷回路
を、低いときは真負荷回路をそれぞれ活性化することに
より、メモリ選択時のセンスアンプの動作速度を向上で
きるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は不揮
発性半導体記憶装置の構成を示す回路図、第３図は第１
図で示した回路の動作波形図、第４図は従来のセンスア
ンプの一例を示す回路図である。 １・・・センスアンプ、２・・・列選択回路、３・・・
行選択回路、４・・・メモリセルアレイ、１１・・・真
入力回路、１２・・・補入力回路、１３・・・真カレン
トミラー回路、１４・・・補カレントミラー回路、１５
・・・出力カレントミラー回路、１６・・・真負荷回路
、１７・・・補負荷回路。
発性半導体記憶装置の構成を示す回路図、第３図は第１
図で示した回路の動作波形図、第４図は従来のセンスア
ンプの一例を示す回路図である。 １・・・センスアンプ、２・・・列選択回路、３・・・
行選択回路、４・・・メモリセルアレイ、１１・・・真
入力回路、１２・・・補入力回路、１３・・・真カレン
トミラー回路、１４・・・補カレントミラー回路、１５
・・・出力カレントミラー回路、１６・・・真負荷回路
、１７・・・補負荷回路。
Claims (1)
- 【特許請求の範囲】 １、真補両方のそれぞれの入力信号を増幅検出する第一
および第二のカレントミラー回路と、前記第一および第
二のカレントミラー回路にそれぞれ前置接続され前記入
力信号の電位変動を抑圧する入力信号安定化回路を有す
る不揮発性半導体記憶装置用センスアンプにおいて、 前記真補両方のそれぞれの入力信号安定化回路の入力側
に接続され前記入力信号の電位を保持しかつ前記半導体
記憶装置のメモリセルの電流駆動能力よりも小さい電流
駆動能力を有する真および補入力信号電位保持手段と、 前記真および補入力信号電位保持手段それぞれの動作ま
たは不動作を前記センスアンプの出力論理値により決定
する真補センス信号を発生する真補センス信号発生手段
とを有することを特徴とするセンスアンプ。 ２、前記真および補入力信号電位保持手段は、従続接続
した複数個のフローテングＭＯＳ素子を有することを特
徴とする請求項１記載のセンスアンプ。 ３、前記真補センス信号発生手段は、前記センスアンプ
の出力端子に従続接続された２段のインバータ回路であ
り、第１段のインバータ出力端子は前記真入力信号電位
保持手段に接続され、第２段のインバータ出力端子は前
記補入力信号電位保持手段に接続されることを特徴とす
る請求項１または２記載のセンスアンプ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27386790A JP2586723B2 (ja) | 1990-10-12 | 1990-10-12 | センスアンプ |
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