JPH04133102A - プログラマブル・コントローラ及びその制御方法 - Google Patents

プログラマブル・コントローラ及びその制御方法

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JPH04133102A
JPH04133102A JP2255985A JP25598590A JPH04133102A JP H04133102 A JPH04133102 A JP H04133102A JP 2255985 A JP2255985 A JP 2255985A JP 25598590 A JP25598590 A JP 25598590A JP H04133102 A JPH04133102 A JP H04133102A
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cpu
input
processing
calculation
synchronization
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JP2255985A
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Masami Sakakibara
正己 榊原
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    • G05B2219/20—Pc systems
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、組立ラインなどのシーケンス制御を実行す
るプログラマブル・コントローラ及びその制御方法に関
するものである。
〔従来の技術〕
従来、この種の装置として第１０図に示すものがある。
図において、１０１はＣＰＵ、１０３はオペレーティン
グ・システム・プログラムが格納されているＲＯＭ、１
０５はデータなどを一時的に格納するワークＲＡＭ、１
０７はシーケンス制御を実行するためのユーザプログラ
ムが格納されているユーザメモリ、１０９はユーザプロ
グラムで使用するデバイス情報を格納するデータＲＡＭ
。
１１１は内部バス１１４と、Ｉ１０バス１１６とを接続
するバッファ、１１３は各々制御対象（図示せず）に接
続される入出力回路部である。
次に、その動作を説明する。
第１１図はその概略動作を示すフローチャートである。
プログラミング装置（図示せず）によって作成されたユ
ーザプログラムは、周辺装置Ｉ／Ｆ（図示せず）を介し
てユーザメモリ１０７に格納されている。そのため、電
源（図示せず）がＯＮになると、ＲＯＭ１０３に格納さ
れているオペレーティングシステムが動作を開始し、上
記ユーザメモリ１０７に格納されているユーザプログラ
ムに基づき処理を実行する。
即ち、入出力回路部１１３に接続されたリミットスイッ
チ（図示せず）等のＯＮ１０　Ｆ　Ｆ情報が、入力情報
として読み出され、その内容が人力イメージとしてデー
タＲＡＭ　１０９に格納される（入力リフレッシュ／ス
テップ５ＩＩＯＩ）。
次に、ユーザメモリ１０７に格納されたユーザプログラ
ムは、前記データＲＡＭ１０９に格納されている入力イ
メージに基づいて、順次演算処理がＣＰＵｌ０Ｉによっ
て実行される（ステップ５１１０２）。
ＣＰＵＩ　Ｏ１によって実行された演算処理の結果は前
記データＲＡＭ１０９に出力イメージ情報として順次格
納される。
ユーザプログラムの演算処理が終了すると、タイマ（図
示せず）、カウンタ（図示せず）等のデバイスに対する
カウントアツプ処理がＥＮＤ処理として実行される（ス
テップ５１１０３）。
ＥＮＤ処理が終了した後、上記データＲＡＭ１０９に格
納されている出力イメージ情報を一括して入出力回路部
１１３の出力部に対し書込む処理を実行する（出力リフ
レッシュ／ステ・ンプ５１１０４）。
従って、前記入出力回路部１１３の出力部に接続された
モータ、ソレノイド等がＯＮ１０　Ｆ　Ｆ制御されるこ
とになる。
以上の動作がサイクリックに処理され、プログラマブル
・コントローラによる組立ライン等の制御対象に対する
制御処理が可能となる：それに比べ、入出力回路部１１
３が接続されるＩ１０バス１１６は外部ケーブルで引き
回されているなど外部環境の影響を受けやすく、従って
、低速でアクセスするのが一般的である。
〔発明が解決しようとする課題〕
従来のプログラマブル・コントローラは以上のように構
成されていたので、プログラマブル・コントローラの高
速化を実現しようとした場合には、Ｉ１０バス１１６の
アクセス速度に限界があり、従って、総合的な処理速度
の高速化を図ることは困難であるという問題点があった
。
この発明は上記のような問題点を解消するためになされ
たもので、従来のＩ１０バス１１６のアクセス速度を上
げずに、総合的な処理速度を上げるプログラマブル・コ
ントローラ及びその制御方法を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係るプログラマブル・コントローラに関し、
請求項１、請求項２にあっては、第１、第２のＣＰＵが
同じユーザプログラムを演算処理し、Ｉ１０バスのアク
セスを他のＣＰＵの未使用時にアクセスするようにした
ものである。
また、請求項３、請求項４にあっては、前記第１、第２
のＣＰＵに対し、各々第１、第２の比較手段を設け、前
記Ｉ１０バスの時分割を可能にするものである。
また、請求項５にあっては、前記第１、第２のＣＰＵに
対し、各々異常検出回路を設け、異常を検出して演算処
理を停止する演算停止手段と、該演算停止手段による演
算停止を検出する演算停止検出手段と、停止状態から演
算を再開させる演算再開手段とから構成するものである
。
〔作　用〕
この発明におけるプログラマブル・コントローラに関し
、請求項１、請求項２にあっては、Ｉ１０バスのアクセ
スを、他のＣＰＵの未使用時に行うことにより、プログ
ラマブル・コントローラの総合的な処理速度を向上させ
るという作用がある。
また、請求項３、請求項４にあっては、第１、第２のＣ
ＰＵがＩ１０バスをアクセスするときに干渉しないとい
う作用がある。
更に、請求項５にあっては、例えば、前記第１のＣＰＵ
が外来ノイズ等でダウンしても、正常運転に復帰させる
という作用がある。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図において、１０１．１０２は第１、第２のＣＰＵ
、１０３．１０４はオペレーティングシステムプログラ
ムが格納されている第１、第２のＲＯＭ、１０５．１０
６は第１、第２のワークＲＡＭ、１０７．１０８はユー
ザプログラムが格納されている第１、第２のユーザメモ
リ、１０９．１１０は第１、第２のデータＲＡＭ、１１
１．１１２はバッファ、１１３は入出力回路部、１１４
．１１５は内部バス、１１６はＩ１０バスである。
また、１１７は同期回路、１１８は共用ＲＡＭ、１１９
はリセット回路、１２０．１２１は第１、第２の異常検
出回路である。
第２図は、本発明におけるＩ１０バス１１６の動作を示
す説明図である。
第３図は、上記同期回路１１７の一実施例であリ、第４
図は上記リセット回路１１９の一実施例である。
第５図は本発明の概略動作を示すフローチャートであり
、第６図は第５図記載のＷＥＮＤ処理の概略動作を示す
フローチャートである。
第７図、第８図、第９図は本発明の他の実施例を示す説
明図である。
次に動作について説明する。
プログラミング装置（図示せず）にて作成された同一の
ユーザプログラムは、予め第１、第２のユーザメモリ１
０７．１０８に格納されている。
電源（図示せず）がＯＮになると、第１のＲＯＭ１０３
に格納されている第１のオペレーティングシステムが動
作を開始しくステップ５５０１）、第１のユーザメモリ
１０７に格納されているユーザプログラムの処理を実行
する（ステップ５５０５．５０６．５０７．５０８）。
また、同時に第２のＲＯＭ１０４に格納されている第２
のオペレーティングシステムも動作を開始する。しかし
ながら、同期回路１１７の出力信号がアクティブになっ
ていないため、第２のＣＰＵ１０２はウェイト状態とな
り（ステップ５５３０）、同期待ち状態となる。
前記第１のＣＰＵＩ　Ｏ１は、処理手順に従って、第１
のユーザメモリ１０７に格納されたユーザプログラムを
順次演算する。このとき、同期回路１１７に予め設定さ
れたアドレスと同一のアドレスを前記第１のＣＰＵｌ０
Ｉがアクセスすると、前記同期回路１１７ば、一致信号
３ｏ３を、第２のＣＰＵＩ　Ｏ２へ出力するように構成
されている。
例えば、第２図において、ＳＴの位置で、第２のＣＰＵ
１０２のシーケンス処理が開始されることになる（ステ
ップ５５３１．５３２．５３３．５３４）、即ち、第１
（７）ＣＰＵＩ　０１の演算処理中（ステップ３５０６
）に、第２（７）ＣＰＵ１０２は、■１０バス１１６に
バッファ１１２を介してアクセスすることになる。
前記第１のＣＰＵＩ　Ｏ１は、更に演算処理を実行し、
ユーザプログラムの最後において該演算処理を終了し、
ＷＥＮＤ処理（ステップ５５０７）を実行する。
タイマなどのカウントアツプ処理を実行する上記ＷＥＮ
Ｄ処理（ステップ５５０７）が終了すると、Ｉ１０バス
１１６をバッファ１１１を介してアクセスし、第１のデ
ータＲＡＭ１０９に格納されている演算結果を実際の入
出力回路部１１３の出力部に書込み、出力リフレンシュ
動作（ステップ３５０８）を完了する。
このとき、第２図において、明らかなように第２のＣＰ
Ｕ１０２は、演算処理を実行しているため、前記Ｉ１０
バス１１６をアクセスしておらず、従ってバスの競合は
発生しない。
また、前記第１のＣＰＵ　１０１は、出力リフレッシュ
動作（ステップ３５０Ｂ）を終了すると、第２回目のサ
イクルを開始し、入力リフレッシュ動作（ステップ５５
０５）実行する。このとき、当然であるが、第２のＣＰ
ＵＩ　０２は演算処理（ステップ５５３２）を実行して
いるため、上記Ｉ１０バス１１６は、上記第１のＣＰＵ
Ｉ　Ｏ１が占有することになり、同様にバスの競合は発
生しない。
このように、第１、第２のＣＰＵｌ０Ｉ、１０２は、Ｉ
１０バス１１６を上記手順によって時分割アクセスする
。
次に、同期回路１１７の構成及び動作について説明する
。
第３図は、本発明による同期回路１１７の一実施例を示
すものであり、３０１は第１のＣＰＵ１０１の管理下に
ある設定値レジスタ、３０２は第１の比較器であり、そ
の一致信号３０３は第２のＣＰＵ１０２へ接続されてい
る（図示せず）。
３０４は第２のＣＰＵ１０２の管理下にある設定値レジ
スタ、３０５は第２の比較器であり、一致信号３０６は
第１のＣＰＵＩ　Ｏｉに接続されている（図示せず）。
また、１１４．３１４は第１のＣＰＵｌ０Ｉのデータバ
スとアドレスバスであり、１１５．３１５は第２のＣＰ
Ｕ１０２のデータバスとアドレスバスである。
以上の如く構成された同期回路１１７の動作を説明する
。
第１、第２の比較器３０２．３０５は、各々電源投入時
に初期化され、第１の比較器３０２はイネーブル状態に
、また第２の比較器３０５はディスエーブル状態に初期
化されるように構成されている。
従って、電源をＯＮした場合、第１のＣＰＵ１０１は、
第５図におけるステップ５５０４において、”ＮＯ”と
判断され、ステップ５５０５．５０６．５０７．５０８
の手順に従ってシーケンス処理を実行する。
第２の比較器３０５のイネーブル状態判定処理（ステッ
プ５５０４）においては、第３図の第２の比較器３０５
の一致信号３０６は、第１のＣＰＵ１０１がステータス
信号として読み出すことが可能になっている（図示せず
）。
次に、第２のＣＰＵＩ　Ｏ２は、ステップ５５２４にて
“ＹＥＳ”と判断され、ステ・ンブ５５２９を経由して
ウェイト状態（ステップ３５３０）となる。この状態で
、第２図のＳＴ位置まで第１のＣＰＵ１０１が演算処理
を進めると、設定値レジスタ３０１に設定されている情
報と、第１のｃｐｕｌｏｉがアクセスしているアドレス
３１４とが一致するため、第１の比較器３０２により一
致信号３０３が出力され、第２のＣＰＵ１０２は次のス
テップである入力リフレッシュ処理（ステップ５５３１
）を開始する。
以下、第１、第２のＣＰＵｌ０Ｉ、１０２とも、サイク
リック処理（ステップ５５０５．５０６．５０７．５０
８、ステップ５５３１．５３２．５３３．５３４）を実
行し、ユーザプログラムを実行する。
ここで、上記ステップ５５２９の“第１のＣＰＵ写像コ
ピー”とは、第１のＣＰＵｌ０Ｉの管理下にあるユーザ
メモリ１０７と、データＲＡＭ１０９の内容を、第２の
ＣＰＵ１０２の管理下にあるユーザメモリ１０８とデー
タＲＡＭｌｌ０とにコピーすることである。
しかし、電源ＯＮにより、第２のＣＰＵＩ　Ｏ２が正常
に立ち上がった場合は、この処理ステップは省略するこ
とができる。上記ステップ５５２９の動作は、上記第２
のＣＰＵ１０２が何らかの原因で異常となった後、復帰
するときに必要な処理手順であり、その動作は後述する
。
また、第３図における前記第１の比較器３０２は第１の
ＣＰＵｌ０Ｉが何らかの原因で異常と判断されると、デ
ィスエーブルになるように構成されてお、す（図示せず
）、第６図に示すステップ５６０１において、ＥＮＤ処
理（ステップ５６０２）の後、第１のＣＰＵが異常と判
断されると（ステップ５６０３）、第２の比較器３０５
がイネーブルとなり（ステップ５６０４）、前記第２の
ＣＰＵ１０２が主導権をとって動作することになる。
以上のように、同期回路１１７は、双方向の同期が可能
となる構成になっている。
次に、共用ＲＡＭ１１８と、リセット回路１１９と、異
常検出回路１２０．１２１とを追加することにより、異
常時の処理手段を説明する。
異常検出回路１２０は、第１のＣＰＵＩ　Ｏ１の異常を
検出すると、その出力信号（図示せず）により、前記第
１のＣＰＵＩ　Ｏ１はユーザプログラムに基づく処理を
中断すると同時に、前記同期回路１１７の第１の比較器
３０２をディスエーブルにする。
この状態は、前記ＷＥＮＤ処理（ステップ５５３３）に
て説明したように、第２のＣＰＵ１０２にて検出される
。
前記第２（７）ＣＰＵ１０２は、ステップ５６０３にて
、上記第１のＣＰＵｌ０Ｉが異常であると判断すると、
第２の比較器３０５をイネーブルにする（ステップ５６
０４）と共に、第１のＣＰＵ１０１をリセットする（ス
テップ５６０５）。
即ち、前記第２のＣＰＵ１０２は、第４図において、予
め決められたあるアドレス３１５をアクセスすることに
より、第２のリセット起動回路４０２をアクティブにす
る。該第２のりセント起動回路４０２の出力は、第２の
リセットパルス発止回路４０１に接続されており、その
出力であるリセット信号４０３は、前記第１のＣＰＵｌ
０Ｉのリセット入力（図示せず）に接続されているため
、前記第１のＣＰＵｌ０Ｉは強制リセットされる。
このとき、前記リセット信号４０３は、前記第１のＣＰ
Ｕｌ０Ｉの管理下にある前記第１の比較器３０２と、前
記入出力回路部１１３はリセ・ントしないように構成さ
れているので、プロゲラマフ゛ル・コントローラとして
は、第２のＣＰＵ１０２にて運転を継続することになる
。
前記ＩＪ上セツト号４０３はノ＜）レス信号であるため
、リセットが解消されると、前記第１のＣＰＵ１０１は
、ＲＯＭ１０３に格納されたオペレーティングシステム
によってリスタートする。
即ち、第５図のフローチャートにおけるステ・ノブ５５
０２にて、第２０ＣＰＵ１０２は正常と聯１断され、ス
テップ５５０４にて前記第２の比較器３０５がイネーブ
ル状態と判断され、ステ・ノブ５５０９の動作（第２の
ＣＰＵ写像コピー）を実マチする。
前記第１のＣＰＵＩ　Ｏｉを再立ち上げする場合、動作
を継続している第２のＣＰＵ１０２と同じ状態にて起動
する必要がある。
従って、共用ＲＡＭ１１Ｂを介して、第２のＣＰＵ１０
１の管理下にあるユーザメモリ１０８と、データＲＡＭ
ｌｌ０の内容を前記第１のＣＰＵ１０１に転送して写像
コピーする（ステップ５５０９）。
第２のＣＰＵ１０２は、ステップ５６０５の終了後、出
力リフレッシュを実行しくステップ３６０６）、ステッ
プ５５２４にジャンプする。
上記ステップ５５２４では、前記第１の比較器３０２が
ディスエーブルとなっているため、ステップ５５２５　
（入力リフレッシュ）を実行し、以下、ユーザプログラ
ムが継続運転される。
前記第１のＣＰＵＩ　Ｏ１への写像コピー処理（ステッ
プ５５０９）は、１回目のＷＥＮＤ処理（ステップ５５
２７）中に実行されるように構成されているため、１回
目の処理中に出力される一致信号３０６は無視される。
上記写像コピー処理が終了すると、前記第２のＣＰＵ１
０２は出力リフレッシュ（ステップ３５２Ｂ）を実行し
、以降、サイクリ・ツク処理を実行し、ユーザプログラ
ム処理を継続する。
このとき、２回目のＷＥＮＤ処理（ステ・ノブ５５２７
）中には、前記写像コピー処理は実行されず、正常運転
となる。
前記第１のＣＰＵＩ　Ｏ１は、写像コピーが終了すると
、前記第２のＣＰＵ１０２の管理下にある前記第２の比
較器３０５より出力される２回目の一致信号３０６をウ
ェイトしくステップＳ５１０）同期をとって大カリフレ
・ンシュ処理を開始する（ステップ３５１１）。
以下、ステップ５５１２．５１３．５１４までのサイク
ル処理を終了し、再度、ステップ５５１０よりサイクリ
ック処理を実行する（ステ・ノブ５５１１．５１２．５
１３．５１４）。
この状態で、再度、前記第１のＣＰＵｌ０Ｉが立ち上げ
られ、２ＣＰＵ運転が再開される。
更に、前記第２のＣＰＵ１０２に異常が発生すると、前
述した処理を同様の手順にて、前記第１のＣＰＵｌ０Ｉ
が、第２のＣＰＵ１０２に代わつて上記の動作を継続す
る。
また、参考までに、ステップ５５３３のＷＥＮＤ処理（
第６図参照）は、他のＷＥＮＤ処理（第５図のステップ
５５０７．５１３．５２７）と同様の処理を実行するも
のとする。
本発明の一実施例として、第１図に基づいて説明したが
、本発明の請求項１において、共用ＲＡＭ１１Ｂ、リセ
ット回路１１９、異常検出回路１２０．１２１が存在し
ない構成においても、同様の効果を奏する。
また、他の実施例を第７図に示す。
第７図においては、ユーザメモリ７０１とデータＲＡＭ
７０２の双方向からの同時アクセスが可能なメモリを使
用した構成例であり、この場合においても同様の効果を
奏する。
また、本発明の請求項２において、処理手順を第２図に
て説明しているが、サイクリック処理の第１回目におい
て、入力リフレッシュ段階が最初の処理手順となってい
るが、出力回路を初期化するため、出力リフレッシュ処
理より開始しても、同様の効果を奏する。但し、初期化
処理は、例えば、第１のＣＰＵｌ０Ｉのみ実行し、遅れ
てスタートする第２のＣＰＵ１０２の初期化は省略して
もよい（第８図参照）。
また、第１の比較器３０２の一致信号３０３が、第２図
のＳＴ位置より出力されるように動作の説明をしたが、
例えば、第１のＣＰＵｌ０Ｉの入力リフレッシュ動作終
了後、直ちに第２のＣＰＵ１０２の入力リフレッシュ動
作が開始するようにしても同様の効果を奏する。
本発明の請求項３において、第３図を一実施例として説
明しているが、例えば、ユーザメモリ１０７にその機能
を内蔵してもよい。即ち、例えば１６ビツトで構成され
るユーザプログラムを１５ビツトで構成させ、１ビツト
を同期信号として使用してもよいし、或いは第９図に示
す如く１ピツ）ＲＡＭ９０１を追加して構成しても同様
の効果を奏する。
本発明の請求項４において、第５図を用いて、その処理
方法を説明しているが、この図において、第１、第２の
比較器３０２．３０５のうち、どちらかをディスエーブ
ル状態にして同期処理を実行しているが、前記第１、第
２の比較器３０２．３０５とも、イネーブルにして、例
えば、第１のＣＰＵｌ０Ｉ側の前記第２の比較器３０５
に対する処理をディスエーブル状態にしても同様の効果
を奏する。即ち、前記第２の比較器３０５より出力され
る一致信号３０６に対する前記第１のＣＰＵ１０１の処
理が割込処理であるならば、割込を受は付けないマスク
状態に設定しておけばよい。
本発明の請求項５において、第１図において、その一実
施例を説明しているが、第７図に示すようにユーザメモ
リ７０１とデータＲＡＭ７０２を２ボートアクセス可能
なＲＡＭに構成しても同様の効果を奏する。但し、その
場合、例えば写像コピー処理（ステップ５５０９）は不
要となる。
また、前記写像コピー（ステップ５５０９）の処理にお
いて、ユーザメモリとデータＲＡＭを同時に写像コピー
するように説明したが、これでは処理時間が遅くなり、
システムの制御に問題が発生するならば、事前にユーザ
メモリのみ単独で写像コピーし、例えば、ステップ５５
０９においては、データＲＡＭのみ写像コピーするよう
にしても同様の効果を奏する。
また、異常が発生したＣＰＵを正常運転させる演算再開
手段として、リセット回路１１９を用いて、他のＣＰＵ
からの演算再開手段としてるが、異常を検出して演算処
理を停止したあと、自動的に自己リセットパルスを出力
することにより再開するように構成しても同様の効果を
奏する。
なお、本発明はプログラマブル・コントローラに関して
説明しているが、これに限定されず、例えば数値側ｍ　
（ＮＣ）等にも広く応用することができる。
〔発明の効果〕
以上のように、この発明の請求項１、請求項２によれば
、入出力回路部のアクセスを時分割で制御しているので
、外来ノイズなど外部環境に対しては従来と同一の処理
速度で、見掛は上シーケンサの処理速度の向上が図れる
効果がある。
また、請求項３、請求項４によれば、複数のＣＰＵの同
期が簡単にとれる効果がある。
更に、請求項５によれば外来ノイズや演算異常などでＣ
ＰＵが翼走しても、他のＣＰＵによって正常動作に復旧
することが可能となり、システムの運転停止を最小限に
とどめる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるプログラマブル・コ
ントローラの構成を示すブロック図、第２図は第１図に
示したＩ１０バスの動作を示す説明図、第３図は第１図
に示した同期回路の構成を示すブロック図、第４図は第
１図に示したリセット回路の構成を示すブロック図、第
５図は第１図に示したプログラマブル・コントローラの
概略動作を示すフローチャート、第６図は第５図に示し
たＷＥＮＤ処理の概略動作を示すフローチャート、第７
図はこの発明の他の実施例によるプログラマブル・コン
トローラの構成を示すブロック図、第８図は第７図に示
したＩ１０バスの動作を示す説明図、第９図はこの発明
のプログラマブル・コントローラに１ビットＲＡＭを追
加した場合の構成を示すブロック図、第１０図は従来の
プログラマブル・コントローラの構成を示すブロック図
、第１１図は第１０図に示したプログラマブル・コント
ローラの概略動作を示すフローチャートである。 図において、１０１・・−第１のＣＰＵ、１０２・・−
第２のＣＰＬＪ、１０３．１０４−ＲＯＭ、　１０５．
１０６・−・ＲＡＭ、１０７．１０８．７０１−・−ユ
ーザメモリ、１０９．１１０，７０２〜デ一タＲＡＭ、
１１１．１１２・−・バッファ、１１３・・−・入出力
回路部、１１４．１１５−内部バス、１１６−Ｉ１０バ
ス、１１７−・・同期回路、１１８・−共用ＲＡＭ、１
１９−　リセット回路、１２０．１２１−・−異常検出
回路、９０１−１ビットＲＡＭである。 なお、各図中、同一符号は同一、又は相当部分を示す。 代　　理　　人　　　大　　　岩　　　増　　　雄憾 派 第 ！ 図 １１７：同期回路 Ｘ１８：共用ＲＡＭ １１９：リセット回路 ＋２０．＋２１：　Ｒ零検出回路 第３ 図 ！／７ 第４ 図 第 図 第７ 図 第９ 図 味 派 第１０図

Claims (1)

  1. 【特許請求の範囲】 （１）サイクリックに走るプログラムを有するストアー
    ド・プログラム方式のプログラマブル・コントローラに
    おいて、 オペレーティングシステム及びユーザプログラムを処理
    する第１、第２のＣＰＵと、 前記ユーザプログラムを格納するユーザメモリと、 制御対象に接続される入出力回路部の入出力情報をイメ
    ージ情報として写像するデータＲＡＭと、前記第１のＣ
    ＰＵと、第２のＣＰＵとの同期手段とを有しており、 前記第１のＣＰＵの前記入出力回路部へのアクセスと、
    前記第２のＣＰＵの前記入出力回路部へのアクセスは時
    分割で実行することを特徴とするプログラマブル・コン
    トローラ。（２）前記第１のＣＰＵが処理するユーザプ
    ログラムと、前記第２のＣＰＵが処理するユーザプログ
    ラムは同一であり、 前記第１、第２の各ＣＰＵは、前記入出力回路部の入力
    情報を前記データＲＡＭに一時格納する入力リフレッシ
    ュ段階と、 前記データＲＡＭに格納されているイメージ情報によっ
    て演算を実行する演算処理段階と、前記演算処理段階に
    おける演算結果を前記入出力回路部へ出力する出力リフ
    レッシュ段階とを有するサイリック処理を実行し、 前記第１のＣＰＵの入力リフレッシュ処理と出力リフレ
    ッシュ処理は、前記第２のＣＰＵの演算処理時に実行さ
    れ、前記第２のＣＰＵの入力リフレッシュ処理と出力リ
    フレッシュ処理は、前記第１のＣＰＵの演算処理時に実
    行されることを特徴とする入出力回路の制御方法。 （３）前記第１のＣＰＵによって設定される第１の設定
    値レジスタと、 前記第１の設定値レジスタの内容と、第１のユーザメモ
    リのアドレスとを比較する第１の比較手段とを有し、 前記第１の比較手段により出力される一致信号を第２の
    ＣＰＵのサイクリック処理スタートの同期信号とし、 前記第２のＣＰＵによって設定される第２の設定値レジ
    スタと、 前記第２の設定値レジスタの内容と、第２のユーザメモ
    リのアドレスとを比較する第２の比較手段とを有し、 前記第２の比較手段より出力される一致信号を、前記第
    １のＣＰＵのサイクリック処理スタートの同期信号とす
    る２ＣＰＵ同期回路を備えたことを特徴とするプログラ
    マブル・コントローラ。 （４）電源投入時に前記第１の比較手段をイネーブルに
    し、前記第２の比較手段をディスエーブルにする初期設
    定段階と、 前記第１の比較手段の一致信号を、前記第２のＣＰＵへ
    の同期信号とする第１のサイリック同期段階と、 前記第１のＣＰＵが異常となったとき、前記第１の比較
    手段をディスエーブルにすると共に前記第２のＣＰＵに
    異常を知らせる異常時処理段階と、前記第２のＣＰＵに
    よって前記第２の比較手段がイネーブルになる比較手段
    変更処理段階と、前記第２の比較手段の一致信号を、前
    記第１のＣＰＵへの同期信号とする第２のサイクリック
    同期段階とによって処理される２ＣＰＵ同期に関する制
    御方法。 （５）前記第１、第２のＣＰＵの異常を検出する異常検
    出手段と、 前記異常検出手段により、異常を検出して演算処理を停
    止する演算停止手段と、 前記演算停止手段による他のＣＰＵの演算停止状態を検
    出する演算停止検出手段と、 前記演算停止検出手段により検出された停止状態にある
    他のＣＰＵの演算処理を再開させる演算再開手段とを備
    えたことを特徴とするプログラマブル・コントローラ。
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