JPH0412528A - Manufacture of semiconductor device - Google Patents
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- Semiconductor Memories (AREA)
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置の製造方法に関し、特に半導体装
置の素子分離構造の形成方法の改善に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to an improvement in a method for forming an element isolation structure in a semiconductor device.
「従来の技術］
近年、半導体装置の高集積化に伴い、大規模集積回路装
置（ＬＳＩ）を構成する各素子の微細化が急速に進んで
いる。半導体装置を構成する素子の１つとして電界効果
トランジスタがある。各電界効果トランジスタを分離す
るための素子分離技術は、高集積化された半導体装置を
構成する上で最も重要な技術の１っである。特に、大容
量のダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）等の半導体装置においては、メモリセルの寸法は
素子分離領域の寸法によって左右される。"Prior Art" In recent years, with the increasing integration of semiconductor devices, the miniaturization of each element constituting large-scale integrated circuit devices (LSI) has progressed rapidly.As one of the elements constituting semiconductor devices, electric field There are effect transistors.Element isolation technology for isolating each field effect transistor is one of the most important technologies for constructing highly integrated semiconductor devices.Especially for large capacity dynamic random Access memory (DR
In semiconductor devices such as AM), the dimensions of a memory cell are influenced by the dimensions of an element isolation region.
すなわち、素子間の距離を如何にして縮小するかがメモ
リセルの寸法を左右する。そのため、半導体装置の素子
分離構造の微細化に関する技術開発が進められている。That is, the size of the memory cell is determined by how the distance between elements is reduced. Therefore, technological development regarding miniaturization of element isolation structures of semiconductor devices is progressing.
今日、最もよく知られている素子分離法はＬＯＣＯ８（
ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃ
ｏｎ）法と呼ばれる方法である。このＬＯＣＯ３法にお
いて素子分離幅をサブ・ミクロン・オーダに縮小するた
めの研究が進められている。第８Ａ図〜第８Ｆ図は、た
とえば、“０ｘｉｄａｔｉｏｎ Ｒａｔｅ Ｒｅｄ
ｕｃｔｉｏｎｉｎ’ ｔｈｅ Ｓｕｂｍｉｃｒｏｍ
ｅｔｅｒＬＯＣＯ３Ｐｒｏｃｅｓｓ ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯ
Ｎ ＤＥＶＩＣＥＳ、 ＶＯＬ、 ＥＤ−３４゜
Ｎｏ、１１． ＮＯＶＥＭＢＥＲｐｐ、２２５５−２
２５９ １９８７に開示されたＬＯＣＯ８法によ−る分
離酸化膜の形成方法を工程順に示す断面図である。Today, the most well-known device isolation method is LOCO8 (
local oxidation of Silic
This is a method called the on) method. Research is underway to reduce the element isolation width to the sub-micron order in the LOCO3 method. 8A to 8F, for example, “Oxidation Rate Red
uctionin' the Submicrom
eterLOCO3Process IEEE
TRANSACTIONS ON ELECTRO
N DEVICES, VOL, ED-34°No, 11. NOVEMBERpp, 2255-2
259 is a cross-sectional view showing the method of forming an isolation oxide film by the LOCO8 method disclosed in No. 259 in 1987 in order of steps.
第８Ａ図を参照して、ｐ型シリコン基板（またはｐ型ウ
ェル）１０１の全面上にシリコン酸化膜３１が形成され
る。このシリコン酸化膜３１の上にはポリシリコン膜３
２が形成される。シリコン窒化膜３３は、ポリシリコン
膜３２の一部表面を少なくとも露出させる開口部を有す
るようにポリシリコン膜３２の上に形成される。Referring to FIG. 8A, silicon oxide film 31 is formed over the entire surface of p-type silicon substrate (or p-type well) 101. Referring to FIG. On this silicon oxide film 31 is a polysilicon film 3.
2 is formed. Silicon nitride film 33 is formed on polysilicon film 32 so as to have an opening that exposes at least a portion of the surface of polysilicon film 32 .
第８Ｂ図を参照して、第２のシリコン窒化膜３６がシリ
コン窒化膜３３の開口部を充填するように全面上に形成
される。Referring to FIG. 8B, a second silicon nitride film 36 is formed over the entire surface of silicon nitride film 33 so as to fill the opening.
第８Ｃ図に示すように、反応性イオンエツチング等の異
方性エツチング技術を用いて、シリコン窒化膜３６が選
択的に除去される。これにより、シリコン窒化膜３３の
開口部を規定するエツジ部分にスペーサ窒化膜３６１が
残存する。その結果、第８Ａ図においてフォトリソグラ
フィ技術のパタニング限界の開口幅を有するシリコン窒
化膜３３が形成されていたとしても、その限界の幅より
も小さな幅Ｓを有する開口が形成される。その後、ウェ
ット酸素雰囲気中でフィールド酸化処理が施される。As shown in FIG. 8C, silicon nitride film 36 is selectively removed using an anisotropic etching technique such as reactive ion etching. As a result, the spacer nitride film 361 remains at the edge portion defining the opening of the silicon nitride film 33. As a result, even if the silicon nitride film 33 in FIG. 8A has an opening width that is at the patterning limit of the photolithography technique, an opening that has a width S smaller than the patterning limit is formed. Thereafter, field oxidation treatment is performed in a wet oxygen atmosphere.
第８Ｄ図を参照して、厚い分離酸化膜２が形成される。Referring to FIG. 8D, a thick isolation oxide film 2 is formed.
このとき、第８Ｃ５Ｕで示される段階においてｐ型の不
純物がイオン注入されることにより、あるいは第８Ｄ図
で示される段階においてｐ型の不純物が高エネルギイオ
ン注入されることにより、分離酸化膜２の下にチャネル
ストッパ領域が形成されてもよい。第８Ｅ図には、厚い
分離酸化膜２の下にチャネルストッパとしてのｐ＋不純
物領域２１が形成された構造が示されている。At this time, the isolation oxide film 2 is ion-implanted with p-type impurities in the step shown by 8C5U, or by high-energy ion-implantation of p-type impurities in the step shown in FIG. 8D. A channel stopper region may be formed underneath. FIG. 8E shows a structure in which a p+ impurity region 21 as a channel stopper is formed under the thick isolation oxide film 2.
その後、第８Ｆ図を参照してエツチング処理が施される
ことにより、シリコン窒化膜３３．スペーサ窒化膜３６
１およびポリシリコン膜３２が除去される。このように
して、サブ・ミクロン・オーダの素子分離幅を有する分
離酸化膜が完成する。Thereafter, referring to FIG. 8F, an etching process is performed to remove the silicon nitride film 33. Spacer nitride film 36
1 and polysilicon film 32 are removed. In this way, an isolation oxide film having an element isolation width on the order of sub-microns is completed.
［発明が解決しようとする課題］
上述の先行技術によれば窒化膜の開口部にスペーサ窒化
膜を形成することにより、フォトリソグラフィ技術のパ
ターニング限界（０，５μｍ程度）よりも小さな開口部
が形成され得る。これにより、１μｍ未満、さらには０
．５μｍ未満のサブ・ミクロン・オーダの開口幅を有す
る窒化膜が形成され得る。しかしながら、上記文献にも
示されているように、１μｍ未満の開口幅を有する窒化
膜を用いて、フィールド酸化処理を施すと、開口幅が小
さ（なるにつれて、同一処理条件の下では分離酸化膜の
膜厚が減少することが認められる。このことは、同一の
酸化処理条件の下では素子分離幅の縮小に伴って分離酸
化膜の膜厚が小さくなることを意味する。その結果、寄
生チャネル形成を防止する上で分離酸化膜の分離耐圧が
劣化することになる。[Problems to be Solved by the Invention] According to the prior art described above, by forming a spacer nitride film in the opening of the nitride film, an opening smaller than the patterning limit (about 0.5 μm) of photolithography technology is formed. can be done. This makes it less than 1 μm and even 0
．． A nitride film having an opening width on the sub-micron order of less than 5 μm can be formed. However, as shown in the above literature, when field oxidation treatment is performed using a nitride film with an opening width of less than 1 μm, the opening width becomes smaller (as the opening width becomes smaller, the isolation oxide film becomes smaller under the same processing conditions). It is observed that the thickness of the isolation oxide film decreases.This means that under the same oxidation treatment conditions, the thickness of the isolation oxide film decreases as the device isolation width decreases.As a result, the parasitic channel In order to prevent this formation, the isolation breakdown voltage of the isolation oxide film will deteriorate.
今、分離酸化膜の上に配線層等の導電層が形成されてい
る場合について考えてみる。第９図は、電界効果トラン
ジスタを分離する酸化膜の上に配線層等の導電層が形成
された構造を示す。第９図を参照して、ｐ型シリコン基
板１０１に分離酸化膜２が形成されている。この分離酸
化膜２の両側にはｎ１不純物領域１０６ａ、１０６ｂが
形成されている。分離酸化膜２の下にはチャネルストッ
パとしてｐ゛不純物領域２１が形成されている。Now, let us consider the case where a conductive layer such as a wiring layer is formed on the isolation oxide film. FIG. 9 shows a structure in which a conductive layer such as a wiring layer is formed on an oxide film separating field effect transistors. Referring to FIG. 9, isolation oxide film 2 is formed on p-type silicon substrate 101. Referring to FIG. On both sides of this isolation oxide film 2, n1 impurity regions 106a and 106b are formed. A p impurity region 21 is formed below isolation oxide film 2 as a channel stopper.
分離酸化膜２の上には配線層等の導電層１０７が形成さ
れている。このような素子分離構造において、寄生ＭＯ
Ｓトランジスタが構成される。寄生ＭＯ３）ランジスタ
は、ゲート電極１０７と、ソース領域１０６ａと、ドレ
イン領域１０６ｂと、ゲート絶縁膜２とから構成される
。A conductive layer 107 such as a wiring layer is formed on the isolation oxide film 2. In such an element isolation structure, parasitic MO
An S transistor is configured. The parasitic MO3) transistor is composed of a gate electrode 107, a source region 106a, a drain region 106b, and a gate insulating film 2.
上記の寄生ＭｏＳトランジスタにおいて、ゲ−ト電圧（
ｖ６）とドレイン電流（ＩＤ）との関係は、あるドレイ
ン電圧ＶＤ、（＞０）において、第１０図の実線で示さ
れる。これによれば、ゲート電圧がＶｔｆｌを超えると
、すなわち、導電層１０７にＶｔｆｌを超える電圧が印
加されると、寄生ＭＯ３）ランジスタが動作する。この
酸化膜２の膜厚ｔが小さくなるほど、Ｖｔｆｌの値が小
さくなる。言換えれば、分離酸化膜の膜厚が小さくなる
と、分離酸化膜の下に寄生チャネルが形成されやすくな
る
これを解決するため、分離酸化膜２の下のチャネルスト
ッパとしてのｐ＋不純物領域２１の濃度を高くすること
が考えられる。これにより、第１０図に示されるように
、実線から二点鎖線に変化し、寄生ＭＯ３）ランジスタ
の動作する最小のゲート電圧がＶｔｆｌからＶｔｆ２に
高められる。In the above parasitic MoS transistor, the gate voltage (
The relationship between V6) and drain current (ID) is shown by the solid line in FIG. 10 at a certain drain voltage VD, (>0). According to this, when the gate voltage exceeds Vtfl, that is, when a voltage exceeding Vtfl is applied to the conductive layer 107, the parasitic MO3) transistor operates. The smaller the thickness t of this oxide film 2, the smaller the value of Vtfl. In other words, as the thickness of the isolation oxide film becomes smaller, a parasitic channel is more likely to be formed under the isolation oxide film. It is conceivable to increase the As a result, as shown in FIG. 10, the solid line changes to the two-dot chain line, and the minimum gate voltage at which the parasitic MO3) transistor operates is increased from Vtfl to Vtf2.
しかしながら、チャネルストッパのｐ＋不純物領域２１
の濃度を高めると、隣合うｎ＋不純物領域１０６ａ、１
０６ｂとの間のｐ−ｎ接合の耐圧を劣化させることにな
る。たとえば、寄生ＭＯＳトランジスタのドレイン電圧
（ＶＤ）とドレイン電流（ＩＤ）との関係は第１１図に
示される。今、ゲート電圧（ｖ６）がＯｖにおいて、ド
レイン電圧とドレイン電流との関係が実線で示されるも
のとする。このとき、チャネルストッパのｐ＋不純物領
域２１の濃度を高めると、ドルイン電圧とドレイン電流
との関係が二点鎖線で示されるように変化する。このこ
とは、ドレイン電圧がｖｌより低いＶ２でドレイン電流
が急激に増加することを意味する。すなわち、ｎ３不純
物領域１０６ａと１０６ｂとの間の短絡現象、いわゆる
パンチスルーか、より低い印加電圧で起こることになる
。したがって、分離酸化膜の膜厚の減少に伴う寄生チャ
ネルの形成を防止するために、チャネルストッパの不純
物濃度を高めたとしても、逆にｐ−ｎ接合の耐圧を劣化
させる要因となる。However, the p+ impurity region 21 of the channel stopper
When the concentration of n+ impurity regions 106a, 1
This results in deterioration of the breakdown voltage of the pn junction between 06b and 06b. For example, the relationship between the drain voltage (VD) and drain current (ID) of a parasitic MOS transistor is shown in FIG. Assume now that the gate voltage (v6) is Ov and the relationship between the drain voltage and drain current is shown by a solid line. At this time, when the concentration of the p+ impurity region 21 of the channel stopper is increased, the relationship between the drain voltage and the drain current changes as shown by the two-dot chain line. This means that the drain current increases rapidly at V2, where the drain voltage is lower than Vl. That is, a short-circuit phenomenon between n3 impurity regions 106a and 106b, so-called punch-through, occurs at a lower applied voltage. Therefore, even if the impurity concentration of the channel stopper is increased in order to prevent the formation of a parasitic channel due to the decrease in the thickness of the isolation oxide film, this will instead become a factor that deteriorates the withstand voltage of the pn junction.
また、窒化膜の開口幅の縮小、すなわち分離幅の縮小に
伴って分離酸化膜の膜厚を減少させないために、フィー
ルド酸化処理の時間を長くすることが考えられる。しか
しながら、フィールド酸化処理の時間を長くすると、分
離酸化膜の横方向への拡がり、いわゆるバーズビークか
大きくなる。Furthermore, in order to prevent the film thickness of the isolation oxide film from decreasing due to the reduction in the opening width of the nitride film, that is, the isolation width, it is conceivable to lengthen the time of the field oxidation process. However, if the time of the field oxidation process is increased, the lateral spread of the isolation oxide film, or the so-called bird's beak, increases.
このことは、結果的に素子分離幅を大きくさせる。This results in a larger device isolation width.
以上のように、先行技術においては、スペーサ窒化膜を
用いることによって、酸化処理されるべき領域の開口幅
をサブ・ミクロン・オーダに縮小することができたとし
ても、分離耐圧の低下を招くことのないサブ・ミクロン
・オーダの分離幅を有するフィールド酸化膜を形成する
ことは困難であった。As described above, in the prior art, even if the opening width of the region to be oxidized can be reduced to the sub-micron order by using a spacer nitride film, the isolation breakdown voltage may be reduced. It has been difficult to form a field oxide film with an isolation width on the sub-micron order.
そこで、この発明の目的は上述の問題点を解消するとと
もに、サブ・ミクロン・オーダの素子分離幅において分
離酸化膜の膜厚か減少することなく、また寄生チャネル
の形成を防止するために分離酸化膜の下のチャネルスト
ッパの不純物濃度を調整することなく、所定の分離耐圧
を備えることが可能な半導体装置の製造方法を提供する
ことである。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to solve the above-mentioned problems, and to prevent the thickness of the isolation oxide film from decreasing in the device isolation width of the sub-micron order, and to prevent the formation of parasitic channels. An object of the present invention is to provide a method for manufacturing a semiconductor device that can have a predetermined isolation breakdown voltage without adjusting the impurity concentration of a channel stopper under a film.
［課題を解決するための手段］
この発明に従った半導体装置の製造方法によれば、まず
、酸化膜と多結晶シリコン膜とが順に積層して半導体基
板の主表面上に形成される。この多結晶シリコン膜の上
には窒化膜が形成される。[Means for Solving the Problems] According to the method of manufacturing a semiconductor device according to the present invention, first, an oxide film and a polycrystalline silicon film are sequentially stacked and formed on the main surface of a semiconductor substrate. A nitride film is formed on this polycrystalline silicon film.
窒化膜は、少なくとも多結晶シリコン膜の表面を露出さ
せる開口部を有し、かつその開口部において多結晶シリ
コン膜の表面から離れるに従ってその開口が大きくなる
ように主表面に対して傾斜する面を有するように形成さ
れる。この窒化膜をマスクとして用いて、開口部を酸化
させることにより、分離酸化膜が形成される。The nitride film has an opening that exposes at least the surface of the polycrystalline silicon film, and has a surface that slopes with respect to the main surface so that the opening becomes larger as the distance from the surface of the polycrystalline silicon film increases. It is formed to have. An isolation oxide film is formed by oxidizing the opening using this nitride film as a mask.
［作用］
この発明において、窒化膜の開口は、多結晶シリコン膜
の表面から離れるに従って大きくなるように形成される
。そのため、多結晶シリコン膜の露出している表面の領
域が素子分離幅の縮小に伴って縮小されても、後工程の
フィールド酸化処理において酸素は大きな開口を介して
多結晶シリコン膜および酸化膜の表面に供給される。こ
れにより、フィールド酸化処理における多結晶シリコン
膜および酸化膜への酸素供給量が高められる。したがっ
て、多結晶シリコン膜の露出している表面領域が従来と
同一の大きさであっても、高められた酸素供給量により
、厚い膜厚を有する分離酸化膜が形成され得る。その結
果、チャネルストッパの不純物濃度を調整することなく
、寄生チャネルの形成を防止するための分離耐圧を高め
ることが可能となる。[Function] In the present invention, the opening in the nitride film is formed so as to become larger as the distance from the surface of the polycrystalline silicon film increases. Therefore, even if the exposed surface area of the polycrystalline silicon film is reduced as the element isolation width is reduced, oxygen will pass through the large openings to the polycrystalline silicon film and oxide film in the post-process field oxidation process. Supplied to the surface. This increases the amount of oxygen supplied to the polycrystalline silicon film and the oxide film in the field oxidation process. Therefore, even if the exposed surface area of the polycrystalline silicon film has the same size as before, an isolation oxide film having a large thickness can be formed due to the increased oxygen supply amount. As a result, it becomes possible to increase the isolation breakdown voltage for preventing the formation of a parasitic channel without adjusting the impurity concentration of the channel stopper.
また、従来と同一の素子分離幅において、より短いフィ
ールド酸化処理時間で所望の膜厚を有する分離酸化膜が
形成され得る。このことは、所望の膜厚を有する分離酸
化膜を形成する上でバーズビークが従来に比べて小さく
なることを意味する。Further, an isolation oxide film having a desired thickness can be formed in a shorter field oxidation time with the same element isolation width as in the conventional method. This means that when forming an isolation oxide film having a desired thickness, the bird's beak becomes smaller than in the past.
バーズビークの大小はフィールド酸化処理時間の長短に
依存するからである。This is because the size of the bird's beak depends on the length of the field oxidation treatment time.
［実施例］ 以下、この発明の実施例を図を用いて詳細に説明する。[Example] Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１Ａ図〜第１Ｇ図は、この発明の第１の実施例による
素子分離酸化膜の形成方法を工程順に示す部分断面図で
ある。FIGS. 1A to 1G are partial cross-sectional views showing, in order of steps, a method for forming an element isolation oxide film according to a first embodiment of the present invention.
第１Ａ図を参照して、ｐ型シリコン基板（またはｐ型ウ
ェル）１０１の全面上に１００〜５００Ａ程度の膜厚を
有するシリコン酸化膜３１が形成される。このシリコン
酸化膜３１の上に３００〜１５００人程度の膜厚を有す
るポリシリコン膜３２が形成される。このポリシリコン
膜３２の上には、１０００〜３０００人程度の膜厚を有
するシリコン窒化膜３３が形成される。このシリコン窒
化膜３３には、ポリシリコン膜３２の一部表面を露出さ
せる開口部が形成されている。この開口部は、たとえば
、０．５〜０．６μｍ程度の開口幅を有する。開口部を
有するシリコン窒化膜３３は、フォトリソグラフィ技術
を用いて形成される。Referring to FIG. 1A, a silicon oxide film 31 having a thickness of approximately 100 to 500 Å is formed over the entire surface of p-type silicon substrate (or p-type well) 101. Referring to FIG. A polysilicon film 32 having a thickness of about 300 to 1,500 layers is formed on this silicon oxide film 31. On this polysilicon film 32, a silicon nitride film 33 having a thickness of approximately 1,000 to 3,000 layers is formed. An opening is formed in this silicon nitride film 33 to expose a part of the surface of the polysilicon film 32. This opening has an opening width of, for example, about 0.5 to 0.6 μm. The silicon nitride film 33 having the opening is formed using photolithography technology.
第１Ｂ図を参照して、５００〜１５００人程度の膜厚を
有するシリコン窒化膜３４が開口部を完全に充填するよ
うに全面上に形成される。Referring to FIG. 1B, a silicon nitride film 34 having a thickness of about 500 to 1,500 layers is formed over the entire surface so as to completely fill the opening.
第１Ｃ図に示すように、シリコン窒化膜３４が反応性イ
オンエツチング等の異方性エツチング技術を用いて選択
的に除去される。これにより、シリコン窒化膜３３の開
口部を形成する側面にのみシリコン窒化膜が残存するこ
とによって、傾斜側壁窒化膜３４１が形成される。この
場合、シリコン窒化膜３３の膜厚とシリコン窒化膜３４
の膜厚との比を制御することにより、窒化膜の開口比（
Ｌ １／Ｌ ２）が１未満になるように設定される。As shown in FIG. 1C, silicon nitride film 34 is selectively removed using an anisotropic etching technique such as reactive ion etching. As a result, the silicon nitride film remains only on the side surfaces of the silicon nitride film 33 where the openings are formed, thereby forming the inclined sidewall nitride film 341. In this case, the thickness of the silicon nitride film 33 and the thickness of the silicon nitride film 34 are
The aperture ratio of the nitride film (
L1/L2) is set to be less than 1.
これにより、第１Ｃ図に示されるように、後工程のフィ
ールド酸化処理において酸素は点線の矢印で示される方
向に流れ、露出されたポリシリコン膜３２の表面に供給
される。このようにして、従来の窒化膜の開口部に比べ
て酸化処理における酸素の供給量を多くすることが可能
な開口部が形成される。As a result, as shown in FIG. 1C, in the subsequent field oxidation process, oxygen flows in the direction shown by the dotted arrow and is supplied to the exposed surface of the polysilicon film 32. In this way, an opening is formed that allows a larger amount of oxygen to be supplied during oxidation treatment than in a conventional nitride film opening.
第１Ｄ図を参照して、この開口部を介してｐ型の不純物
であるボロンがｐ型シリコン基板１０１内にイオン注入
される。イオン注入条件は、加速電圧が５０〜１００ｋ
ｅＶ、注入量が０． ８×１０１３〜３×１０１３／Ｃ
ｍ２程度である。Referring to FIG. 1D, boron, which is a p-type impurity, is ion-implanted into p-type silicon substrate 101 through this opening. The ion implantation conditions are an acceleration voltage of 50 to 100k.
eV, injection volume 0. 8×1013~3×1013/C
It is about m2.
第１Ｅ図に示すように、９５０℃程度のウェット酸素雰
囲気下で１８０分間フィールド酸化処理が施されること
により、５０００人程度０膜厚を有する分離酸化膜２か
形成される。これと同時に、ｐ型シリコン基板１０１に
は、その表面濃度か１×１０１７〜１×１０１８／Ｃｍ
３程度であるｐ゛不純物領域２１か分離酸化膜２の下に
チャネルストッパとして形成される。As shown in FIG. 1E, a field oxidation process is performed for 180 minutes in a wet oxygen atmosphere at about 950 DEG C., thereby forming an isolation oxide film 2 having a thickness of about 5,000 mm. At the same time, the p-type silicon substrate 101 has a surface concentration of 1×1017 to 1×1018/Cm.
A p-type impurity region 21 of about 3.3 mm is formed under the isolation oxide film 2 as a channel stopper.
なお、チャネルストッパを形成するために上記実施例で
はフィールド酸化処理を施す前にイオン注入を行なって
いるか、第１Ｆ図に示すようにフィールド酸化処理後に
高エネルギイオン注入を行なってもよい。このときのイ
オン注入条件は、加速電圧が１００〜２５０ｋｅＶ、注
入量が１×１０１２〜５×１０１２／Ｃｍ２程度である
。後工程において熱処理が施されることにより、その表
面濃度がｌＸｌ０” 〜ｌＸ１０” ／ｃｍ３程度であ
るｐ“不純物領域２１か形成される。In order to form the channel stopper, ion implantation is performed before field oxidation treatment in the above embodiment, or high energy ion implantation may be performed after field oxidation treatment as shown in FIG. 1F. The ion implantation conditions at this time are an acceleration voltage of 100 to 250 keV, and an implantation amount of about 1×10 12 to 5×10 12 /Cm 2 . By performing heat treatment in a subsequent step, a p'' impurity region 21 having a surface concentration of about 1X10'' to 1X10''/cm3 is formed.
その後、第１Ｇ図に示すように、シリコン窒化膜３３．
傾斜側壁窒化膜３４１およびポリシリコン膜３２がエツ
チングにより除去される。Thereafter, as shown in FIG. 1G, the silicon nitride film 33.
Slanted sidewall nitride film 341 and polysilicon film 32 are removed by etching.
得られた分離酸化膜２の膜厚ｔ。Ｘと窒化膜の開口比（
Ｌ Ｌ／Ｌ ２）との関係は、第３図に示される。第３
図によれば、窒化膜の開口比が１以下の範囲で分離酸化
膜の厚みが単純に減少することが概念的に示されている
。この関係は、フィールド酸化処理条件が同一条件の下
で得られる。これにより、開口幅Ｌ１が０．３〜０．４
μｍ程度であるとき、すなわちフォトリソグラフィ技術
のパターニング限界以下の開口幅であるとき、窒化膜の
開口比を制御することによって分離酸化膜の厚みを所望
の分離耐圧に応じて適宜制御することが可能になる。The film thickness t of the obtained isolation oxide film 2. X and the aperture ratio of the nitride film (
The relationship with L L/L 2) is shown in FIG. Third
The figure conceptually shows that the thickness of the isolation oxide film simply decreases in the range where the aperture ratio of the nitride film is 1 or less. This relationship is obtained under identical field oxidation treatment conditions. As a result, the opening width L1 is 0.3 to 0.4
When the opening width is on the order of μm, that is, when the opening width is below the patterning limit of photolithography technology, it is possible to appropriately control the thickness of the isolation oxide film according to the desired isolation breakdown voltage by controlling the opening ratio of the nitride film. become.
第２Ａ図〜第２Ｅ図は、半導体基板としてｎ型シリコン
基板（またはｎ型ウェル）１０２が用いられた場合の素
子分離酸化膜の形成方法の実施例を工程順に示す部分断
面図である。第２Ａ図〜第２Ｃ図で示される工程は、用
いられる半導体基板がｎ型シリコン基板１０２である点
を除いては、第１Ａ図〜第１Ｃ図で示される工程と同様
である。FIGS. 2A to 2E are partial cross-sectional views sequentially showing an example of a method for forming an element isolation oxide film when an n-type silicon substrate (or n-type well) 102 is used as the semiconductor substrate. The steps shown in FIGS. 2A to 2C are similar to the steps shown in FIGS. 1A to 1C, except that the semiconductor substrate used is an n-type silicon substrate 102.
第２Ｄ図を参照して、上述の実施例と同様にフィールド
酸化処理が施されることにより分離酸化膜２が形成され
る。その後、第２Ｅ図に示すように、シリコン窒化膜３
３．傾斜側壁窒化膜３４１およびポリシリコン膜３２が
エツチングによって除去される。このように、ｎ型シリ
コン基板１０２を用いる場合、分離酸化膜２の下にチャ
ネルストッパを形成しなくてもよい。Referring to FIG. 2D, isolation oxide film 2 is formed by performing field oxidation treatment in the same manner as in the above embodiment. After that, as shown in FIG. 2E, the silicon nitride film 3
3. Slanted sidewall nitride film 341 and polysilicon film 32 are removed by etching. In this way, when using the n-type silicon substrate 102, it is not necessary to form a channel stopper under the isolation oxide film 2.
第４図は、この発明の分離酸化膜が適用されるＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）のメ
モリセルの構造を示す断面図である。FIG. 4 shows a DRAM to which the isolation oxide film of the present invention is applied.
1 is a cross-sectional view showing the structure of a memory cell (dynamic random access memory).
第４図を参照して、メモリセルは１つのトランスファゲ
ートトランジスタ３と１つのキャパシタ１０とから構成
される。トランスファゲートトランジスタ３は、ｐ型シ
リコン基板１の表面に形成された１対のソース・ドレイ
ン領域６，６と、ソース・ドレイン領域６，６の間に位
置するシリコン基板１の表面上にゲート絶縁膜５を介し
て形成されたゲート電極（ワード線）４ｂ （４ｃ）と
を備える。ゲート電極４ｂ、４ｃの周囲は絶縁層２２に
よって覆われている。各トランスファゲートトランジス
タ３のソース・ドレイン領域６を互いに分離するために
分離酸化膜２が形成されている。Referring to FIG. 4, the memory cell is composed of one transfer gate transistor 3 and one capacitor 10. The transfer gate transistor 3 includes a pair of source/drain regions 6, 6 formed on the surface of the p-type silicon substrate 1, and a gate insulating film located on the surface of the silicon substrate 1 located between the source/drain regions 6, 6. A gate electrode (word line) 4b (4c) formed through the film 5 is provided. The gate electrodes 4b and 4c are surrounded by an insulating layer 22. An isolation oxide film 2 is formed to isolate the source/drain regions 6 of each transfer gate transistor 3 from each other.
キャパシタ１０は、下部電極（ストレージノード）１１
と、誘電体膜１２と、上部電極（セルプレート）１３と
の積層構造から構成される。下部電極１１は、一方のソ
ース・ドレイン領域６の表面に到達するように形成され
たベース部分１１ａと、このベース部分１１ａの上に形
成され、かつその最外周に沿って鉛直上方に伸びて形成
された立壁部分１１ｂとの２つの部分からなる。このベ
ース部分１１ａと立壁部分１１ｂとは、不純物が導入さ
れた多結晶シリコン層により一体的に形成されている。The capacitor 10 has a lower electrode (storage node) 11
, a dielectric film 12 , and an upper electrode (cell plate) 13 . The lower electrode 11 includes a base portion 11a formed to reach the surface of one source/drain region 6, and a base portion 11a formed on the base portion 11a and extending vertically upward along the outermost periphery of the base portion 11a. It consists of two parts: a vertical wall part 11b and a vertical wall part 11b. The base portion 11a and the vertical wall portion 11b are integrally formed of a polycrystalline silicon layer into which impurities are introduced.
下部電極１１の表面上には誘電体膜１２が形成されてい
る。特に、誘電体膜１２は、下部電極１１の立壁部分１
１ｂの内側面および外側面の両面を覆うように形成され
ている。誘電体膜１２０表面上には上部電極１３が形成
されている。上部電極１３は、不純物が導入された多結
晶シリコン層あるいは高融点金属などの金属層によって
形成される。上部電極１３の表面上には、層間絶縁膜２
０が形成されている。この層間絶縁膜２０の表面上には
、所定形状の配線層２４が形成される。配線層２４は保
護膜２６によって覆われている。A dielectric film 12 is formed on the surface of the lower electrode 11 . In particular, the dielectric film 12 covers the vertical wall portion 1 of the lower electrode 11.
It is formed to cover both the inner and outer surfaces of 1b. An upper electrode 13 is formed on the surface of the dielectric film 120. The upper electrode 13 is formed of a polycrystalline silicon layer into which impurities are introduced or a metal layer such as a high melting point metal. On the surface of the upper electrode 13, an interlayer insulating film 2 is formed.
0 is formed. On the surface of this interlayer insulating film 20, a wiring layer 24 having a predetermined shape is formed. The wiring layer 24 is covered with a protective film 26.
トランスファゲートトランジスタ３の他方のソース・ド
レイン領域６にはビット線１５か接続されている。ビッ
ト線１５はキャパシタ１０の下部電極１１の立壁部分１
１ｂやベース部分１１ａの主要部よりも低い位置に形成
されている。なお、ソース・ドレイン領域６は、低濃度
のｎ−不純物領域と高濃度のｎ゛不純物領域とからなる
ＬＤＤ構造を有する。A bit line 15 is connected to the other source/drain region 6 of the transfer gate transistor 3. The bit line 15 is the vertical wall portion 1 of the lower electrode 11 of the capacitor 10.
1b and the main part of the base portion 11a. Note that the source/drain region 6 has an LDD structure consisting of a lightly doped n- impurity region and a highly doped n' impurity region.
このようなメモリセルの構造において、この発明の分離
酸化膜が適用されると、分離酸化膜２の上に形成された
導電層によって寄生ＭＯＳトランジスタが構成されたと
しても、その動作か効果的に防止され得る。したがって
、第４図に示されるような高集積化されたメモリセルの
構造において素子分離幅か縮小されても所望の分離耐圧
を有する分離酸化膜が形成され得る。In such a memory cell structure, when the isolation oxide film of the present invention is applied, even if a parasitic MOS transistor is formed by the conductive layer formed on the isolation oxide film 2, its operation will be effectively affected. can be prevented. Therefore, even if the element isolation width is reduced in a highly integrated memory cell structure as shown in FIG. 4, an isolation oxide film having a desired isolation breakdown voltage can be formed.
次に、この発明の分離酸化膜を形成する上で、窒化膜の
開口において傾斜部を形成する方法の他の実施例につい
て説明する。Next, another embodiment of a method for forming an inclined portion in an opening of a nitride film in forming an isolation oxide film of the present invention will be described.
第５Ａ図〜第５Ｃ図は窒化膜の傾斜部を形成する方法の
もう１つの実施例を工程順に示す断面図である。第５Ａ
図を参照して、シリコン基板１００の上にシリコン酸化
膜３１、ポリシリコン膜３２およびシリコン窒化膜３３
が形成される。シリコン窒化膜３３の一部表面が露出す
るようにレジスト膜３５が形成される。第５Ｂ図に示す
ように、レジスト膜３５をマスクとして用いてウェット
エツチング等の等方性エツチング技術によりシリコン窒
化膜３３が選択的に除去される。これにより、レジスト
膜３５の開口部近傍においてシリコン窒化膜３３が傾斜
状に部分的に除去される。その結果、窒化膜の傾斜部３
３ａが形成される。第５Ｃ図に示すように、レジスト膜
３５が除去される。FIGS. 5A to 5C are cross-sectional views showing another embodiment of a method for forming a sloped portion of a nitride film in the order of steps. 5th A
Referring to the figure, a silicon oxide film 31, a polysilicon film 32, and a silicon nitride film 33 are formed on a silicon substrate 100.
is formed. A resist film 35 is formed so that a part of the surface of the silicon nitride film 33 is exposed. As shown in FIG. 5B, the silicon nitride film 33 is selectively removed by an isotropic etching technique such as wet etching using the resist film 35 as a mask. As a result, the silicon nitride film 33 is partially removed in an inclined manner near the opening of the resist film 35. As a result, the inclined part 3 of the nitride film
3a is formed. As shown in FIG. 5C, the resist film 35 is removed.
このようにして、ポリシリコン膜３２の上方に向かって
開口が大きくなるようなシリコン窒化膜３３の傾斜部３
３ａが形成され得る。In this way, the inclined portion 3 of the silicon nitride film 33 is formed such that the opening becomes larger toward the upper side of the polysilicon film 32.
3a may be formed.
第６Ａ図〜第６Ｄ図は、窒化膜の傾斜部を形成する方法
のさらにもう１つの実施例を工程順に示す断面図である
。第６Ａ図を参照して、第５Ａ図と同様に開口を有する
レジスト膜３５が形成される。第６Ｂ図に示すように、
このレジスト膜３５をマスクとして用いてウェットエツ
チング等の等方性エツチング技術によりシリコン窒化膜
３３か部分的に除去される。これにより、レジスト膜３
５の下に食込む程度にシリコン窒化膜３３か除去され、
かつレジスト膜３５から露出しているシリコン窒化膜３
３の部分の膜厚が減少するように除去される。その結果
、傾斜部３３ｂを有する凹部がシリコン窒化膜３３に形
成される。その後、第６Ｃ図に示すように、レジスト膜
３５をマスクとして用いて反応性イオンエツチング等の
異方性エツチング技術によりシリコン窒化膜３３が選択
的に除去される。これにより、レジスト膜３５の下にお
いて傾斜部３３ｃを有するようにシリコン窒化膜３３が
残存する。第６ＤＩｍに示すようにレジスト膜３５が除
去されることにより、傾斜部を有するシリコン窒化膜３
３が完成する。FIGS. 6A to 6D are cross-sectional views showing, in order of steps, still another embodiment of a method for forming a sloped portion of a nitride film. Referring to FIG. 6A, a resist film 35 having openings is formed in the same manner as in FIG. 5A. As shown in Figure 6B,
Using this resist film 35 as a mask, the silicon nitride film 33 is partially removed by an isotropic etching technique such as wet etching. As a result, the resist film 3
The silicon nitride film 33 is removed to the extent that it digs into the bottom of 5.
And the silicon nitride film 3 exposed from the resist film 35
The film is removed so that the film thickness of the portion 3 is reduced. As a result, a recessed portion having an inclined portion 33b is formed in the silicon nitride film 33. Thereafter, as shown in FIG. 6C, the silicon nitride film 33 is selectively removed by an anisotropic etching technique such as reactive ion etching using the resist film 35 as a mask. As a result, the silicon nitride film 33 remains below the resist film 35 so as to have an inclined portion 33c. By removing the resist film 35 as shown in the sixth DIm, the silicon nitride film 3 having the sloped portion is
3 is completed.
第７Ａ図〜第７Ｄ図は、窒化膜の傾斜部を形成する方法
のさらに別の実施例を工程順に従って示す断面図である
。第７Ａ図を参照して、第５Ａ図と同様にして開口を有
するレジスト膜３５が形成される。第７Ｂ図および第７
Ｃ図に示すように、レジスト膜３５の開口が徐々に拡が
るように、かつそれにともなってシリコン窒化膜３３が
徐々に選択的に除去されるように、エツチング処理が施
される。このようにして、シリコン窒化膜３３の開口が
３３ｄから３３ｅに示されるように変化する。その後、
第７Ｄ図に示されるようにレジスト膜３５を除去するこ
とにより、傾斜部３３ｅを有するシリコン窒化膜３３が
形成される。FIGS. 7A to 7D are cross-sectional views showing still another embodiment of the method for forming the sloped portion of the nitride film according to the process order. Referring to FIG. 7A, a resist film 35 having an opening is formed in the same manner as in FIG. 5A. Figures 7B and 7
As shown in FIG. C, the etching process is performed so that the opening in the resist film 35 gradually widens and, accordingly, the silicon nitride film 33 is gradually and selectively removed. In this way, the opening of the silicon nitride film 33 changes from 33d to 33e. after that,
As shown in FIG. 7D, by removing the resist film 35, a silicon nitride film 33 having an inclined portion 33e is formed.
［発明の効果］
以上のように、この発明によれば、サブ・ミクロン・オ
ーダに分離幅が縮小されたとしても、同一のフィールド
酸化処理条件において分離酸化膜の膜厚が減少すること
はない。また、従来と同一の分離幅においては、より短
い酸化処理時間で所望の膜厚を有する分離酸化膜が形成
され得る。したかって、分離酸化膜の下のチャネルスト
ッパの不純物濃度を調整することなく、寄生チャネルの
形成を効果的に防止することかできるとともに、より短
いフィールド酸化処理時間で、要求される分離耐圧に応
じた所定の膜厚を有する分離酸化膜か形成され得る。[Effects of the Invention] As described above, according to the present invention, even if the isolation width is reduced to the sub-micron order, the thickness of the isolation oxide film does not decrease under the same field oxidation treatment conditions. . Further, with the same isolation width as in the conventional method, an isolation oxide film having a desired thickness can be formed in a shorter oxidation treatment time. Therefore, the formation of a parasitic channel can be effectively prevented without adjusting the impurity concentration of the channel stopper under the isolation oxide film, and the required isolation breakdown voltage can be met with a shorter field oxidation treatment time. An isolation oxide film having a predetermined thickness can be formed.
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図、
第１Ｆ図、第１Ｇ図は、この発明に従った半導体装置の
製造方法の一実施例を工程順に示す部分断面図である。
第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図は
、この発明に従った半導体装置の製造方法のもう１つの
実施例を工程順に示す部分断面図である。
第３図は、窒化膜の開口比と分離酸化膜の厚みとの関係
を概念的に示すグラフである。
第４図は、この発明に従って形成された分離酸化膜が適
用されるメモリセルの構造を示す断面図である。
第５Ａ図、第５Ｂ図、第５Ｃ図は、この発明の製造方法
において用いられる窒化膜の傾斜部の形成方法の他の実
施例を工程順に示す部分断面図である。
第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図は、この発明
の製造方法において用いられる窒化膜の傾斜部の形成方
法のさらにもう１つの実施例を工程順に示す部分断面図
である。
第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図は、この発明
の製造方法において用いられる窒化膜の傾斜部の形成方
法のさらに別の実施例を工程順に示す部分断面図である
。
第８Ａ図、第８Ｂ図、第８Ｃ図、第８Ｄ図、第８Ｅ図、
第８Ｆ図は、先行技術として分離酸化膜の形成方法を工
程順に示す部分断面図である。
第９図は、分離酸化膜を用いて構成される寄生ＭＯ３）
ランジスタを概念的に示す断面図である。
第１０図は、第９図に示される寄生ＭＯＳトランジスタ
のゲート電圧とドレイン電流との関係を概念的に示すグ
ラフである。
第１１図は、第９図に示される寄生ＭＯＳトランジスタ
のドレイン電圧とドレイン電流との関係を概念的に示す
グラフである。
図において、２は分離酸化膜、３１はシリコン酸化膜、
３２はポリシリコン膜、３３．３４はシリコン窒化膜、
１０１はｐ型シリコン基板、３４１は傾斜側壁窒化膜で
ある。
なお、各図中同一符号は同一または相当部分を示す。
３２： ホ１リシリコレ呂蔓
３３： ンノコレ７化口更
第
図
第
図
第
図
Ｖ（。
第
１０図
第
図
ｖ２ ｖ。
Ｆ′Ｌイ＞ｔ／Ｅ Ｖ。Figure 1A, Figure 1B, Figure 1C, Figure 1D, Figure 1E,
FIGS. 1F and 1G are partial cross-sectional views showing step-by-step an embodiment of a method for manufacturing a semiconductor device according to the present invention. FIGS. 2A, 2B, 2C, 2D, and 2E are partial cross-sectional views sequentially showing another embodiment of the method for manufacturing a semiconductor device according to the present invention. FIG. 3 is a graph conceptually showing the relationship between the aperture ratio of the nitride film and the thickness of the isolation oxide film. FIG. 4 is a cross-sectional view showing the structure of a memory cell to which an isolation oxide film formed according to the present invention is applied. FIGS. 5A, 5B, and 5C are partial cross-sectional views showing, in order of steps, another embodiment of the method for forming the sloped portion of the nitride film used in the manufacturing method of the present invention. FIGS. 6A, 6B, 6C, and 6D are partial cross-sectional views showing, in order of steps, still another embodiment of the method for forming the sloped portion of the nitride film used in the manufacturing method of the present invention. FIGS. 7A, 7B, 7C, and 7D are partial cross-sectional views showing, in order of steps, still another embodiment of the method for forming the sloped portion of the nitride film used in the manufacturing method of the present invention. Figure 8A, Figure 8B, Figure 8C, Figure 8D, Figure 8E,
FIG. 8F is a partial cross-sectional view showing a prior art method of forming an isolation oxide film in order of steps. Figure 9 shows a parasitic MO3 constructed using an isolation oxide film)
FIG. 2 is a cross-sectional view conceptually showing a transistor. FIG. 10 is a graph conceptually showing the relationship between the gate voltage and drain current of the parasitic MOS transistor shown in FIG. 9. FIG. 11 is a graph conceptually showing the relationship between the drain voltage and drain current of the parasitic MOS transistor shown in FIG. 9. In the figure, 2 is an isolation oxide film, 31 is a silicon oxide film,
32 is a polysilicon film, 33.34 is a silicon nitride film,
101 is a p-type silicon substrate, and 341 is a sloped sidewall nitride film. Note that the same reference numerals in each figure indicate the same or corresponding parts. 32: Holi 1 Rishiri Colle Ro Tsuri 33: Nno Kore 7 Changes Figure Figure Figure Figure V (. Figure 10 Figure v2 v. F'L I>t/E V.
Claims (1)
って、 半導体基板の主表面上に酸化膜および多結晶シリコン膜
を順に積層して形成する工程と、 少なくとも前記多結晶シリコン膜の表面を露出させる開
口部を有し、かつその開口部において前記多結晶シリコ
ン膜の表面から離れるに従ってその開口が大きくなるよ
うに前記主表面に対して傾斜する面を有する窒化膜を前
記多結晶シリコン膜の上に形成する工程と、 前記窒化膜をマスクとして用いて前記開口部を酸化させ
ることにより、分離酸化膜を形成する工程とを備えた、
半導体装置の製造方法。(1) A method for manufacturing a semiconductor device having an element isolation structure, which includes the steps of: sequentially stacking an oxide film and a polycrystalline silicon film on the main surface of a semiconductor substrate; A nitride film having an exposed opening and a surface inclined with respect to the main surface such that the opening becomes larger as the distance from the surface of the polycrystalline silicon film increases. and forming an isolation oxide film by oxidizing the opening using the nitride film as a mask.
A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116272A JPH0412528A (en) | 1990-05-02 | 1990-05-02 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116272A JPH0412528A (en) | 1990-05-02 | 1990-05-02 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0412528A true JPH0412528A (en) | 1992-01-17 |
Family
ID=14682972
Family Applications (1)
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|---|---|---|---|
| JP2116272A Pending JPH0412528A (en) | 1990-05-02 | 1990-05-02 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0412528A (en) |
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