JPH0377113A - External oscillation circuit - Google Patents
External oscillation circuitInfo
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- JPH0377113A JPH0377113A JP1213684A JP21368489A JPH0377113A JP H0377113 A JPH0377113 A JP H0377113A JP 1213684 A JP1213684 A JP 1213684A JP 21368489 A JP21368489 A JP 21368489A JP H0377113 A JPH0377113 A JP H0377113A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロコンピュータにクロックを供給する
外部発振回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an external oscillator circuit that supplies a clock to a microcomputer.
第３図において、１はスタンバイ機能を有するマイクロ
コンピュータ、２は外部発振回路である。外部発振回路
２はマイクロコンピュータ１内で使用するクロックＣＬ
を発生し、マイクロコンピュータ１の内部ゲート１Ａに
入力される。内部ゲートＩＡは待機指令〈スタンバイ〉
を受けるとクロックＣＬを遮断し、外部動作指令（外部
イベント）を受けると、クロックＣＬを通過させる。上
記待機指令はマイクロコンピュータｌが指定されたプロ
グラムの実行を終了すると、発生する。In FIG. 3, 1 is a microcomputer with a standby function, and 2 is an external oscillation circuit. The external oscillation circuit 2 is a clock CL used within the microcomputer 1.
is generated and input to the internal gate 1A of the microcomputer 1. Internal gate IA is a standby command (standby)
When an external operation command (external event) is received, the clock CL is passed. The standby command is generated when the microcomputer 1 finishes executing the specified program.
このように、従来は、外部発振回路２に常時発振動作を
継続させておき、マイクロコンピータ１のスタンバイ時
には、内部ゲートＩＡでクロックＣＬを遮断する構成と
しであるので、外部発振回路２での電力消費が大きくな
るという問題があった。In this way, conventionally, the external oscillator circuit 2 is kept in constant oscillation operation, and when the microcomputer 1 is on standby, the clock CL is cut off by the internal gate IA. There was a problem of increased consumption.
この発明は上記問題を解消するためにななされたもので
、外部発振回路の発振動作をマイクロコンピュータから
制御して消費電力を従来に比し低滅することができる外
部発振回路を提供することを目的とする。This invention was made to solve the above problem, and an object of the present invention is to provide an external oscillation circuit that can control the oscillation operation of the external oscillation circuit from a microcomputer, thereby reducing power consumption compared to conventional ones. shall be.
この発明は上記目的を達成するため、待機指令に同期し
てマイクロコンピュータから送出される信号を遅延回路
を通し受信して上記発振回路の出力動作を停止させ、上
記マイクロコンピュータに対する外部動作指令を受けて
上記発振回路の上記出力動作の停止を解除する発振制御
回路を設けたものである。In order to achieve the above object, the present invention receives a signal sent from a microcomputer in synchronization with a standby command through a delay circuit, stops the output operation of the oscillation circuit, and receives an external operation command for the microcomputer. An oscillation control circuit is provided for canceling the stoppage of the output operation of the oscillation circuit.
この発明では、マイクロコンピータの待機状態時、外部
発振回路の発振動作が停止され、マイクロコンピュータ
でクロックを必要とする間だけ、外部発振回路が発振動
作を行う。In this invention, when the microcomputer is in a standby state, the oscillation operation of the external oscillation circuit is stopped, and the external oscillation circuit continues its oscillation operation only while the microcomputer requires a clock.
〔実施例） 以下、この発明の１実施例を図面を参照して説明する。〔Example) Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第１図において、３は遅延回路であって、マイクロコン
ピュータ１が待機指令ＳＢＹに同期して外部に送出する
クロック停止信号ＳＳＴを一定時間遅延させて、フリソ
プフップ４のセント端子に入力する。このフリップフロ
ップ４のリセット端子には外部動作指令ＯＰが供給され
る。フリップフロップ４のセ・ノド出力はトランジスタ
５のベースに供給される。発振回路２はトランジスタ５
を介して接地されている。In FIG. 1, reference numeral 3 denotes a delay circuit, which delays a clock stop signal SST, which is sent out from the microcomputer 1 to the outside in synchronization with the standby command SBY, by a certain period of time, and inputs the delayed clock signal SST to the cent terminal of the flip flop 4. An external operation command OP is supplied to the reset terminal of this flip-flop 4. The second node output of flip-flop 4 is supplied to the base of transistor 5. Oscillation circuit 2 is transistor 5
is grounded through.
この構成においては、発振回路２が送出するクロックＣ
Ｌはマイクロコンピュータ１の内部ゲ）ＩＡを通して内
部の各部に供給される。待機指令ＳＢＹが発生すると、
内部ゲー）ＩＡはゲートを閉じ、クロック停止指令ＳＳ
Ｔが遅延回路３を通し、フリップフロップ４に到達する
。これによりフリップフロップ４がセットされて、その
セット出力がＨレベルになり、トランジスタ５がＯＮＬ
、て、発振回路２が接地され、該発振回路２は発振動作
を停止する。外部動作指令ｏｐがマイクロコンピュータ
１に与えられると、内部ゲー）ＩＡがゲトするとともに
フリップフロップ４がリセットされて、トランジスタ５
がＯＦＦするので、発振回路２は発振動作を開始し、ク
ロックＣＬが内部ゲー）ＩＡを通して内部の上記各部に
供給される。In this configuration, the clock C sent out by the oscillation circuit 2
L is supplied to each internal part of the microcomputer 1 through an internal gate (IA). When standby command SBY occurs,
Internal game) IA closes the gate and issues a clock stop command SS
T passes through the delay circuit 3 and reaches the flip-flop 4. As a result, flip-flop 4 is set, its set output becomes H level, and transistor 5 turns ON.
, the oscillation circuit 2 is grounded, and the oscillation circuit 2 stops its oscillation operation. When the external operation command OP is given to the microcomputer 1, the internal gate (IA) is turned on, the flip-flop 4 is reset, and the transistor 5 is turned on.
is turned off, the oscillation circuit 2 starts oscillation operation, and the clock CL is supplied to each of the above-mentioned internal parts through the internal game (IA).
なお、第２図に遅延回路３、フリップフロップ４、トラ
ンジスタ５からなる発振制御回路および発振回路２の一
部をＩＣ回路にまとめた例を示す。Incidentally, FIG. 2 shows an example in which an oscillation control circuit consisting of a delay circuit 3, a flip-flop 4, and a transistor 5 and a part of the oscillation circuit 2 are combined into an IC circuit.
この発明は以上説明した通り、マイクロコンピュータの
外部動作指令と待機指令を利用して、外部発振回路の動
作を制御する構成としたことにより、外部発振回路の無
駄な発振動作を無くすことができるので、従来に比し、
消費電力を低減することができる。As explained above, this invention is configured to control the operation of the external oscillation circuit using the external operation command and standby command of the microcomputer, thereby eliminating unnecessary oscillation of the external oscillation circuit. , compared to the conventional
Power consumption can be reduced.
第１図および第２図はこの発明の実施例を示す回路図、
第３図は従来の外部発振回路とマイクロコンピュータの
関係を示す回路図である。
図において、１−マイクロコンピュータ、２発振回路、
３−・デイレイ回路、４−フリップフロップ、５−・−
トランジスタ
なお、図中、同一符号は同一または相当部分を示す。1 and 2 are circuit diagrams showing embodiments of the present invention,
FIG. 3 is a circuit diagram showing the relationship between a conventional external oscillation circuit and a microcomputer. In the figure, 1 - microcomputer, 2 oscillation circuit,
3-・Delay circuit, 4-Flip-flop, 5-・-
Note that in the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
クを外部から供給し、上記クロックが上記マイクロコン
ピュータの上記スタンバイ時に生起する待機指令を受け
てゲートする内部ゲートを通して使用される外部発振回
路において、上記待機指令に同期してマイクロコンピュ
ータから送出される信号を遅延回路を通し受信して上記
発振回路の出力動作を停止させ、上記マイクロコンピュ
ータに対する外部動作指令を受けて上記発振回路の上記
出力動作の停止を解除する発振制御回路を設けたことを
特徴とする外部発振回路。A clock for a microcomputer having a standby function is supplied from the outside, and the clock is synchronized with the standby command in an external oscillation circuit used through an internal gate that gates in response to a standby command generated during standby of the microcomputer. oscillation control that receives a signal sent from the microcomputer through a delay circuit to stop the output operation of the oscillation circuit, and releases the stoppage of the output operation of the oscillation circuit in response to an external operation command to the microcomputer; An external oscillation circuit characterized by being provided with a circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213684A JPH0377113A (en) | 1989-08-19 | 1989-08-19 | External oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213684A JPH0377113A (en) | 1989-08-19 | 1989-08-19 | External oscillation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377113A true JPH0377113A (en) | 1991-04-02 |
Family
ID=16643271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213684A Pending JPH0377113A (en) | 1989-08-19 | 1989-08-19 | External oscillation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377113A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0656579A2 (en) * | 1993-12-01 | 1995-06-07 | Advanced Micro Devices, Inc. | Power management for computer system |
-
1989
- 1989-08-19 JP JP1213684A patent/JPH0377113A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0656579A2 (en) * | 1993-12-01 | 1995-06-07 | Advanced Micro Devices, Inc. | Power management for computer system |
| EP0656579A3 (en) * | 1993-12-01 | 1995-08-02 | Advanced Micro Devices Inc | Power management for computer system. |
| US5628020A (en) * | 1993-12-01 | 1997-05-06 | Advanced Micro Devices | System oscillator gating technique for power management within a computer system |
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