JPH03288228A - 情報処理装置 - Google Patents
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- JPH03288228A JPH03288228A JP2089638A JP8963890A JPH03288228A JP H03288228 A JPH03288228 A JP H03288228A JP 2089638 A JP2089638 A JP 2089638A JP 8963890 A JP8963890 A JP 8963890A JP H03288228 A JPH03288228 A JP H03288228A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特にマイクロプログラム
により命令を処理する情報処理装置におけるマイクロプ
ログラムの分岐判定に関する。
により命令を処理する情報処理装置におけるマイクロプ
ログラムの分岐判定に関する。
従来技術
従来、マイクロプログラムにおける分岐判定は、ハード
ウェアにより各種の分岐判定条件を出力し、それら分岐
判定条件のうちマイクロ命令語に示されている分岐判定
条件を選択するための分岐条件選択ビットに応じて選択
し、その選択された分岐判定条件でマイクロプログラム
か格納されている制御記憶のアドレスを切換えることに
よって行われていた。
ウェアにより各種の分岐判定条件を出力し、それら分岐
判定条件のうちマイクロ命令語に示されている分岐判定
条件を選択するための分岐条件選択ビットに応じて選択
し、その選択された分岐判定条件でマイクロプログラム
か格納されている制御記憶のアドレスを切換えることに
よって行われていた。
すなわち、第６図に示すように、分岐条件レジスタ１５
に装置内のハードウェア（図示せず）からの各種信号を
信号線１２５を介して格納し、これらの各種信号を分岐
判定条件としている。
に装置内のハードウェア（図示せず）からの各種信号を
信号線１２５を介して格納し、これらの各種信号を分岐
判定条件としている。
分岐条件レジスタ１５に格納される信号としては、演算
結果のゼロ検出信号、サインビット信号、桁上げ信号、
オーバフロー検出信号、装置内の各種フラグ、モード信
号などがある。
結果のゼロ検出信号、サインビット信号、桁上げ信号、
オーバフロー検出信号、装置内の各種フラグ、モード信
号などがある。
また、分岐条件選択レジスタ７には先行するマイクロ命
令の分岐条件選択ビット１０７が格納される。
令の分岐条件選択ビット１０７が格納される。
よって、分岐条件選択回路１６ては分岐条件レジスタ１
５からの各種信号１２６のうち一つの信号が分岐条件選
択レジスタ７からの分岐条件選択ビット１１０により選
択され、その選択された出力信号１２７は制御記憶アド
レスレジスタ４に出力される。
５からの各種信号１２６のうち一つの信号が分岐条件選
択レジスタ７からの分岐条件選択ビット１１０により選
択され、その選択された出力信号１２７は制御記憶アド
レスレジスタ４に出力される。
制御記憶アドレスレジスタ４ては分岐条件選択回路１６
からの出力信号１２７により、制御記憶アドレスレジス
タ４の内容に＋１加算した値１０５または制御記憶５に
格納されている直前のマイクロ命令で指定された分岐先
マイクロ命令アドレス１０８のいずれかが選択され、そ
の選択されたアドレス１０４が制御記憶５への次のアド
レスとして格納される。
からの出力信号１２７により、制御記憶アドレスレジス
タ４の内容に＋１加算した値１０５または制御記憶５に
格納されている直前のマイクロ命令で指定された分岐先
マイクロ命令アドレス１０８のいずれかが選択され、そ
の選択されたアドレス１０４が制御記憶５への次のアド
レスとして格納される。
したがって、次のサイクルでは制御記憶アドレスレジス
タ４からのアドレス１０４により制御記憶５からマイク
ロ命令が読出され、このマイクロ命令の情報処理装置制
御情報１０６が制御レジスタ６に、分岐条件選択ビット
１０７が分岐条件選択レジスタ７に夫々格納され、分岐
先マイクロ命令アドレス１０８が制御記憶アドレスレジ
スタ４に出力される。
タ４からのアドレス１０４により制御記憶５からマイク
ロ命令が読出され、このマイクロ命令の情報処理装置制
御情報１０６が制御レジスタ６に、分岐条件選択ビット
１０７が分岐条件選択レジスタ７に夫々格納され、分岐
先マイクロ命令アドレス１０８が制御記憶アドレスレジ
スタ４に出力される。
制御レジスタ６に格納された情報処理装置制御情報は信
号線１０９を介して情報処理装置内の各回路（図示せず
）に送出される。
号線１０９を介して情報処理装置内の各回路（図示せず
）に送出される。
このような従来のマイクロプログラムの分岐判定では、
分岐条件レジスタ１５に格納された分岐判定条件の選択
をすべてマイクロ命令内の分岐条件選択ビット１０７で
行っているので、選択される分岐判定条件の種類の数か
分岐条件選択ビット１０７のビット数で決まってしまう
ため、選択される分岐判定条件の種類の数を増やすには
マイクロ命令内の分岐条件選択ビット１０７のビット数
を増やさなければならず、分岐条件選択ビット１０７の
ビット数を増やすのに制御記憶５の容量を増やさなけれ
ばならず、金物量を多く使用しなければならないという
欠点がある。
分岐条件レジスタ１５に格納された分岐判定条件の選択
をすべてマイクロ命令内の分岐条件選択ビット１０７で
行っているので、選択される分岐判定条件の種類の数か
分岐条件選択ビット１０７のビット数で決まってしまう
ため、選択される分岐判定条件の種類の数を増やすには
マイクロ命令内の分岐条件選択ビット１０７のビット数
を増やさなければならず、分岐条件選択ビット１０７の
ビット数を増やすのに制御記憶５の容量を増やさなけれ
ばならず、金物量を多く使用しなければならないという
欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、金物量を増やすことなく、選択される分
岐判定条件の種類の数を増やすことができる情報処理装
置の提供を目的とする。
されたもので、金物量を増やすことなく、選択される分
岐判定条件の種類の数を増やすことができる情報処理装
置の提供を目的とする。
発明の構成
本発明による情報処理装置は、複数の分岐条件からなる
第１の分岐条件群と、前記複数の分岐条件とは異なる複
数の分岐条件からなる第２の分岐条件群とを格納する格
納手段と、前記格納手段に格納された前記第１および第
２の分岐条件群のうち一方を特定信号に応じて選択する
選択手段と、前記選択手段により選択された分岐条件群
の中の一つの分岐条件により分岐判定を行う手段とを有
することを特徴とする。
第１の分岐条件群と、前記複数の分岐条件とは異なる複
数の分岐条件からなる第２の分岐条件群とを格納する格
納手段と、前記格納手段に格納された前記第１および第
２の分岐条件群のうち一方を特定信号に応じて選択する
選択手段と、前記選択手段により選択された分岐条件群
の中の一つの分岐条件により分岐判定を行う手段とを有
することを特徴とする。
実施例
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、分岐条件レジスタ１は情報処理装置の
ハードウェア（図示せず）により発生される各種信号か
らなる１６ビツトの分岐判定条件が格納され、その分岐
判定条件はマイクロプログラムの分岐を判定するために
使用される。
る。図において、分岐条件レジスタ１は情報処理装置の
ハードウェア（図示せず）により発生される各種信号か
らなる１６ビツトの分岐判定条件が格納され、その分岐
判定条件はマイクロプログラムの分岐を判定するために
使用される。
分岐条件選択回路２は分岐条件レジスタ１に保持されて
いる分岐判定条件１００，１０１を命令情報レジスタ９
からの出力信号１１３により選択し、分岐判定条件を１
６ビツトから８ビツトに絞る。
いる分岐判定条件１００，１０１を命令情報レジスタ９
からの出力信号１１３により選択し、分岐判定条件を１
６ビツトから８ビツトに絞る。
分岐条件選択回路３は分岐条件選択回路２がらの８ビツ
トの分岐判定条件１０２の中から、分岐条件選択レジス
タ７からの３ビツトの分岐条件選択ビット１１０に応じ
て１ビツトの分岐判定条件を選択し、その選択した出力
信号１０３を制御記憶アドレスレジスタ４に出力する。
トの分岐判定条件１０２の中から、分岐条件選択レジス
タ７からの３ビツトの分岐条件選択ビット１１０に応じ
て１ビツトの分岐判定条件を選択し、その選択した出力
信号１０３を制御記憶アドレスレジスタ４に出力する。
制御記憶アドレスレジスタ４では分岐条件選択回路３か
らの出力信号１０３により、制御記憶アドレスレジスタ
４の内容に＋１加算した値１０５または制御記憶５に格
納されている直前のマイクロ命令で指定された分岐先マ
イクロ命令アドレス１０ｇのいずれかが選択され、その
選択されたアドレス１０４が制御記憶５への次のアドレ
スとして格納される。
らの出力信号１０３により、制御記憶アドレスレジスタ
４の内容に＋１加算した値１０５または制御記憶５に格
納されている直前のマイクロ命令で指定された分岐先マ
イクロ命令アドレス１０ｇのいずれかが選択され、その
選択されたアドレス１０４が制御記憶５への次のアドレ
スとして格納される。
制御記憶５は各々情報処理装置制御情報と分岐条件選択
ビットと分岐先マイクロ命令アドレスとからなる複数の
マイクロ命令、すなわちマイクロプログラムが格納され
ている。
ビットと分岐先マイクロ命令アドレスとからなる複数の
マイクロ命令、すなわちマイクロプログラムが格納され
ている。
制御レジスタ６には制御記憶５から読出されたマイクロ
命令の情報処理装置制御情報１０６、すなわち情報処理
装置の制御を行うための情報が格納され、該情報処理装
置制御情報は信号線１０８を介して情報処理装置内の各
回路（図示せず）に送出される。
命令の情報処理装置制御情報１０６、すなわち情報処理
装置の制御を行うための情報が格納され、該情報処理装
置制御情報は信号線１０８を介して情報処理装置内の各
回路（図示せず）に送出される。
分岐条件選択レジスタ７は先行するマイクロ命令で指定
された３ビツトの分岐条件選択ビット１０７、すなわち
後続するマイクロ命令の分岐の判定にはどの種の分岐条
件を用いて行うかを指定する情報を保持している。
された３ビツトの分岐条件選択ビット１０７、すなわち
後続するマイクロ命令の分岐の判定にはどの種の分岐条
件を用いて行うかを指定する情報を保持している。
命令デコーダ８は現在実行中のマイクロプログラムの命
令１１１をデコードして該命令が指定された命令である
か否かを判定し、その判定結果信号１１２を命令情報レ
ジスタ９に出力する。
令１１１をデコードして該命令が指定された命令である
か否かを判定し、その判定結果信号１１２を命令情報レ
ジスタ９に出力する。
命令情報レジスタ９は命令デコーダ８からの判定結果信
号１１２を保持する。すなわち、命令情報レジスタ９は
実行している命令が指定された命令である否かの判定結
果を示す１ビツトの情報を保持している。
号１１２を保持する。すなわち、命令情報レジスタ９は
実行している命令が指定された命令である否かの判定結
果を示す１ビツトの情報を保持している。
第２図は第１図の制御記憶５に格納されたマイクロ命令
の形式を示す図である。図において、マイクロ命令Ａは
情報処理装置制御情報Ａ１と、分岐条件選択ビットＡ２
と、分岐先マイクロ命令アドレスＡ３とがらなっている
。
の形式を示す図である。図において、マイクロ命令Ａは
情報処理装置制御情報Ａ１と、分岐条件選択ビットＡ２
と、分岐先マイクロ命令アドレスＡ３とがらなっている
。
情報処理装置制御情報ＡＩ−は情報処理装置の動作を制
御するビットであり、制御記憶５がら読出されて制御レ
ジスタ６に格納される。
御するビットであり、制御記憶５がら読出されて制御レ
ジスタ６に格納される。
分岐条件選択ピッ１−Ａ２は次のマイクロ命令の分岐で
どの種の分岐条件を使用するがを指示するビットであり
、制御記憶５がら読出されて分岐条件選択レジスタ７に
格納される。
どの種の分岐条件を使用するがを指示するビットであり
、制御記憶５がら読出されて分岐条件選択レジスタ７に
格納される。
分岐先マイクロ命令アドレスＡ３はマイクロ命令で分岐
を行うときに次のマイクロ命令のアドレスを指示するビ
ットであり、制御記憶５から読出されて制御記憶アドレ
スレジスタ４に出力される。
を行うときに次のマイクロ命令のアドレスを指示するビ
ットであり、制御記憶５から読出されて制御記憶アドレ
スレジスタ４に出力される。
これら第１図および第２図を用いて本発明の一実施例の
動作について説明する。
動作について説明する。
ある命令を実行するとき、該命令１１１を命令デコーダ
８でデコードすることにより、該命令１１１が指定され
た命令か否かが判定され、その１ビツトの判定結果１１
２か命令情報レジスタ９に保持される。
８でデコードすることにより、該命令１１１が指定され
た命令か否かが判定され、その１ビツトの判定結果１１
２か命令情報レジスタ９に保持される。
情報処理装置のハードウェアは命令を実行しながら次々
にマイクロ命令の分岐条件を発生して分岐条件レジスタ
１に格納する。
にマイクロ命令の分岐条件を発生して分岐条件レジスタ
１に格納する。
分岐条件選択回路２では命令情報レジスタ９からの１ビ
ツトの出力信号１１３に応じて分岐条件レジスタ１に保
持されている１６ビツトの分岐判定条件を８ビツトに絞
る。
ツトの出力信号１１３に応じて分岐条件レジスタ１に保
持されている１６ビツトの分岐判定条件を８ビツトに絞
る。
すなわち、ある一つの命令を実行するマイクロプログラ
ムの中で、分岐条件レジスタ１に保持された分岐判定条
件のうち半分の条件をその命令のマイクロプログラムの
分岐判定の条件とすることができる。
ムの中で、分岐条件レジスタ１に保持された分岐判定条
件のうち半分の条件をその命令のマイクロプログラムの
分岐判定の条件とすることができる。
分岐条件選択回路２て選択された分岐判定条件１０２は
、分岐条件選択回路３により分岐条件選択レジスタ７か
らの３ビツトの分岐条件選択ビット１１０に応じてその
中の１ビツトが選択され、その選択された出力信号１０
３が制御記憶アドレスレジスタ４に出力される。
、分岐条件選択回路３により分岐条件選択レジスタ７か
らの３ビツトの分岐条件選択ビット１１０に応じてその
中の１ビツトが選択され、その選択された出力信号１０
３が制御記憶アドレスレジスタ４に出力される。
制御記憶アドレスレジスタ４では分岐条件選択回路３か
らの出力信号１０３により、制御記憶アドレスレジスタ
４の内容に＋１加算した値１０５または制御記憶５に格
納されている直前のマイクロ命令で指定された分岐先マ
イクロ命令アドレス１０８のいずれかが選択され、その
選択されたアドレスが制御記憶５への次のアドレス１０
４として格納される。
らの出力信号１０３により、制御記憶アドレスレジスタ
４の内容に＋１加算した値１０５または制御記憶５に格
納されている直前のマイクロ命令で指定された分岐先マ
イクロ命令アドレス１０８のいずれかが選択され、その
選択されたアドレスが制御記憶５への次のアドレス１０
４として格納される。
制御記憶アドレスレジスタ４に新しいアドレスが格納さ
れると、制御記憶５がらはそのアドレス１０４により次
のマイクロ命令Ａが読出され、そのマイクロ命令Ａの情
報処理装置制御情報ＡＩと分岐条件選択ビットＡ２と分
岐先マイクロ命令アドレスＡ８とが夫々制御レジスタ６
と分岐条件選択レジスタ７と制御記憶アドレスレジスタ
４とに出力される。
れると、制御記憶５がらはそのアドレス１０４により次
のマイクロ命令Ａが読出され、そのマイクロ命令Ａの情
報処理装置制御情報ＡＩと分岐条件選択ビットＡ２と分
岐先マイクロ命令アドレスＡ８とが夫々制御レジスタ６
と分岐条件選択レジスタ７と制御記憶アドレスレジスタ
４とに出力される。
したがって、分岐判定条件が１６ビツトある場合には従
来の方法では制御記憶５に４ビツトの分岐条件選択ビッ
トを持たなければならないが、本実施例のように分岐条
件選択回路２て命令情報レジスタ９からの１ビツトの出
力信号１１３に応じて分岐条件レジスタ１に保持されて
いる１６ビツトの分岐判定条件を半分の８ビツトに絞れ
ば、３ビツトの分岐条件選択ビット１１０を持つたけで
よい。
来の方法では制御記憶５に４ビツトの分岐条件選択ビッ
トを持たなければならないが、本実施例のように分岐条
件選択回路２て命令情報レジスタ９からの１ビツトの出
力信号１１３に応じて分岐条件レジスタ１に保持されて
いる１６ビツトの分岐判定条件を半分の８ビツトに絞れ
ば、３ビツトの分岐条件選択ビット１１０を持つたけで
よい。
たとえば、演算結果がＯのときに点灯するフラグＸと、
演算結果が負のときに点灯するフラグＹとがあり、これ
らフラグＸとフラグＹとのうち一方が分岐条件選択回路
２で選択されるものとする。
演算結果が負のときに点灯するフラグＹとがあり、これ
らフラグＸとフラグＹとのうち一方が分岐条件選択回路
２で選択されるものとする。
この場合、命令デコーダ８で演算結果が０のときに分岐
する命令Ｂがデコードされると、分岐条件選択回路２で
は命令情報レジスタ９からの出力信号１１３によりフラ
グＸが選択され、このフラグＸの値により分岐条件選択
回路３および制御記憶アドレスレジスタ４て命令Ｂの分
岐判定が行われる。
する命令Ｂがデコードされると、分岐条件選択回路２で
は命令情報レジスタ９からの出力信号１１３によりフラ
グＸが選択され、このフラグＸの値により分岐条件選択
回路３および制御記憶アドレスレジスタ４て命令Ｂの分
岐判定が行われる。
また、命令デコーダ８で演算結果が負のときに分岐する
命令Ｃがデコードされると、分岐条件選択回路２では命
令情報レジスタ９がらの出力信号１１３によりフラグＹ
が選択され、このフラグＹの値により分岐条件選択回路
３および制御記憶アドレスレジスタ４で命令Ｃの分岐判
定が行われる。
命令Ｃがデコードされると、分岐条件選択回路２では命
令情報レジスタ９がらの出力信号１１３によりフラグＹ
が選択され、このフラグＹの値により分岐条件選択回路
３および制御記憶アドレスレジスタ４で命令Ｃの分岐判
定が行われる。
第３図は本発明の他の実施例の構成を示すブロック図で
ある。図において、本発明の他の実施例は制御レジスタ
６の出力の一部１１４をマイクロ命令デコーダ１ｏてデ
コードしてそのデコーダ出力１１５．１１６によりモー
ドレジスタ１１の内容を変更し、このモードレジスタ１
１の出力信号１１７に応じて分岐条件選択回路２で分岐
条件レジスタ１の１６ビツトの分岐判定条件を半分の８
ビツトに絞るようにした以外は、第１図に示す本発明の
一実施例と同様の構成となっており、同一部品には同一
符号を付しである。また、その同一部品の動作も同様で
ある。
ある。図において、本発明の他の実施例は制御レジスタ
６の出力の一部１１４をマイクロ命令デコーダ１ｏてデ
コードしてそのデコーダ出力１１５．１１６によりモー
ドレジスタ１１の内容を変更し、このモードレジスタ１
１の出力信号１１７に応じて分岐条件選択回路２で分岐
条件レジスタ１の１６ビツトの分岐判定条件を半分の８
ビツトに絞るようにした以外は、第１図に示す本発明の
一実施例と同様の構成となっており、同一部品には同一
符号を付しである。また、その同一部品の動作も同様で
ある。
すなわち、命令を実行しているマイクロプログラム中の
特定のマイクロ命令の一部のビットがマイクロ命令デコ
ーダ１ｏでデコードされたときに、デコーダ出力１１５
によりモードレジスタ１１に“１”がセットされ、他の
特定のマイクロ命令の一部のビットがマイクロ命令デコ
ーダ１０でデコードされたときに、デコーダ出力１１Ｂ
によりモードレジスタ１１がリセットされるようになっ
ている。
特定のマイクロ命令の一部のビットがマイクロ命令デコ
ーダ１ｏでデコードされたときに、デコーダ出力１１５
によりモードレジスタ１１に“１”がセットされ、他の
特定のマイクロ命令の一部のビットがマイクロ命令デコ
ーダ１０でデコードされたときに、デコーダ出力１１Ｂ
によりモードレジスタ１１がリセットされるようになっ
ている。
これにより、これら特定のマイクロ命令および他の特定
のマイクロ命令をマイクロプログラムに組込むことで、
分岐条件レジスタ］に保持されている分岐判定条件すべ
てを一つの命令の中でマイクロプログラムの分岐の判定
に使用することができる。
のマイクロ命令をマイクロプログラムに組込むことで、
分岐条件レジスタ］に保持されている分岐判定条件すべ
てを一つの命令の中でマイクロプログラムの分岐の判定
に使用することができる。
つまり、一つの命令の中でマイクロプログラムにより分
岐判定条件を変更することができるので、マイクロプロ
グラムの汎用性を増大させることができる。
岐判定条件を変更することができるので、マイクロプロ
グラムの汎用性を増大させることができる。
第４図は本発明の別の実施例の構成を示すブロック図で
ある。図において、本発明の別の実施例は実行中の命令
１１８を命令デコーダ１２でデコードしてそのデコーダ
出力ＬＬ９．１２０によりモードレジスタ１３の内容を
変更し、このモードレジスタ１３の出力信号１２１に応
じて分岐条件選択回路２で分岐条件レジスタ１の１６ビ
ツトの分岐判定条件を半分の８ビツトに絞るようにした
以外は、第１図に示す本発明の一実施例と同様の構成と
なっており、同一部品には同一符号を付しである。また
、その同一部品の動作も同様である。
ある。図において、本発明の別の実施例は実行中の命令
１１８を命令デコーダ１２でデコードしてそのデコーダ
出力ＬＬ９．１２０によりモードレジスタ１３の内容を
変更し、このモードレジスタ１３の出力信号１２１に応
じて分岐条件選択回路２で分岐条件レジスタ１の１６ビ
ツトの分岐判定条件を半分の８ビツトに絞るようにした
以外は、第１図に示す本発明の一実施例と同様の構成と
なっており、同一部品には同一符号を付しである。また
、その同一部品の動作も同様である。
すなわち、特定の命令か命令デコーダ１２でデコードさ
れたときに、デコーダ出力１１９によりモードレジスタ
１３に“１“がセットされ、他の特定の命令が命令デコ
ーダ１２でデコードされたときに、デコーダ出力１２０
によりモードレジスタ１３がリセットされるようになっ
ている。
れたときに、デコーダ出力１１９によりモードレジスタ
１３に“１“がセットされ、他の特定の命令が命令デコ
ーダ１２でデコードされたときに、デコーダ出力１２０
によりモードレジスタ１３がリセットされるようになっ
ている。
これにより、特定の命令が実行されてから他の特定の命
令が実行されるまでの間、モードレジスタ１３には“１
”がセットされ続けるため、その間同じ分岐判定条件を
用いてマイクロプログラムの分岐の判定を行うことがで
きる。
令が実行されるまでの間、モードレジスタ１３には“１
”がセットされ続けるため、その間同じ分岐判定条件を
用いてマイクロプログラムの分岐の判定を行うことがで
きる。
また、特定の命令の実行によりセットされてから、他の
特定の命令の実行によりリセットされるまでの間、モー
ドレジスタ１３には“１１がセットされ続けるため、分
岐判定条件の選択を実行中の命令に依存しないようにす
ることができる。
特定の命令の実行によりリセットされるまでの間、モー
ドレジスタ１３には“１１がセットされ続けるため、分
岐判定条件の選択を実行中の命令に依存しないようにす
ることができる。
第５図は本発明のさらに別の実施例の構成を示すブロッ
ク図である。図において、本発明のさらに別の実施例は
情報処理装置外部から割込み信号１２３が入力されたと
きにモードレジスタ１４がセットされ、制御レジスタ６
の出力の一部１２２によりモードレジスタ１４がリセッ
トされるようにし、このモードレジスタ１４の出力信号
１２４に応じて分岐条件選択回路２て分岐条件レジスタ
１の１６ビツト°の分岐判定条件を半分の８ビツトに絞
るようにした以外は、第１図に示す本発明の一実施例と
同様の構成となっており、同一部品には同一符号を付し
である。また、その同一部品の動作も同様である。
ク図である。図において、本発明のさらに別の実施例は
情報処理装置外部から割込み信号１２３が入力されたと
きにモードレジスタ１４がセットされ、制御レジスタ６
の出力の一部１２２によりモードレジスタ１４がリセッ
トされるようにし、このモードレジスタ１４の出力信号
１２４に応じて分岐条件選択回路２て分岐条件レジスタ
１の１６ビツト°の分岐判定条件を半分の８ビツトに絞
るようにした以外は、第１図に示す本発明の一実施例と
同様の構成となっており、同一部品には同一符号を付し
である。また、その同一部品の動作も同様である。
すなわち、外部からの割込み信号１２３が人、力される
ときにモードレジスタ１４に“１”がセットされ、その
割込み信号１２３により割込み処理を行うマイクロプロ
グラム中の特定のマイクロ命令が実行されたときにモー
ドレジスタ１４がリセットされるようになっている。
ときにモードレジスタ１４に“１”がセットされ、その
割込み信号１２３により割込み処理を行うマイクロプロ
グラム中の特定のマイクロ命令が実行されたときにモー
ドレジスタ１４がリセットされるようになっている。
これにより、外部からの割込み信号１２３によりモード
レジスタ１４に“１”がセットされてから、その割込み
信号１２３により割込み処理を行うマイクロプログラム
中の特定のマイクロ命令が実行されてモードレジスタ１
４に“０”がセットされるまで、モードレジスタ１４に
は“１”がセットされ続けることになるので、割込み時
にしか使用しない分岐判定条件を用いてマイクロプログ
ラムの分岐の判定を行うことができる。
レジスタ１４に“１”がセットされてから、その割込み
信号１２３により割込み処理を行うマイクロプログラム
中の特定のマイクロ命令が実行されてモードレジスタ１
４に“０”がセットされるまで、モードレジスタ１４に
は“１”がセットされ続けることになるので、割込み時
にしか使用しない分岐判定条件を用いてマイクロプログ
ラムの分岐の判定を行うことができる。
このように、分岐条件レジスタ１に格納された１６ビツ
トの分岐判定条件を予め設定された特定信号に応じて分
岐条件選択回路２て半分の８ビツトに絞り、その８ビツ
トの分岐判定条件の中の１ビツトにより分岐判定を行う
ようにすることによって、従来と同じ容量の制御記憶５
を使用しても、分岐判定条件を従来よりも多くの種類の
中から選択することができる。
トの分岐判定条件を予め設定された特定信号に応じて分
岐条件選択回路２て半分の８ビツトに絞り、その８ビツ
トの分岐判定条件の中の１ビツトにより分岐判定を行う
ようにすることによって、従来と同じ容量の制御記憶５
を使用しても、分岐判定条件を従来よりも多くの種類の
中から選択することができる。
したがって、情報処理装置の金物量を増やすことなく、
選択される分岐判定条件の種類の数を増やすことができ
る。
選択される分岐判定条件の種類の数を増やすことができ
る。
また、分岐判定の条件の種類を従来と同じとするならば
、制御記憶５の容量を従来よりも減少させることができ
る。
、制御記憶５の容量を従来よりも減少させることができ
る。
尚、本発明の各実施例においては分岐判定条件を１６ビ
ツトの中から１ビツトを選択するようにしたが、この分
岐判定条件が何ビ・ソトの場合にても適用することがで
き、これに限定されな（箋。
ツトの中から１ビツトを選択するようにしたが、この分
岐判定条件が何ビ・ソトの場合にても適用することがで
き、これに限定されな（箋。
発明の詳細
な説明したように本発明によれば、複数の分岐条件から
なる第１の分岐条件群と、その複数の分岐条件とは異な
る複数の分岐条件からなる第２の分岐条件群とのうち一
方を特定信号に応じて選択し、その選択された分岐条件
群の中の一つの分岐条件により分岐判定を行うようにす
ることによって、金物量を増やすことなく、選択される
分岐判定条件の種類の数を増やすことができると−）う
効果がある。
なる第１の分岐条件群と、その複数の分岐条件とは異な
る複数の分岐条件からなる第２の分岐条件群とのうち一
方を特定信号に応じて選択し、その選択された分岐条件
群の中の一つの分岐条件により分岐判定を行うようにす
ることによって、金物量を増やすことなく、選択される
分岐判定条件の種類の数を増やすことができると−）う
効果がある。
第１図は本発明の一実施例の構成を示すプロ・ンク図、
第２図は第１図の制御記憶に格納されたマイクロ命令の
形式を示す図、第３図は本発明の他の実施例の構成を示
すブロック図、第４図は本発明の別の実施例の構成を示
すブロック図、第５図は本発明のさらに別の実施例の構
成を示すブロック図、第６図は従来例の構成を示すブロ
ック図である。 主要部分の符号の説明 １・・・・・・分岐条件レジスタ ２．３・・・・・・分岐条件選択回路 ４・・・・・・制御記憶アドレスレジスタ５・・・・・
・制御記憶 ６・・・・・・制御レジスタ ７・・・・・・分岐条件選択レジスタ ８．１２・・・・・・命令デコーダ ９・・・・・・命令情報レジスタ
第２図は第１図の制御記憶に格納されたマイクロ命令の
形式を示す図、第３図は本発明の他の実施例の構成を示
すブロック図、第４図は本発明の別の実施例の構成を示
すブロック図、第５図は本発明のさらに別の実施例の構
成を示すブロック図、第６図は従来例の構成を示すブロ
ック図である。 主要部分の符号の説明 １・・・・・・分岐条件レジスタ ２．３・・・・・・分岐条件選択回路 ４・・・・・・制御記憶アドレスレジスタ５・・・・・
・制御記憶 ６・・・・・・制御レジスタ ７・・・・・・分岐条件選択レジスタ ８．１２・・・・・・命令デコーダ ９・・・・・・命令情報レジスタ
Claims (5)
- （１）複数の分岐条件からなる第１の分岐条件群と、前
記複数の分岐条件とは異なる複数の分岐条件からなる第
２の分岐条件群とを格納する格納手段と、前記格納手段
に格納された前記第１および第２の分岐条件群のうち一
方を特定信号に応じて選択する選択手段と、前記選択手
段により選択された分岐条件群の中の一つの分岐条件に
より分岐判定を行う手段とを有することを特徴とする情
報処理装置。 - （２）複数の分岐条件からなる第１の分岐条件群と、前
記複数の分岐条件とは異なる複数の分岐条件からなる第
２の分岐条件群とを格納する格納手段と、前記格納手段
に格納された前記第１および第２の分岐条件群のうち一
方を外部指令に応じて選択する選択手段と、前記選択手
段により選択された分岐条件群の中の一つの分岐条件に
より分岐判定を行う手段とを有することを特徴とする情
報処理装置。 - （３）複数の分岐条件からなる第１の分岐条件群と、前
記複数の分岐条件とは異なる複数の分岐条件からなる第
２の分岐条件群とを格納する格納手段と、前記格納手段
に格納された前記第１および第２の分岐条件群のうち一
方を処理中の命令の種別に応じて選択する選択手段と、
前記選択手段により選択された分岐条件群の中の一つの
分岐条件により分岐判定を行う手段とを有することを特
徴とする情報処理装置。 - （４）複数の分岐条件からなる第１の分岐条件群と、前
記複数の分岐条件とは異なる複数の分岐条件からなる第
２の分岐条件群とを格納する格納手段と、処理中のマイ
クロプログラム内のマイクロ命令により設定されたモー
ドを保持するモード保持手段と、前記格納手段に格納さ
れた前記第１および第２の分岐条件群のうち一方を前記
モード保持手段に保持された前記モードに応じて選択す
る選択手段と、前記選択手段により選択された分岐条件
群の中の一つの分岐条件により分岐判定を行う手段とを
有することを特徴とする情報処理装置。 - （５）複数の分岐条件からなる第１の分岐条件群と、前
記複数の分岐条件とは異なる複数の分岐条件からなる第
２の分岐条件群とを格納する格納手段と、処理中の命令
により設定されたモードを保持するモード保持手段と、
前記格納手段に格納された前記第１および第２の分岐条
件群のうち一方を前記モード保持手段に保持された前記
モードに応じて選択する選択手段と、前記選択手段によ
り選択された分岐条件群の中の一つの分岐条件により分
岐判定を行う手段とを有することを特徴とする情報処理
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089638A JPH03288228A (ja) | 1990-04-04 | 1990-04-04 | 情報処理装置 |
| US07/680,397 US5319756A (en) | 1990-04-04 | 1991-04-04 | Information processing system capable of handling an increased number of branch conditions without an increase of memory capacity of a control memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089638A JPH03288228A (ja) | 1990-04-04 | 1990-04-04 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03288228A true JPH03288228A (ja) | 1991-12-18 |
Family
ID=13976316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2089638A Pending JPH03288228A (ja) | 1990-04-04 | 1990-04-04 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5319756A (ja) |
| JP (1) | JPH03288228A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644741A (en) * | 1993-10-18 | 1997-07-01 | Cyrix Corporation | Processor with single clock decode architecture employing single microROM |
| US5794026A (en) * | 1993-10-18 | 1998-08-11 | National Semiconductor | Microprocessor having expedited execution of condition dependent instructions |
| US11977890B2 (en) * | 2021-12-30 | 2024-05-07 | Advanced Micro Devices, Inc. | Stateful microcode branching |
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|---|---|---|---|---|
| JPS50128950A (ja) * | 1974-03-29 | 1975-10-11 | ||
| JPS5182650A (ja) * | 1974-12-27 | 1976-07-20 | Nippon Electric Co | |
| JPS56137445A (en) * | 1980-03-27 | 1981-10-27 | Fujitsu Ltd | Conditional branch control system |
| JPS6191727A (ja) * | 1984-10-12 | 1986-05-09 | Fujitsu Ltd | 情報引継ぎ方式 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3967104A (en) * | 1974-11-26 | 1976-06-29 | Texas Instruments Incorporated | Direct and indirect addressing in an electronic digital calculator |
| US4338661A (en) * | 1979-05-21 | 1982-07-06 | Motorola, Inc. | Conditional branch unit for microprogrammed data processor |
| JPS56149646A (en) * | 1980-04-21 | 1981-11-19 | Toshiba Corp | Operation controller |
| EP0500151B1 (en) * | 1985-11-08 | 2000-03-01 | Nec Corporation | Microprogram control unit |
| US4974155A (en) * | 1988-08-15 | 1990-11-27 | Evans & Sutherland Computer Corp. | Variable delay branch system |
| DE68927218T2 (de) * | 1988-10-18 | 1997-02-06 | Hewlett Packard Co | Verfahren und Vorrichtung für Zustandskode in einem Zentralprozessor |
-
1990
- 1990-04-04 JP JP2089638A patent/JPH03288228A/ja active Pending
-
1991
- 1991-04-04 US US07/680,397 patent/US5319756A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50128950A (ja) * | 1974-03-29 | 1975-10-11 | ||
| JPS5182650A (ja) * | 1974-12-27 | 1976-07-20 | Nippon Electric Co | |
| JPS56137445A (en) * | 1980-03-27 | 1981-10-27 | Fujitsu Ltd | Conditional branch control system |
| JPS6191727A (ja) * | 1984-10-12 | 1986-05-09 | Fujitsu Ltd | 情報引継ぎ方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5319756A (en) | 1994-06-07 |
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