JPH03261168A - Bicmos integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［〜産業上の利用分野］
本発明は、Ｂ ｉ ＣＭＯＳ集積回路装置に関し、特に
、そのゲート電極を構成する配線層の構造に関する。DETAILED DESCRIPTION OF THE INVENTION [-Field of Industrial Application] The present invention relates to a B i CMOS integrated circuit device, and particularly to the structure of a wiring layer constituting a gate electrode thereof.
［従来の技術］
Ｂ ｉ ＣＭＯＳ集積回路は、バイポーラ・トランジス
タ（以下、ＢｉｐＴｒと記す）と相補型電界効果トラン
ジスタ（以下、ＣＭＯＳと記す〉とを組合わせて構成さ
れた半導体装置であり、高速性、低消費電力の特長を兼
ね備えた半導体装置として知られている。而して、この
種Ｂ ｉ ＣＭＯＳ集積回路装置を構成するに当たって
は、ＢｉｐＴｒおよびＣＭＯＳの両デバイスが高速に動
作しうるようにすることに留意が払われる。[Prior Art] A B i CMOS integrated circuit is a semiconductor device configured by combining a bipolar transistor (hereinafter referred to as BipTr) and a complementary field effect transistor (hereinafter referred to as CMOS), and has high speed performance. , is known as a semiconductor device that has the feature of low power consumption. Therefore, when configuring this type of B i CMOS integrated circuit device, it is necessary to ensure that both BipTr and CMOS devices can operate at high speed. Attention is paid to this.
ＢｉｐＴｒの高速化のためにはベースおよびエミッタ接
合の浅型化が必須であり、そして、浅い工ミッタ接合を
形成するためには、薄い多結晶シリコン層を介して接合
を形成する必要がある。In order to increase the speed of BipTr, it is essential to make the base and emitter junctions shallower, and in order to form a shallow emitter junction, it is necessary to form the junction through a thin polycrystalline silicon layer.
また、ＣＭＯＳの高速化のためには、配線遅延を下げる
べくゲート電極となる配線層の抵抗を下げなければなら
ない。そのため、この種ＣＭＯ３においては、多結晶シ
リコンのみによりゲート電極を構成することはできない
。従って、ＢｉＣＭ○５ｔＡＮ回路では、ゲートを極と
なる配線層とエミッタ電極となる配線層を各々独立に形
成する必要がある。Furthermore, in order to increase the speed of CMOS, it is necessary to reduce the resistance of the wiring layer that becomes the gate electrode in order to reduce the wiring delay. Therefore, in this type of CMO 3, the gate electrode cannot be formed only from polycrystalline silicon. Therefore, in the BiCM○5tAN circuit, it is necessary to independently form a wiring layer in which the gate becomes the pole and a wiring layer in which the emitter electrode becomes the electrode.
第４図（ａ）は従来のＢ ｉ ＣＭＯ３集積回路装置の
断面図であり、第４図（ｂ）はそのゲート電極とＡ、＆
電極および抵抗との接続部分を示す平面図、第４図（ｃ
）は第４図（ｂ）のＩＶ−ＩＶ線断面図である［第４図
（ｃ）において、半導体基板内の各領域の図示は省略さ
れている。尚、他の図面においても半導体基板内の各領
域の図示は適宜省略されている。］。FIG. 4(a) is a cross-sectional view of a conventional B i CMO3 integrated circuit device, and FIG. 4(b) is a cross-sectional view of its gate electrode, A, &
A plan view showing the connection part with the electrode and the resistor, FIG. 4(c)
) is a sectional view taken along the line IV-IV in FIG. 4(b) [In FIG. 4(c), illustration of each region within the semiconductor substrate is omitted. Note that illustration of each region within the semiconductor substrate is appropriately omitted in other drawings as well. ].
第４図において、王はｐ型シリコン基板、２．３は、そ
れぞれシリコン基板１の表面に設けられたｎ型埋め込み
層とｐ型埋め込み層、４はシリコン基板１上に形成され
たｎ型エピタキシャル層、５．６は、それぞれｎ型エピ
タキシャル層４中に形成されたｎウェルとｐウェル、７
は素子間を分離するフィールド絶縁膜、８はゲート絶縁
膜、９は高濃度にｎ型不純物がドープされた膜厚１００
０〜２５００人の第１の多結晶シリコン膜２１、シリコ
ンが添加されたタングステン等からなる高融点金属膜２
２および膜厚２００〜５００人の第２の多結晶シリコン
膜２３の３層構造からなる、ゲート電極を含む第１層配
線、１０はゲート電極をマスクとして形成されたｎチャ
ネルＭＯＳトランジスタ（以下、ｎＭＯ３と記す）のソ
ース、ドレイン領域、１１はゲート電極をマスクとして
形成されｆ、 ｐチャネルＭＯＳｈランジスタ（以下、
９ＭＯ３と記す）のソース、トレイン領域、１２はＢｉ
ｐＴｒのベース領域、１３は９ＭＯ８のソース、ドレイ
ン領域１１と同時に形成されたグラフトベース領域、１
４は第１層配線９上に形成された第１の層間絶縁膜、１
５ａは多結晶シリコン膜である第２層配線で構成された
抵抗、１５ｂは第２層配線により構成されたエミッタ電
極、１６はベース領域１２内へエミッタ電極１５ｂを介
してｎ型不純物原子を導入することにより形成されたエ
ミッタ領域、１７は第１層配線９全面に設けられた第２
の層間絶縁膜、１８は各半導体領域の表面に形成された
高融点金属のシリサイド合金膜、１９はバリア金属膜、
２０は第３層配線であるＡ（配線、２４は第１の層間絶
縁膜に形成された、第１層配線つと第２層配線とを接続
するための第１の開孔窓、２５は第１の層間絶縁膜およ
び第２の層間絶縁膜を貫通して形成された、第１層配線
９と第３層配線であるＡ（配線２０とを接続するための
第２の開孔窓である。In FIG. 4, reference numeral 4 indicates a p-type silicon substrate, 2.3 an n-type buried layer and a p-type buried layer provided on the surface of the silicon substrate 1, and 4 an n-type epitaxial layer formed on the silicon substrate 1. Layer 5.6 is an n-well and a p-well 7 formed in the n-type epitaxial layer 4, respectively.
8 is a field insulating film that separates elements, 8 is a gate insulating film, and 9 is a film with a thickness of 100 mm doped with n-type impurities at a high concentration.
0 to 2500 first polycrystalline silicon film 21, high melting point metal film 2 made of silicon-doped tungsten, etc.
2 and a second polycrystalline silicon film 23 having a film thickness of 200 to 500, the first layer wiring includes a gate electrode, and 10 is an n-channel MOS transistor (hereinafter referred to as The source and drain regions 11 of a p-channel MOSh transistor (hereinafter referred to as nMO3) are formed using the gate electrode as a mask.
9 MO3) source and train region, 12 is Bi
A base region of pTr, 13, a graft base region formed at the same time as the source and drain regions 11 of 9MO8, 1
4 is a first interlayer insulating film formed on the first layer wiring 9;
Reference numeral 5a denotes a resistor made up of a second layer interconnection made of a polycrystalline silicon film, 15b an emitter electrode made up of the second layer interconnection, and 16 an n-type impurity atom introduced into the base region 12 via the emitter electrode 15b. The emitter region 17 formed by
an interlayer insulating film, 18 a silicide alloy film of a high melting point metal formed on the surface of each semiconductor region, 19 a barrier metal film,
20 is the third layer wiring A (wiring; 24 is the first opening window formed in the first interlayer insulating film for connecting the first layer wiring and the second layer wiring; 25 is the first opening window) A is a second opening window for connecting the first layer wiring 9 and the third layer wiring A (the wiring 20 is formed by penetrating the first interlayer insulating film and the second interlayer insulating film. .
「発明が解決しようとする課題］
従来のＢｉＣＭＯ８集積回路装置では、ゲート電極を構
成する第１の配線層には、配線抵抗を低減するためにｎ
型不純物が多量にドープされた多結晶シリコン膜と高融
点金属膜とを用い、その上に保護用の多結晶シリコン膜
を設けた３層構造のものが用いられている。“Problem to be Solved by the Invention” In the conventional BiCMO8 integrated circuit device, the first wiring layer constituting the gate electrode has n
A three-layer structure is used in which a polycrystalline silicon film doped with a large amount of type impurities, a high melting point metal film, and a protective polycrystalline silicon film provided thereon.
第５図は、第４図（ｃ）の断面における製造途中段階を
示す断面図である。同図は、ソース、ドレイン領域にＡ
ｆ電極を形成するために、第１、第２の層間絶縁膜にソ
ース、トレインコンタクト孔を形成したときの、第１層
配線の付近の状態を示している。ソース、ドレイン領域
上にコンタクト孔が形成されたときに、第１層配線上に
は第２の開孔窓２５が形成される。開孔窓形成後、全面
に白金等からなる高融点金属膜を被着し、熱処理を施し
てシリコン面露出部に白金とシリコンとの合金！１８を
形成する。このとき、第１層配線９には薄い多結晶シリ
コン膜２３があるので、第５図に示すように、ここにも
合金膜１８が形成されてしまう。しかし、高融点金属膜
上に形成された合金膜１８は剥がれ易いので、その上に
Ａ１配線を形成したときにその間の接触抵抗が高くなり
、これが歩留まり低下の原因となっている。FIG. 5 is a sectional view showing an intermediate stage of manufacturing in the cross section of FIG. 4(c). The figure shows A in the source and drain regions.
This figure shows the state near the first layer wiring when source and train contact holes are formed in the first and second interlayer insulating films to form the f electrode. When contact holes are formed on the source and drain regions, second opening windows 25 are formed on the first layer wiring. After forming the aperture window, a high melting point metal film made of platinum or the like is applied to the entire surface, and heat treatment is applied to form an alloy of platinum and silicon on the exposed silicon surface! form 18. At this time, since there is a thin polycrystalline silicon film 23 on the first layer wiring 9, the alloy film 18 is also formed there as shown in FIG. However, since the alloy film 18 formed on the high melting point metal film is easily peeled off, when the A1 wiring is formed thereon, the contact resistance between them becomes high, which causes a decrease in yield.
この対策として、第１層配線上に膜厚５００〜１５００
人程度の絶縁膜を設ける方法がある。即ち、第６図（ａ
）に示すように、第２の多結晶シリコン膜２３の上に絶
縁膜２６を設けておき、フォトレジスト３０ｂをマスク
として開孔窓を形成する。このようにすれば、ソースお
よびドレイン領域上の絶縁膜厚は、第１および第２の層
間絶縁膜の合計膜厚の０．８〜１．０μｍ程度であるの
に対し、ゲート電極上の膜厚は、これより絶縁膜２６の
膜厚（５００、〜１５００人）分厚くなるので、ソース
、ドレイン領域上とゲート電極上を同時に開孔した際に
、第６図（ｂ）に示すように、ゲート電極上のみ薄く絶
縁膜を残すことができる、従って、ソースおよびトレイ
ンのコンタクト孔２９にシリサイド合金膜を形成する際
に、ゲート電極上にシリサイド合金膜が形成されないよ
うにすることができる。その後、ＡＪ配線を形成するに
先立って弗酸等の溶液に浸してゲート電極上の第２の開
孔窓２５内の薄い絶縁膜を除去する。As a countermeasure for this, a film thickness of 500 to 1500 is applied on the first layer wiring.
There is a method of providing an insulating film as large as a human being. That is, Fig. 6 (a
), an insulating film 26 is provided on the second polycrystalline silicon film 23, and an opening window is formed using the photoresist 30b as a mask. In this way, the thickness of the insulating film on the source and drain regions is approximately 0.8 to 1.0 μm, which is the total thickness of the first and second interlayer insulating films, while the thickness of the insulating film on the gate electrode is Since the thickness of the insulating film 26 becomes thicker than this (500 to 1500 layers), when holes are simultaneously formed over the source and drain regions and over the gate electrode, as shown in FIG. 6(b), A thin insulating film can be left only on the gate electrode. Therefore, when forming a silicide alloy film in the source and train contact holes 29, it is possible to prevent the silicide alloy film from being formed on the gate electrode. Thereafter, before forming the AJ wiring, the thin insulating film inside the second aperture window 25 on the gate electrode is removed by immersing it in a solution such as hydrofluoric acid.
この方法によれば、ゲート電極上にはシリサイド合金膜
は形威されないので、多結晶シリコン膜が剥がれること
はない。According to this method, since the silicide alloy film is not formed on the gate electrode, the polycrystalline silicon film will not be peeled off.
しかし、このようにすると、エミッタ電極形成時のエミ
ッタ形成領域上の絶縁膜は、膜厚２０００〜５０００人
の第１の層間絶縁膜１４のみであるのに対し、第１層配
線上の絶縁膜は、第６図（Ｃ）に示すように、絶縁膜２
６の分だけ厚くなるので、この絶縁膜をフォトレジスト
３０ａをマスクとしてＣＦ４ガス等を用いて選択的にエ
ツチングする場合、第１層配線上を丁度開孔したとき、
エミッタ領域は１０〜２５％程度、エツチング過多にな
り、エミッタ領域のシリコン面もエツチングされてしま
う。このためベース領域が浅くなってしまい、エミッタ
領域を形成した際に、これがベース領域を突き抜けてし
まいエミッタ接合が正常に形威されないという事故が発
生する。However, in this case, the insulating film on the emitter formation region when forming the emitter electrode is only the first interlayer insulating film 14 with a thickness of 2000 to 5000, whereas the insulating film on the first layer wiring As shown in FIG. 6(C), the insulating film 2
Therefore, when this insulating film is selectively etched using CF4 gas or the like using the photoresist 30a as a mask, when a hole is just opened on the first layer wiring,
The emitter region is over-etched by about 10 to 25%, and the silicon surface of the emitter region is also etched. As a result, the base region becomes shallow, and when an emitter region is formed, it penetrates through the base region, causing an accident in which the emitter junction is not properly formed.
［課題を解決するための手段］
本発明のＢ ｉ ＣＭＯ８集積回路は、表面に多結晶シ
リコン膜を有する、ゲート電極を含む第１層配線と、第
１層配線上に部分的に形威された薄い絶縁膜と、第１層
配線を覆って形成された第１の層間絶縁膜と、第１の層
間絶縁膜に形成された第１の開孔窓を介して第１層配線
と接続された、エミッタ電極を含む第２層配線と、第２
層配線を覆って形成された第２の層間絶縁膜と、前記第
１の層間絶縁膜、前記第２の層間絶縁膜および前記薄い
絶縁膜を貫通して形成された第２の開孔窓を介して第１
層配線と接続された、ソース、ドレイン電極を含む第３
層配線とを具備している。[Means for Solving the Problems] The B i CMO8 integrated circuit of the present invention has a first layer wiring including a gate electrode and having a polycrystalline silicon film on the surface, and a first layer wiring partially formed on the first layer wiring. The first interlayer insulating film is connected to the first layer wiring through a thin insulating film formed to cover the first layer wiring, a first interlayer insulating film formed to cover the first layer wiring, and a first opening window formed in the first interlayer insulating film. In addition, the second layer wiring including the emitter electrode and the second
A second interlayer insulating film formed to cover the layer wiring, and a second opening window formed through the first interlayer insulating film, the second interlayer insulating film, and the thin insulating film. 1st through
A third layer including source and drain electrodes connected to the layer wiring
It is equipped with layer wiring.
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。[Embodiments] Next, embodiments of the present invention will be described with reference to the drawings.
第１図（ａ）は本発明の一実施例を示す断面図であり、
第１図（ｂ）はその第１層配線と抵抗１５ａおよびＡＪ
配線２０との接続状態を示す断面図である。同図におい
て、第４図の従来例の部分と同等の部分には同一の参照
番号が付されているので、重複する説明は省略するが、
本実施例においては、第１層配線９のＡｉＩ配線２０と
接続される部分には薄い絶縁膜２６が形威されている。FIG. 1(a) is a sectional view showing an embodiment of the present invention,
Figure 1(b) shows the first layer wiring, resistor 15a and AJ.
3 is a cross-sectional view showing a connection state with wiring 20. FIG. In the same figure, the same reference numbers are given to parts equivalent to the parts of the conventional example shown in Fig. 4, so redundant explanation will be omitted.
In this embodiment, a thin insulating film 26 is formed on the portion of the first layer wiring 9 connected to the AiI wiring 20.
この実施例の製造方法について、第２図を参照して説明
する。第２図（ａ）は、第１図（ｂ）の部分の製造途中
段階を示す平面図であり、第２図（ｂ）はその■−■線
断面図である。第２図（ａ）、（ｂ）に示すように、半
導体基板上に選択的にフィールド絶縁膜を形威し、素子
領域にゲート絶縁膜８を形成した後、その上にｎ型不純
物原子が高濃度に添加された、膜厚１０００〜２５００
大の第１の多結晶シリコン膜２１、シリコンが添加され
たタングステン等からなる高融点金属膜２２、膜厚５０
０〜１５００人の第２の多結晶シリコン膜２３、気相成
長法による膜厚５００〜１５００人の絶縁膜２６を順次
形成し、その後、選択エツチングを施してゲート電極を
含む第１層配線９を形成する０次に、ｎＭＯ３形成個所
に開口２８ａが形威されたマスク材２８を設ける。この
マスク材２８は、第１の開孔窓２４を設ける第１層配線
９の表面は露出するように、また、第２の開孔窓２５を
設ける第１の配線層表面は覆うように設けられる。マス
ク材２８をマスクとして選択的にイオン注入を行ってソ
ースおよびドレイン領域１０を形威し、その後、更にマ
スク材２８をマスりとして第１層配線上の絶縁膜２６を
選択的に除去する。The manufacturing method of this example will be explained with reference to FIG. FIG. 2(a) is a plan view showing the part shown in FIG. 1(b) at an intermediate stage of manufacture, and FIG. 2(b) is a sectional view taken along the line ■--■. As shown in FIGS. 2(a) and 2(b), after a field insulating film is selectively formed on the semiconductor substrate and a gate insulating film 8 is formed in the element region, n-type impurity atoms are formed on the gate insulating film 8. Added at high concentration, film thickness 1000-2500
A first polycrystalline silicon film 21 with a thickness of 50 mm, a high melting point metal film 22 made of tungsten, etc. doped with silicon, and a film thickness of 50 mm.
A second polycrystalline silicon film 23 with a thickness of 0 to 1,500 thick and an insulating film 26 with a thickness of 500 to 1,500 thick by vapor phase growth are sequentially formed, and then selective etching is performed to form the first layer wiring 9 including the gate electrode. Next, a mask material 28 in which an opening 28a is formed is provided at the location where nMO3 is to be formed. This mask material 28 is provided so that the surface of the first layer wiring 9 where the first aperture window 24 is provided is exposed, and the surface of the first wiring layer where the second aperture window 25 is provided is covered. It will be done. Using the mask material 28 as a mask, selective ion implantation is performed to shape the source and drain regions 10, and then, using the mask material 28 as a mask, the insulating film 26 on the first layer wiring is selectively removed.
次に、全面に第１の層間絶縁膜１４を設け、その上にフ
ォトレジスト３０ａをを設け、これをマスクとして選択
的にエツチングを施して、第１層配線上に第１の開孔窓
２４およびＢ ｉｐＴ ｒ領域にエミッタ窓２７を設け
る。エツチング後の断面図を第２図（ｃ）に示す。第１
の開孔窓２４およびエミッタ窓２７開孔部の絶縁膜は両
方とも第１の層間絶縁膜のみであるので、第１の開孔窓
２４およびエミッタ窓２７を同時に開孔しても一方の窓
がエツチング過多になることはない。Next, a first interlayer insulating film 14 is provided on the entire surface, a photoresist 30a is provided on it, and selective etching is performed using this as a mask to form a first opening window 24 on the first layer wiring. And an emitter window 27 is provided in the B ipTr region. A cross-sectional view after etching is shown in FIG. 2(c). 1st
Since the insulating film at the aperture portions of the aperture window 24 and the emitter window 27 are both only the first interlayer insulating film, even if the first aperture window 24 and the emitter window 27 are simultaneously opened, only one of the windows However, there will be no excessive etching.
第１の層間絶縁膜に開孔窓を形成した後、多結晶シリコ
ン膜よりなる第２の配線層を選択的に設けてエミッタ電
極および抵抗を形成し、その上に第２の層間絶縁膜１７
を設ける。After forming an opening window in the first interlayer insulating film, a second wiring layer made of a polycrystalline silicon film is selectively provided to form an emitter electrode and a resistor, and a second interlayer insulating film 17 is formed thereon.
will be established.
次に、第２の層間絶縁膜１７に選択的にエツチングを施
してソースおよびトレイン領域上にコンタクト孔２９を
、また、第１層配線上に第２の開孔窓２５を設ける。こ
のときの断面図を第２図（ｄ）に示す、ソースおよびド
レインのコンタクト孔では、シリコン基板表面が露出し
ているが、第１層配線上には２００〜１０００人の絶縁
膜２６があるため、第１層配線の第２の多結晶シリコン
ＷＡ２３は露出していない。Next, the second interlayer insulating film 17 is selectively etched to form a contact hole 29 on the source and train regions and a second opening window 25 on the first layer wiring. The cross-sectional view at this time is shown in FIG. 2(d). In the source and drain contact holes, the silicon substrate surface is exposed, but there is an insulating film 26 of 200 to 1000 layers on the first layer wiring. Therefore, the second polycrystalline silicon WA23 of the first layer wiring is not exposed.
この状態で、全面に白金等の高融点金属を被着し、熱処
理を行ってシリコン面が露出した箇所のみにシリサイド
合金膜を形成し、その後白金を除去する。このとき、第
２の開孔窓２５部分にはシリサイド合金膜は形成されな
い。その後、弗酸等の溶液を用いて第２の開孔窓上の絶
縁膜２６を除去し、バリア金属膜１９およびＡ１配線２
０を形成すれば第１図（ａ）の断面図の状態となる。In this state, a high melting point metal such as platinum is applied to the entire surface, heat treatment is performed to form a silicide alloy film only on the exposed silicon surface, and then the platinum is removed. At this time, no silicide alloy film is formed in the second aperture window 25 portion. Thereafter, the insulating film 26 on the second opening window is removed using a solution such as hydrofluoric acid, and the barrier metal film 19 and the A1 wiring 2 are removed.
If 0 is formed, the state shown in the cross-sectional view of FIG. 1(a) will be obtained.
第３図（ｃ）は本発明の第２の実施例を示す断面図であ
り、第３図（ａ）は、第３図（ｃ）における部分での製
造工程を説明するための平面図、第３図（ｂ）は、第３
図（ａ）のＩ−Ｉ［１断面図である。本実施例では、ゲ
ート電極を構成する第１層配線９の一方は抵抗１５ａと
のみ接続され、他方はＡ、＆配線２０とのみ接続されて
いる。FIG. 3(c) is a cross-sectional view showing the second embodiment of the present invention, and FIG. 3(a) is a plan view for explaining the manufacturing process of the portion shown in FIG. 3(c). Figure 3(b) shows the third
It is a sectional view taken along line II [1] in FIG. In this embodiment, one of the first layer wirings 9 constituting the gate electrode is connected only to the resistor 15a, and the other is connected only to the A & wiring 20.
この実施例の集積回路装置を製造するには、先の実施例
と同様に表面に薄い絶縁膜２６を有する第１層配線を形
成した後、ソース、ドレイン形成領域に開口２８ａを有
するマスク材２８を形成する。この場合に、第１層配線
９のＡ！２配線２０と接続される部分はマスク材で覆わ
れるようにし、他の部分の第１層配線９は開口２８ａ内
に露出されるようにする０次に、イオン注入を行って、
ソース、ドレイン領域１０を形成し、引き続きマスク材
２８を介してエツチングを行って露出している絶縁Ｍ２
６を除去する。この状態を第３図（ａ）、（ｂ）に示す
。To manufacture the integrated circuit device of this embodiment, after forming the first layer wiring having a thin insulating film 26 on the surface as in the previous embodiment, a mask material 28 having openings 28a in the source and drain formation regions is used. form. In this case, A! of the first layer wiring 9! The portion connected to the second wiring 20 is covered with a mask material, and the other portion of the first layer wiring 9 is exposed in the opening 28a.Next, ion implantation is performed,
After forming the source and drain regions 10, etching is performed through the mask material 28 to expose the insulation M2.
Remove 6. This state is shown in FIGS. 3(a) and 3(b).
次に、第１の層間絶縁膜１４を形成し、第１層配線上に
第１の開口窓２４を形成してから第２層配線である抵抗
１５ａを形成する。次に、第２の層間絶縁膜１７を形成
し、図示されないソース、ドレイン領域上にコンタクト
孔を、同時に、第１層配線９上に第２の開孔窓２５を形
成する。ソース、ドレイン領域上にシリサイド合金膜を
形成した後、第２の開孔窓２５内の絶縁膜を除去して、
バリア金属膜１９、Ａ１配線２０を形成すれば、第３図
（ｃ）に示す集積回路装置が得られる。Next, a first interlayer insulating film 14 is formed, a first opening window 24 is formed on the first layer wiring, and then a resistor 15a, which is a second layer wiring, is formed. Next, a second interlayer insulating film 17 is formed, contact holes are formed on the source and drain regions (not shown), and at the same time, a second opening window 25 is formed on the first layer wiring 9. After forming a silicide alloy film on the source and drain regions, the insulating film within the second opening window 25 is removed.
By forming the barrier metal film 19 and the A1 wiring 20, the integrated circuit device shown in FIG. 3(c) is obtained.
［発明の効果コ
以上説明したように、本発明は、表面に多結晶シリコン
膜を有する第１層配線９
続される部分にのみ薄い絶縁膜を形成したものであるの
で、以下の効果を奏することができる。[Effects of the Invention] As explained above, in the present invention, a thin insulating film is formed only in the part where the first layer wiring 9 having a polycrystalline silicon film is connected. be able to.
■ 第１の層間絶縁膜に第１層配線−第２層配線間の開
孔窓とエミッタ窓を形成するときに、エミッタ形成領域
が過度にエツチングされることがなくなるので、エミッ
タ接合を歩留まり高く形成することができる。■ When forming the opening window between the first layer wiring and the second layer wiring and the emitter window in the first interlayer insulating film, the emitter formation region is not excessively etched, so the emitter junction can be formed with high yield. can be formed.
■ 第２の層間絶縁膜に第１層配線−第３層配線間の開
孔窓とソース、トレインコンタクト孔を形成するときに
、第１層配線の表面を露出させないようにすることがで
きる。したがって、ソース、ドレイン領域のコンタクト
部分にシリサイド合金膜を形成するときに、第１層配線
部分にシリサイド膜が形成されないようにすることでき
、この部分に形成されたシリサイド合金膜が剥離する事
故がなくなるので、第１層配線と第３層配線との間の接
続を信頼性高いものとすることができる。(2) When forming the opening window between the first layer wiring and the third layer wiring and the source and train contact holes in the second interlayer insulating film, the surface of the first layer wiring can be prevented from being exposed. Therefore, when forming a silicide alloy film on the contact portions of the source and drain regions, it is possible to prevent the silicide film from being formed on the first layer interconnection portion, thereby preventing an accident in which the silicide alloy film formed on this portion peels off. Therefore, the connection between the first layer wiring and the third layer wiring can be made highly reliable.
第１図（ａ）、（ｂ）は、それぞれ本発明の第１の実施
例を示す断面図、第２図（ａ＞は、第１の実施例の製造
工程を説明するための平面図、第２図（ｂ）〜（ｄ）は
、第１の実施例の製造工程を説明するための断面図、第
３図（ｃ）は、本発明の第２の実施例を示す断面図、第
３図（ａ）、（ｂ）は、それぞれ第２の実施例の製造工
程を説明するための平面図と断面図、第４図（ａ）、（
Ｃ）は、それぞれ第１の従来例の断面図、第４図（ｂ）
は、第１の従来例の平面図、第５図は、第１の従来例の
製造工程を説明するための断面図、第６図（ａ）〜（Ｃ
）は、第２の従来例の製造工程を説明するための断面図
である。
１・・・ｐ型シリコン基板、 ２・・・ｎ型埋め込み
層、 ３・・・ｐ型埋め込み層、 ４・・・ｎ型エ
ピタキシャル層、 ５・・・ｎウェル、 ６・・・
ｎウェル、 ７・・・フィールド絶縁膜、 ８・・
・ゲート絶縁膜、 ９・・・ゲート電極を含む第１層配
線、１０・・・ｎＭＯｓのソース、ドレイン領域、
１１・・・９ＭＯ８のソース、トレイン領域、 １
２・・・ベース領域、 １３・・・グラフトベース領
域、１４・・・第１の層間絶縁膜、 １５ａ・・・第
２層配線で形成された抵抗、 １５ｂ・・・第２層配
線で形成されたエミッタ電極、 １６・・・エミッ
タ領域、 １７・・・第２の層間絶縁膜、 １８・
・・シリサイド合金膜、 １９・・・バリア金属膜
、２０・・・第３層配線であるＡ支配線、 ２１・・
・第１の多結晶シリコン膜、 ２２・・・シリコンが
添加された高融点金属膜、 ２３・・・第２の多結晶
シリコン膜、 ２４・・・第１の開孔窓、 ２５・
・・第２の開孔窓、 ２６・・・絶縁膜、 ２７・
・・エミッタ窓、 ２８・・・マスク材、 ２
８ａ・・開口、 ２９・・・コンタクト孔、 ３
０ａ、３ｏｂ・・・フォトレジスト。FIGS. 1(a) and 1(b) are cross-sectional views showing the first embodiment of the present invention, and FIG. 2(a) is a plan view for explaining the manufacturing process of the first embodiment. 2(b) to 2(d) are sectional views for explaining the manufacturing process of the first embodiment, and FIG. 3(c) is a sectional view showing the second embodiment of the present invention. 3(a) and (b) are a plan view and a sectional view for explaining the manufacturing process of the second embodiment, respectively, and FIG. 4(a) and (
C) is a sectional view of the first conventional example, and FIG. 4(b) is a cross-sectional view of the first conventional example.
is a plan view of the first conventional example, FIG. 5 is a cross-sectional view for explaining the manufacturing process of the first conventional example, and FIGS.
) is a sectional view for explaining the manufacturing process of the second conventional example. DESCRIPTION OF SYMBOLS 1... P-type silicon substrate, 2... N-type buried layer, 3... P-type buried layer, 4... N-type epitaxial layer, 5... N-well, 6...
n-well, 7... field insulating film, 8...
・Gate insulating film, 9... First layer wiring including gate electrode, 10... Source and drain regions of nMOS,
11...9 MO8 source, train area, 1
2... Base region, 13... Graft base region, 14... First interlayer insulating film, 15a... Resistance formed by second layer wiring, 15b... Formed by second layer wiring emitter electrode, 16... emitter region, 17... second interlayer insulating film, 18.
... Silicide alloy film, 19 ... Barrier metal film, 20 ... A control line which is third layer wiring, 21 ...
- First polycrystalline silicon film, 22... High melting point metal film added with silicon, 23... Second polycrystalline silicon film, 24... First opening window, 25.
...Second aperture window, 26...Insulating film, 27.
...Emitter window, 28...Mask material, 2
8a...Opening, 29...Contact hole, 3
0a, 3ob...photoresist.
Claims (1)
する第１層配線と、前記第１層配線上に部分的に形成さ
れた薄い絶縁膜と、前記第１層配線を覆って形成された
第１の層間絶縁膜と、前記第１の層間絶縁膜に形成され
たエミッタ窓を介して半導体層と接続され、前記第１の
層間絶縁膜に形成された第１の開孔窓を介して前記第１
層配線と接続された第２層配線と、前記第２層配線を覆
って形成された第２の層間絶縁膜と、前記第１の層間絶
縁膜および前記第２の層間絶縁膜を貫通して形成された
コンタクト孔を介して半導体層と接続され、前記第１の
層間絶縁膜、前記第２の層間絶縁膜および前記薄い絶縁
膜を貫通して形成された第２の開孔窓を介して前記第１
層配線と接続された第３層配線と、を具備するＢｉＣＭ
ＯＳ集積回路。A first layer wiring having a polycrystalline silicon film on the surface constituting a gate electrode, a thin insulating film partially formed on the first layer wiring, and a first layer wiring formed covering the first layer wiring. 1 interlayer insulating film, and the semiconductor layer is connected to the semiconductor layer through an emitter window formed in the first interlayer insulating film, and the semiconductor layer is connected to the semiconductor layer through a first aperture window formed in the first interlayer insulating film. 1st
A second layer wiring connected to the layer wiring, a second interlayer insulation film formed to cover the second layer wiring, and penetrating the first interlayer insulation film and the second interlayer insulation film. Connected to the semiconductor layer through the formed contact hole, and through a second opening window formed through the first interlayer insulating film, the second interlayer insulating film, and the thin insulating film. Said first
A BiCM comprising a layer wiring and a third layer wiring connected to the layer wiring.
OS integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5898690A JP2943218B2 (en) | 1990-03-10 | 1990-03-10 | BiCMOS integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5898690A JP2943218B2 (en) | 1990-03-10 | 1990-03-10 | BiCMOS integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03261168A true JPH03261168A (en) | 1991-11-21 |
| JP2943218B2 JP2943218B2 (en) | 1999-08-30 |
Family
ID=13100171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5898690A Expired - Lifetime JP2943218B2 (en) | 1990-03-10 | 1990-03-10 | BiCMOS integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943218B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396110B1 (en) | 1997-03-28 | 2002-05-28 | Nec Corporation | Semiconductor device with multiple emitter contact plugs |
| US6544830B2 (en) | 1997-03-28 | 2003-04-08 | Nec Corporation | Method of manufacturing a semiconductor device with multiple emitter contact plugs |
-
1990
- 1990-03-10 JP JP5898690A patent/JP2943218B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396110B1 (en) | 1997-03-28 | 2002-05-28 | Nec Corporation | Semiconductor device with multiple emitter contact plugs |
| US6544830B2 (en) | 1997-03-28 | 2003-04-08 | Nec Corporation | Method of manufacturing a semiconductor device with multiple emitter contact plugs |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2943218B2 (en) | 1999-08-30 |
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