JPH03162119A - 符号発生装置 - Google Patents
符号発生装置Info
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- JPH03162119A JPH03162119A JP1302881A JP30288189A JPH03162119A JP H03162119 A JPH03162119 A JP H03162119A JP 1302881 A JP1302881 A JP 1302881A JP 30288189 A JP30288189 A JP 30288189A JP H03162119 A JPH03162119 A JP H03162119A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 50
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 2
- CNIIGCLFLJGOGP-UHFFFAOYSA-N 2-(1-naphthalenylmethyl)-4,5-dihydro-1H-imidazole Chemical compound C=1C=CC2=CC=CC=C2C=1CC1=NCCN1 CNIIGCLFLJGOGP-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル伝送や暗号化等で用いられるＭ系
列、Ｎ系列等の符号発生装置に関する。
列、Ｎ系列等の符号発生装置に関する。
〔発明の概要２
本発明は、ｎ×ｍ段のシフトレジスタをｎ （ｎ≧２）
個のｍ段シフトレジスタに分割し、この分割されたｍ段
シフトレジスタを部分系列と仮定してこの各ｍ段シフト
レジスタの変換データをそれぞれ変換テーブルに記憶す
ることにより、少ないプログラム容徹でＭ系列等を高速
で発生させることができるものである。
個のｍ段シフトレジスタに分割し、この分割されたｍ段
シフトレジスタを部分系列と仮定してこの各ｍ段シフト
レジスタの変換データをそれぞれ変換テーブルに記憶す
ることにより、少ないプログラム容徹でＭ系列等を高速
で発生させることができるものである。
複数段のシフトレジスタを有し、このシフトレジスタの
適当な夕・ノブの排他的論理和をとりこの結果を最上位
段にフィードバックすることにより最下位段より所望の
符号出力を得る符号発生装置が知られている。この符号
発生装置の内例えば１６段のＭ系列発生装置は、第８図
に示す如くｌ・３・１２・１６段のタップの排他的論理
和の結果を最上位段にフィードバックして構成される。
適当な夕・ノブの排他的論理和をとりこの結果を最上位
段にフィードバックすることにより最下位段より所望の
符号出力を得る符号発生装置が知られている。この符号
発生装置の内例えば１６段のＭ系列発生装置は、第８図
に示す如くｌ・３・１２・１６段のタップの排他的論理
和の結果を最上位段にフィードバックして構成される。
入力値ａ。をシフトレジスタに入力してこれを順次シフ
トすると、最下位段からｌ６ビット毎にａ。，ａｌ＋ａ
１・・の出力データが得られ、この出力データは２１個
の状態のうちオールＯを除＜２ｎ−１個の状態をすべて
経由して元の状態に戻る。だが、上記の構成では４クロ
ックで一回しかシフトさせることができないため一のデ
ータを得るのに６４クロソク必要となり高速処理できな
い。そのため、出力データに循環性を有することに着目
して第７図に示すような構成とされる。第７図において
、１６ビットの初期値ａ。を入力する初期値入力手段１
０を有し、この初期値入力手段１０の出力が順次読出し
手段１ｌに導かれる。この順次読出し？段１１は入力さ
れた初期値ａ０に対応するアドレスから一つづつ繰り上
げたアドレスを順次変換テーブル１２に出力する。変換
テーブル１２にはａｌ１番地にａｎ■のデータが書き込
まれており、順次読出し手段１ｌがアドレスを出力する
毎に１６ビｌトのデータを出力する。
トすると、最下位段からｌ６ビット毎にａ。，ａｌ＋ａ
１・・の出力データが得られ、この出力データは２１個
の状態のうちオールＯを除＜２ｎ−１個の状態をすべて
経由して元の状態に戻る。だが、上記の構成では４クロ
ックで一回しかシフトさせることができないため一のデ
ータを得るのに６４クロソク必要となり高速処理できな
い。そのため、出力データに循環性を有することに着目
して第７図に示すような構成とされる。第７図において
、１６ビットの初期値ａ。を入力する初期値入力手段１
０を有し、この初期値入力手段１０の出力が順次読出し
手段１ｌに導かれる。この順次読出し？段１１は入力さ
れた初期値ａ０に対応するアドレスから一つづつ繰り上
げたアドレスを順次変換テーブル１２に出力する。変換
テーブル１２にはａｌ１番地にａｎ■のデータが書き込
まれており、順次読出し手段１ｌがアドレスを出力する
毎に１６ビｌトのデータを出力する。
しかしながら、上記従来の構或では出力データの数に相
当するテーブル容量を必要とするため、下記〈表１〉に
示すような大容量の変換テーブルが必要となり長い系列
の場合には変換テーブルを用いる符号発生装置は実用的
ではないという欠点があった。
当するテーブル容量を必要とするため、下記〈表１〉に
示すような大容量の変換テーブルが必要となり長い系列
の場合には変換テーブルを用いる符号発生装置は実用的
ではないという欠点があった。
く表ｌ〉
そこで、本発明は少ないプログラム容凰で高速でＭ系列
等を発生させることが可能な符号発生装置を提供するこ
とを目的とする。
等を発生させることが可能な符号発生装置を提供するこ
とを目的とする。
上記目的を達成するための本発明の符号発生装置は、ｍ
段シフトレジスタをｎ（ｎ≧２）個設け、このｎ個のｍ
段シフトレジスタをｎ×ｍ段の符号発生のシフトレジス
タの桁数に対応付けすると共にこれらのｍ段シフトレジ
スタに最上位のｍ段シフトレジスタを付加して設け、 最下位のｍ段シフトレジスタについてシフトレジスタ入
力に「Ｏ；が入る様にしｎＸｍ段の符号発生器の使用タ
ップに対応するタップの排他的論理和をとった値を観測
し、ｍ段シフトレジスタに任意の値を設定してｍビノト
シフトするまでの間に前記観測点の取るｍビットのビッ
ト列を前記設定値に対する変換データとして、最下位の
ｍ段シフトレジスタと付加したｍ段シフトレジスタ以外
の各ｍ段シフトレジスタについて各ｍ段シフトレジスタ
の後に更にｍ段のシフトレジスタを接続し、シフトレジ
スタ入力にｒＯＪが入る様にしｎ×ｍ段の符号発生器の
使用タノブに対応するタップの排他的論理和をとった値
を観測し、２ｍ段シフトレジスタの上位ｍ段には任意の
値を設定し下位ｍ段には「Ｏ」を設定してｍビットシフ
トするまでの間に前記観測点の取るｍビットのピット列
を前記設定値に対する変換データとして、付加したｍ段
シフトレジスタについてシフトレジスタに「０」を設定
した後、ｎ×ｍ段の符号発生器の使用タップに対応する
タップの排他的論理和と任意のｍビットのビット列とで
順次排他的論理和をとりこの値を順次シフトレジスタに
入力してｍビットシフト後のシフトレジスタ内の値を前
記任意のビット列に対する変換データとしてそれぞれ持
つ変換テーブルを設け、 付加したｍ段シフトレジスタ以外の各ｍ段シフトレジス
タ内の値に対する変換データの全ての排他的論理和をと
り、この値を前記した任意のｍビットのピット列とし、
付加したｍ段シフトレジス夕内の値を最上位のｍ段シフ
トレジスタに転送すると共にｎ個のｍ段シフトレジスタ
内の値をそれぞれ一段低い下位段のｍ段シフトレジスタ
に転送して最下位段のｍ段シフトレジスタの出力をｎ×
ｍ段の符号として得るものである。
段シフトレジスタをｎ（ｎ≧２）個設け、このｎ個のｍ
段シフトレジスタをｎ×ｍ段の符号発生のシフトレジス
タの桁数に対応付けすると共にこれらのｍ段シフトレジ
スタに最上位のｍ段シフトレジスタを付加して設け、 最下位のｍ段シフトレジスタについてシフトレジスタ入
力に「Ｏ；が入る様にしｎＸｍ段の符号発生器の使用タ
ップに対応するタップの排他的論理和をとった値を観測
し、ｍ段シフトレジスタに任意の値を設定してｍビノト
シフトするまでの間に前記観測点の取るｍビットのビッ
ト列を前記設定値に対する変換データとして、最下位の
ｍ段シフトレジスタと付加したｍ段シフトレジスタ以外
の各ｍ段シフトレジスタについて各ｍ段シフトレジスタ
の後に更にｍ段のシフトレジスタを接続し、シフトレジ
スタ入力にｒＯＪが入る様にしｎ×ｍ段の符号発生器の
使用タノブに対応するタップの排他的論理和をとった値
を観測し、２ｍ段シフトレジスタの上位ｍ段には任意の
値を設定し下位ｍ段には「Ｏ」を設定してｍビットシフ
トするまでの間に前記観測点の取るｍビットのピット列
を前記設定値に対する変換データとして、付加したｍ段
シフトレジスタについてシフトレジスタに「０」を設定
した後、ｎ×ｍ段の符号発生器の使用タップに対応する
タップの排他的論理和と任意のｍビットのビット列とで
順次排他的論理和をとりこの値を順次シフトレジスタに
入力してｍビットシフト後のシフトレジスタ内の値を前
記任意のビット列に対する変換データとしてそれぞれ持
つ変換テーブルを設け、 付加したｍ段シフトレジスタ以外の各ｍ段シフトレジス
タ内の値に対する変換データの全ての排他的論理和をと
り、この値を前記した任意のｍビットのピット列とし、
付加したｍ段シフトレジス夕内の値を最上位のｍ段シフ
トレジスタに転送すると共にｎ個のｍ段シフトレジスタ
内の値をそれぞれ一段低い下位段のｍ段シフトレジスタ
に転送して最下位段のｍ段シフトレジスタの出力をｎ×
ｍ段の符号として得るものである。
ｍ段シフトレジスタのそれぞれが演算結果である値を変
換データとして変換テーブルに記憶されているため高速
な処理が可能であり、又、ｎ×ｍ段の符号を得るのにｎ
×２′″個のデータを変換テーブルに記憶すればよいた
め変換テーブルが少ないプログラム容量で足りる。
換データとして変換テーブルに記憶されているため高速
な処理が可能であり、又、ｎ×ｍ段の符号を得るのにｎ
×２′″個のデータを変換テーブルに記憶すればよいた
め変換テーブルが少ないプログラム容量で足りる。
以下、本発明の実施例を図面を用いて説明する。
この実施例では１６段のＭ系列を発生させる場合につい
て説明する。第２図には１６段Ｍ系列発生の基本構成図
が、第３図には本発明の原理となる構成図がそれぞれ示
されている。第２図において、１６ビットの初期値を１
６段シフトレジスタ１に入力し、初期値を上下８ビット
に分割して下位８ビットの値をａＯ＋ 上位８ビットの
値をａ１とすると、８ビットシフトする毎にａ Ｉｌｌ
ａ ｌ＋ ａ ＊・・・の値が順次出力データと
して出力される。第３図において、１６段シフトレジス
タを２つの８段シフトレジスタ２．３に分割し、この各
８段シフトレジスタ２．３は１６段シフトレジスタの桁
数に対応付けられている。最上位の８段シフトレジスタ
３（この実施例では２個に分割したため上位桁のシフト
レジスタ）に対して同じ８段シフトレジスタ４を付加す
ると共に付加した８段シフトレジスタ４と最下位の８段
シフトレジスタ２を除く８段シフトレジスタ３の後に更
に同じ段数の８段シフトレジスタ５を接続する（この実
施例では分割個数が２つのため１つのみである）。そし
て、最下位の８段シフトレジスタ２について、シフトレ
ジスタ入力にｒＯＪが入る様にし１６段の符号発生４の
使用タップに対応するタップの排他的論理和をとり、８
段シフトレジスタに任意の値を設定して８ビットシフト
するまでの排他的論理和の最終結果である８ビットのビ
ット列をｂ，，変換データとする。最下位の８段シフト
レジスタ２と付加した８段シフトレジスタ４以外の８段
シフトレジスタ３及び後段接続の８段シフトレジスタ５
について、シフトレジスタ入力に１０」が入る様にしｌ
６段の符号発生器の使用タップに対応するタップの排他
的論理和をとり、上段の８段シフトレジスタ３に任意の
値を設定し下段の８段シフトレジスタ５にｒＯＪを設定
して８ビットシフトするまでの排他的論理和の最終結果
である８ビットのビット列をｃｎ変換データとする。付
加した８段シフトレジスタ４について、シフトレジスタ
に「０」を設定した後、１６段の符号発生器の使用タッ
プに対応するタップの排他的論理和の最終結果と前記ｂ
ｆｉ変換データ及びｃｎ変換データの排他的論理和の結
果ｄ，，との排他的論理和をさらにとり、この結果を順
次シフトレジスタに入力してｍビットシフト後の８段シ
フトレジスタ４内の値をｄｎデータに対するａｎ＊２変
換データとする。そして、１６ビノトの初期値を上下８
ピットに分割し下位８ビットのａ。値及び上位８ビット
のａ１値をそれぞれ分割した２つの８段シフトレジスタ
２．３に入力すると、上述の演算の結果、付加した８段
ソフトレジスタ４内にａｔ値が出力される。こノ過程で
最下位の８段シフトレジスタ２内のａ。
て説明する。第２図には１６段Ｍ系列発生の基本構成図
が、第３図には本発明の原理となる構成図がそれぞれ示
されている。第２図において、１６ビットの初期値を１
６段シフトレジスタ１に入力し、初期値を上下８ビット
に分割して下位８ビットの値をａＯ＋ 上位８ビットの
値をａ１とすると、８ビットシフトする毎にａ Ｉｌｌ
ａ ｌ＋ ａ ＊・・・の値が順次出力データと
して出力される。第３図において、１６段シフトレジス
タを２つの８段シフトレジスタ２．３に分割し、この各
８段シフトレジスタ２．３は１６段シフトレジスタの桁
数に対応付けられている。最上位の８段シフトレジスタ
３（この実施例では２個に分割したため上位桁のシフト
レジスタ）に対して同じ８段シフトレジスタ４を付加す
ると共に付加した８段シフトレジスタ４と最下位の８段
シフトレジスタ２を除く８段シフトレジスタ３の後に更
に同じ段数の８段シフトレジスタ５を接続する（この実
施例では分割個数が２つのため１つのみである）。そし
て、最下位の８段シフトレジスタ２について、シフトレ
ジスタ入力にｒＯＪが入る様にし１６段の符号発生４の
使用タップに対応するタップの排他的論理和をとり、８
段シフトレジスタに任意の値を設定して８ビットシフト
するまでの排他的論理和の最終結果である８ビットのビ
ット列をｂ，，変換データとする。最下位の８段シフト
レジスタ２と付加した８段シフトレジスタ４以外の８段
シフトレジスタ３及び後段接続の８段シフトレジスタ５
について、シフトレジスタ入力に１０」が入る様にしｌ
６段の符号発生器の使用タップに対応するタップの排他
的論理和をとり、上段の８段シフトレジスタ３に任意の
値を設定し下段の８段シフトレジスタ５にｒＯＪを設定
して８ビットシフトするまでの排他的論理和の最終結果
である８ビットのビット列をｃｎ変換データとする。付
加した８段シフトレジスタ４について、シフトレジスタ
に「０」を設定した後、１６段の符号発生器の使用タッ
プに対応するタップの排他的論理和の最終結果と前記ｂ
ｆｉ変換データ及びｃｎ変換データの排他的論理和の結
果ｄ，，との排他的論理和をさらにとり、この結果を順
次シフトレジスタに入力してｍビットシフト後の８段シ
フトレジスタ４内の値をｄｎデータに対するａｎ＊２変
換データとする。そして、１６ビノトの初期値を上下８
ピットに分割し下位８ビットのａ。値及び上位８ビット
のａ１値をそれぞれ分割した２つの８段シフトレジスタ
２．３に入力すると、上述の演算の結果、付加した８段
ソフトレジスタ４内にａｔ値が出力される。こノ過程で
最下位の８段シフトレジスタ２内のａ。
値が出力データとして出力されると共に最上位の８段シ
フトレジスタ３内のａ，値が後続の８段シフトレジスタ
５に転送される。次に、付加した８段シフトレジスタ４
内のａ，値を最上位の８段シフトレジスタ３に、後続の
８段シフトレジスタ５内のａ．値を最下位の８段シフト
レジスタ２にそれぞれ転送し、その後上述の動作を繰り
返す。すると、付加した８段シフトレジスタ４には８ビ
ットシフト毎にａ３＋ ａ４１ ａ ５＋ ・・・
値が転送されるため、最下位のシフトレジスタ２からは
ａｌ＋ａｊ＋ａ４＋ ・・・の出力データが出力される
。従って、第２図の基本構或と第３図の本発明の原理と
なる構成とは等価である。
フトレジスタ３内のａ，値が後続の８段シフトレジスタ
５に転送される。次に、付加した８段シフトレジスタ４
内のａ，値を最上位の８段シフトレジスタ３に、後続の
８段シフトレジスタ５内のａ．値を最下位の８段シフト
レジスタ２にそれぞれ転送し、その後上述の動作を繰り
返す。すると、付加した８段シフトレジスタ４には８ビ
ットシフト毎にａ３＋ ａ４１ ａ ５＋ ・・・
値が転送されるため、最下位のシフトレジスタ２からは
ａｌ＋ａｊ＋ａ４＋ ・・・の出力データが出力される
。従って、第２図の基本構或と第３図の本発明の原理と
なる構成とは等価である。
第１図には本願に係る１６段Ｍ系列発生装置の？路ブロ
ノク図が示されている。第１図において、ｌ６段Ｍ系列
発生装置は第１〜第６シフトレジスタＳＲ，−ＳＲ．を
有し、各シフトレジスタＳＲ，〜ＳＲ．はそれぞれ８段
のシフトレジスタである。
ノク図が示されている。第１図において、ｌ６段Ｍ系列
発生装置は第１〜第６シフトレジスタＳＲ，−ＳＲ．を
有し、各シフトレジスタＳＲ，〜ＳＲ．はそれぞれ８段
のシフトレジスタである。
第１シフトレジスタＳＲ，が前記最下位のシフトレジス
タ２に、第２シフトレジスタＳＲ，が前記最上位のシフ
トレジスタ３に、第６シフトレジスタＳＲ．が前記の付
加したシフトレジスタ４に相当する。初期値入力手段６
は１６ビットの初期値が入力されると、その下位８ビッ
トのａｎ値を第１シフトレジスタＳＲ．に、その上位８
ピットのａｎ■値を第２シフトレジスタＳＲ，にそれぞ
れ転送する。第１シフトレジスタＳＲ１は最下位段より
出力データを出力すると共に第ｌシフトレジスタＳＲ，
内のデータａｎをテーブル読出し手段７に出力する。第
２シフトレジスタＳＲ，はデータａｎ■を第１シフトレ
ジスタＳＲｌ内に転送可能であると共に第１シフトレジ
スタＳＲ，と同様にそのデータａｎ＊１をテーブル読出
し手段７に出力する。テーブル読出し手段７はａ ｎｌ
ａ ｎ”ｌ及び下記？るｄ＋，に応じた読出しアド
レスをそれぞれ変換テーブル８に出力する。変換テーブ
ル８にはａｎｔａｎ■及びｄ。にそれぞれ対応するｂ，
，変換データ、Ｃｎ変換データ及びａｎ＊ｐ変換データ
の各データが収納されており、ｂｎ変換データを第３ン
フトレジスタＳＲ．に、ｃｎ変換データを第４シフトレ
ジスタＳＲ，にそれぞれ出力する。第３ソフトレジスタ
ＳＲ，内のｂｎ変換データ値と第４シフトレジスタＳＲ
，内のｃ０変換データ値とは排他的論理和手段９に導か
れ、その結果値ｄｎが第５シフトレジスタＳＲ，に入力
される。第５シフトレジスタＳＲ，はそのデータ値ｄｎ
をテーブル読出し手段７に出力し、テーブル読出し手段
７が上述と同様にデータ値ｄ７に対応する読出しアドレ
スを変換テーブル８に出力する。変換テーブル８がデー
タ値ｄｎに対応するａｎ＊２変換データを第６シフトレ
ジスタＳＲ．に出力する。第６シフトレジスタＳＲ８は
そのａ。．，変換データを第２シフトレジスタＳＲ，に
転送可能に構成されている。
タ２に、第２シフトレジスタＳＲ，が前記最上位のシフ
トレジスタ３に、第６シフトレジスタＳＲ．が前記の付
加したシフトレジスタ４に相当する。初期値入力手段６
は１６ビットの初期値が入力されると、その下位８ビッ
トのａｎ値を第１シフトレジスタＳＲ．に、その上位８
ピットのａｎ■値を第２シフトレジスタＳＲ，にそれぞ
れ転送する。第１シフトレジスタＳＲ１は最下位段より
出力データを出力すると共に第ｌシフトレジスタＳＲ，
内のデータａｎをテーブル読出し手段７に出力する。第
２シフトレジスタＳＲ，はデータａｎ■を第１シフトレ
ジスタＳＲｌ内に転送可能であると共に第１シフトレジ
スタＳＲ，と同様にそのデータａｎ＊１をテーブル読出
し手段７に出力する。テーブル読出し手段７はａ ｎｌ
ａ ｎ”ｌ及び下記？るｄ＋，に応じた読出しアド
レスをそれぞれ変換テーブル８に出力する。変換テーブ
ル８にはａｎｔａｎ■及びｄ。にそれぞれ対応するｂ，
，変換データ、Ｃｎ変換データ及びａｎ＊ｐ変換データ
の各データが収納されており、ｂｎ変換データを第３ン
フトレジスタＳＲ．に、ｃｎ変換データを第４シフトレ
ジスタＳＲ，にそれぞれ出力する。第３ソフトレジスタ
ＳＲ，内のｂｎ変換データ値と第４シフトレジスタＳＲ
，内のｃ０変換データ値とは排他的論理和手段９に導か
れ、その結果値ｄｎが第５シフトレジスタＳＲ，に入力
される。第５シフトレジスタＳＲ，はそのデータ値ｄｎ
をテーブル読出し手段７に出力し、テーブル読出し手段
７が上述と同様にデータ値ｄ７に対応する読出しアドレ
スを変換テーブル８に出力する。変換テーブル８がデー
タ値ｄｎに対応するａｎ＊２変換データを第６シフトレ
ジスタＳＲ．に出力する。第６シフトレジスタＳＲ８は
そのａ。．，変換データを第２シフトレジスタＳＲ，に
転送可能に構成されている。
以下、上記構成の作用を第４図のフローチャートに沿っ
て説明する。
て説明する。
初期値入力手段６に１６ピットの初期値データ（下位８
ビットがａ。，上位８ビットがａｔ）を入力すると、こ
の初期値データが第１及び第２シフトレジスタＳ Ｒ
ｌ＋ Ｓ Ｒ ｔに転送される。この第１及び第２シ
フトレジスタＳＲ．，ＳＲ，の初期値データａＯ＋ａｌ
がそれぞれテーブル読出し手段７に出力されると、変換
テーブル８がこの初期値データ”ｌａｌに対応するｂ。
ビットがａ。，上位８ビットがａｔ）を入力すると、こ
の初期値データが第１及び第２シフトレジスタＳ Ｒ
ｌ＋ Ｓ Ｒ ｔに転送される。この第１及び第２シ
フトレジスタＳＲ．，ＳＲ，の初期値データａＯ＋ａｌ
がそれぞれテーブル読出し手段７に出力されると、変換
テーブル８がこの初期値データ”ｌａｌに対応するｂ。
変換データ及びＣ。変換データをそれぞれ第３シフトレ
ジスタＳＲ３及び第４シフトレジスタＳＲ４に出力する
。この第３シフトレジスタＳＲ，のデータと第４シフト
レジスタＳＲ．のデータの排他的論理和をとり、この結
果値ｄ０が第５シフトレジスタＳＲ，に入力される。こ
の第５シフトレジスタＳＲ，のデータｄ。がテーブル読
出し手段７に出力されると、変換テーブル８がこのデー
タｄ０に対応するａ，変換データを第６シフトレジスタ
ＳＲ．に出力する。第６シフトレジスタＳＲ，にａ，変
換データが入力されると、このデータａ，が第２シフト
レジスタＳＲ，に？送されると共に第２シフトレジスタ
ＳＲ．内のデータａ，が第１シフトレジスタＳＲ，に転
送される。そして、この第ｌシフトレジスタＳＲ．のデ
ータａ，と第２シフトレジスタＳＲ，のデータａ，がそ
れぞれテーブル読出し手段７に出力されて以上の動作が
順次繰り返られて第１シフトレジスタＳＲ，の最下段か
らはａ。ｌ ａＩＩ ａ２＋・・・の出力データが
出力される。
ジスタＳＲ３及び第４シフトレジスタＳＲ４に出力する
。この第３シフトレジスタＳＲ，のデータと第４シフト
レジスタＳＲ．のデータの排他的論理和をとり、この結
果値ｄ０が第５シフトレジスタＳＲ，に入力される。こ
の第５シフトレジスタＳＲ，のデータｄ。がテーブル読
出し手段７に出力されると、変換テーブル８がこのデー
タｄ０に対応するａ，変換データを第６シフトレジスタ
ＳＲ．に出力する。第６シフトレジスタＳＲ，にａ，変
換データが入力されると、このデータａ，が第２シフト
レジスタＳＲ，に？送されると共に第２シフトレジスタ
ＳＲ．内のデータａ，が第１シフトレジスタＳＲ，に転
送される。そして、この第ｌシフトレジスタＳＲ．のデ
ータａ，と第２シフトレジスタＳＲ，のデータａ，がそ
れぞれテーブル読出し手段７に出力されて以上の動作が
順次繰り返られて第１シフトレジスタＳＲ，の最下段か
らはａ。ｌ ａＩＩ ａ２＋・・・の出力データが
出力される。
上記動作において、第ｌシフトレジスタＳＲ，、第２シ
フトレジスタＳＲ，及び第６シフトレジスタＳＲ．内の
データから計算される排他的論理和の結果値ｂ。＋
ｃｎ，ａ６＋２が予め変換テーブル８に収納されており
上記演算の必要がないために高速処理が可能である。ま
た、変換テーブル８のテーブル容量は、各シフトレジス
タの段数が８でありａ ｌｌｊ ａ ｎ■及びｂｎが
それぞれ２Ｉｌ通りであるため、３Ｘ２”＝７６８バイ
トとなり従来に比較して非常に少容量で足りる。分割す
る各シフトレジスタの段数を８とした場合における従来
と本願のテーブル容量を比較すると、下記く表２〉の如
くになる。８段Ｍ系列発生の場合には同数となるが、分
割する各シフトレジスタの段数を４，２とすれば従来と
比較して少容量のテーブル容量で足りる。
フトレジスタＳＲ，及び第６シフトレジスタＳＲ．内の
データから計算される排他的論理和の結果値ｂ。＋
ｃｎ，ａ６＋２が予め変換テーブル８に収納されており
上記演算の必要がないために高速処理が可能である。ま
た、変換テーブル８のテーブル容量は、各シフトレジス
タの段数が８でありａ ｌｌｊ ａ ｎ■及びｂｎが
それぞれ２Ｉｌ通りであるため、３Ｘ２”＝７６８バイ
トとなり従来に比較して非常に少容量で足りる。分割す
る各シフトレジスタの段数を８とした場合における従来
と本願のテーブル容量を比較すると、下記く表２〉の如
くになる。８段Ｍ系列発生の場合には同数となるが、分
割する各シフトレジスタの段数を４，２とすれば従来と
比較して少容量のテーブル容量で足りる。
く表
２〉
第５図には２４段Ｍ系列発生の基本構成図が示され、第
６図にはこの場合の本発明の原理となる構成図が示され
ている。変換テーブルにはＣ，，，ａｎｅ２の変換デー
タが収納されることになる。
６図にはこの場合の本発明の原理となる構成図が示され
ている。変換テーブルにはＣ，，，ａｎｅ２の変換デー
タが収納されることになる。
尚、この実施例においてはＭ系列の場合について説明し
たが、他のＮ系列，Ｐ系列等にも略同様に適用できるも
のである。
たが、他のＮ系列，Ｐ系列等にも略同様に適用できるも
のである。
以上述べたように本発明によれば、ｎ×ｍ段のシフトレ
ジスタをｎ （ｎ≧２）個のｍ段シフトレジスタに分割
し、この分割されたｍ段シフトレジスタを部分系列と仮
定してこの各ｍ段シフトレジスタの変換データをそれぞ
れ変換テーブルに記憶したので、少ないプログラム容量
でＭ系列等を高速で発生させることができるという効果
を奏する。
ジスタをｎ （ｎ≧２）個のｍ段シフトレジスタに分割
し、この分割されたｍ段シフトレジスタを部分系列と仮
定してこの各ｍ段シフトレジスタの変換データをそれぞ
れ変換テーブルに記憶したので、少ないプログラム容量
でＭ系列等を高速で発生させることができるという効果
を奏する。
第１図乃至第６図は本発明の実施例を説明する図であり
、第１図はｌ６段Ｍ系列発生装置の回路ブロック図、第
２図は１６段Ｍ系列発生の基本構成図、第３図は本発明
の原理となる構成図、第４図はフローチャート図、第５
図は２４段Ｍ系列発生の基本構或図、第６図は２４段の
場合の本発明の原理となる構成図であり、第７図及び第
８図は従来例を説明する図であり、第７図はＭ系列発生
装置の回路ブロック図、第８図は１６段Ｍ系列発生装置
の原理図である。 ２〜５・・・８段シフトレジスタくｍ段シフトレジスタ
） 、ＳＲ 〜ＳＲ１・一第１〜第６シフトレジス 夕、 ８， Ｉ ２・・・変換テーブル。 １ 事件の表示 平成Ｉ牢特許願第３０２８８１号 ２ 発明の名称 符号発生装置 ３ 浦正をする者 事件との関係
、第１図はｌ６段Ｍ系列発生装置の回路ブロック図、第
２図は１６段Ｍ系列発生の基本構成図、第３図は本発明
の原理となる構成図、第４図はフローチャート図、第５
図は２４段Ｍ系列発生の基本構或図、第６図は２４段の
場合の本発明の原理となる構成図であり、第７図及び第
８図は従来例を説明する図であり、第７図はＭ系列発生
装置の回路ブロック図、第８図は１６段Ｍ系列発生装置
の原理図である。 ２〜５・・・８段シフトレジスタくｍ段シフトレジスタ
） 、ＳＲ 〜ＳＲ１・一第１〜第６シフトレジス 夕、 ８， Ｉ ２・・・変換テーブル。 １ 事件の表示 平成Ｉ牢特許願第３０２８８１号 ２ 発明の名称 符号発生装置 ３ 浦正をする者 事件との関係
Claims (1)
- （１）ｍ段シフトレジスタをｎ（ｎ≧２）個設け、この
ｎ個のｍ段シフトレジスタをｎ×ｍ段の符号発生のシフ
トレジスタの桁数に対応付けすると共にこれらのｍ段シ
フトレジスタに最上位のｍ段シフトレジスタを付加して
設け、 最下位のｍ段シフトレジスタについてシフトレジスタ入
力に「０」が入る様にしｎ×ｍ段の符号発生器の使用タ
ップに対応するタップの排他的論理和をとった値を観測
し、ｍ段シフトレジスタに任意の値を設定してｍビット
シフトするまでの間に前記観測点の取るｍビットのビッ
ト列を前記設定値に対する変換データとして、最下位の
ｍ段シフトレジスタと付加したｍ段シフトレジスタ以外
の各ｍ段シフトレジスタについて各ｍ段シフトレジスタ
の後に更にｍ段のシフトレジスタを接続し、シフトレジ
スタ入力に「０」が入る様にしｎ×ｍ段の符号発生器の
使用タップに対応するタップの排他的論理和をとった値
を観測し、２ｍ段シフトレジスタの上位ｍ段には任意の
値を設定し下位ｍ段には「０」を設定してｍビットシフ
トするまでの間に前記観測点の取るｍビットのビット列
を前記設定値に対する変換データとして、付加したｍ段
シフトレジスタについてシフトレジスタに「０」を設定
した後、ｎ×ｍ段の符号発生器の使用タップに対応する
タップの排他的論理和と任意のｍビットのビット列とで
順次排他的論理和をとりこの値を順次シフトレジスタに
入力してｍビットシフト後のシフトレジスタ内の値を前
記任意のビット列に対する変換データとしてそれぞれ持
つ変換テーブルを設け、 付加したｍ段シフトレジスタ以外の各ｍ段シフトレジス
タ内の値に対する変換データの全ての排他的論理和をと
り、この値を前記した任意のｍビットのビット列とし、
付加したｍ段シフトレジスタ内の値を最上位のｍ段シフ
トレジスタに転送すると共にｎ個のｍ段シフトレジスタ
内の値をそれぞれ一段低い下位段のｍ段シフトレジスタ
に転送して最下位段のｍ段シフトレジスタの出力をｎ×
ｍ段の符号として得ることを特徴とする符号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302881A JPH03162119A (ja) | 1989-11-21 | 1989-11-21 | 符号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302881A JPH03162119A (ja) | 1989-11-21 | 1989-11-21 | 符号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03162119A true JPH03162119A (ja) | 1991-07-12 |
Family
ID=17914228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302881A Pending JPH03162119A (ja) | 1989-11-21 | 1989-11-21 | 符号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03162119A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07199808A (ja) * | 1993-12-06 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | 暗号化方法及びシステム |
-
1989
- 1989-11-21 JP JP1302881A patent/JPH03162119A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07199808A (ja) * | 1993-12-06 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | 暗号化方法及びシステム |
| JP3320928B2 (ja) * | 1993-12-06 | 2002-09-03 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 暗号化システム |
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