JPH03160821A - Conversion circuit to b8zs pattern - Google Patents
Conversion circuit to b8zs patternInfo
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
８ビットＯ連続が続くと、“０００１１０１１′”のＢ
８ＺＳパターンに変換するＢ８ＺＳパターンへの変換回
路に関し、
回路規模の小さいＢ８ＺＳパターンへの変換回路の提供
を目的とし、
データの入力する５段のシフトレジスタの、ｌ段目のフ
リノブフロップ（以下ＦＦと称す）の出力と２段目ＯＦ
Ｆの入力間及び、該２段目ＯＦＦの出力と３段目のＦＦ
の入力間及び、４段目ＯＦＦの出力と５段目ＯＦＦの入
力間に夫々第１．第２．第３のオア回路を挿入し、該ｌ
段目〜４段目のＦＦの出力をノア回路に入力し、該ノア
回路の出力を該第１のオア回路及び、第１のアンド回路
の一方の端子に入力し、出力を該第２，第３のオア回路
に入力するようにし、又第２のアンド回路の一方の端子
に入力し出力をセット，リセ７｝ＦＦのセント端子に入
力し、又第４のオア回路の一方の端子に入力し出力を第
３のアンド回路の一方の端子に入力する。[Detailed Description of the Invention] [Summary] When 8 bits O continue, the B of “00011011′”
Regarding the conversion circuit to the B8ZS pattern that converts to the 8ZS pattern, we aim to provide a conversion circuit to the B8ZS pattern with a small circuit scale. ) and the output of the second stage OF
Between the input of F and the output of the second stage OFF and the third stage FF
and between the output of the 4th stage OFF and the input of the 5th stage OFF, respectively. Second. Insert a third OR circuit and
The outputs of the FFs of the 4th to 4th stages are input to the NOR circuit, the output of the NOR circuit is input to one terminal of the first OR circuit and the first AND circuit, and the output is input to the second, It is input to the third OR circuit, and it is input to one terminal of the second AND circuit to set the output. It is input to the cent terminal of Reset 7}FF, and it is input to one terminal of the fourth OR circuit. The output is input to one terminal of the third AND circuit.
又該５段目のＦＦの出力を、該第３のアンド回路の他方
の端子に入力し出力を出力データと：ッ、又第４のアン
ド回路の一方の端子に入力し出力を該セット，リセソト
ＦＦのリセント端子に入力し、該セット，リセノトＦＦ
９の出力を該第１，第４のアンド回路の他方の端子に入
力し、反転出力を該第４のオア回路及び第２のアンド回
路の他方の端子に入力するよう構或する。In addition, the output of the fifth stage FF is inputted to the other terminal of the third AND circuit, and the output is used as output data. Input to the resent terminal of the resenote FF, set the
9 is input to the other terminals of the first and fourth AND circuits, and the inverted output is input to the other terminals of the fourth OR circuit and the second AND circuit.
［産業上の利用分野］
本発明は、伝送装置等で、送信データのＯ連続を抑圧す
る為に、８ビノトＯ連続が続くと、゛０００１１０１１
″のＢ８ＺＳパターンに変換するＢ８ＺＳパターンへの
変換回路の改良に関する。[Industrial Application Field] The present invention is designed to suppress consecutive O's in transmission data in a transmission device or the like.
The present invention relates to an improvement of a B8ZS pattern conversion circuit that converts a B8ZS pattern into a B8ZS pattern.
〔従来の技術］
第４図は従来例のＢ８ＺＳパターンへの変換回路の回路
図、第５図は８ビノトＯ連続の場合の第４図の各部のタ
イムチャートである。[Prior Art] FIG. 4 is a circuit diagram of a conventional B8ZS pattern conversion circuit, and FIG. 5 is a time chart of each part of FIG. 4 in the case of 8 consecutive B8ZS patterns.
第４図のＢ８ＺＳパターンへの変換回路は、ＦＦ１〜Ｆ
Ｆ８よりなる８段のシフトレジスタを用い、１段目のＦ
ＦＩの出力と２段目のＦＦ２の入力間及び、２段目のＦ
Ｆ２の出力と３段目のＦＦ３の入力間及び、４段目のＦ
Ｆ４の出力と５段目のＦＦ５の入力間及び、５段目のＦ
Ｆ５の出力と６段目のＦＦ６の入力間に、１を挿入する
為のオア回路１０〜１４を挿入し、ＦＦＩ〜ＦＦ８の反
転出力をアンド回路３４に入力し、８ビット０が続き、
アンド回路３４の出力が１になった時、オア回路ｌＯ〜
１４にて１を挿入するようにしている。The conversion circuit to the B8ZS pattern in Fig. 4 consists of FF1 to F.
Using an 8-stage shift register consisting of F8, the first stage F
Between the output of the FI and the input of the second stage FF2, and between the second stage F
Between the output of F2 and the input of 3rd stage FF3, and between the 4th stage F
Between the output of F4 and the input of FF5 of the 5th stage, and the F of the 5th stage
OR circuits 10 to 14 for inserting 1 are inserted between the output of F5 and the input of FF6 in the sixth stage, and the inverted outputs of FFI to FF8 are input to the AND circuit 34, and 8 bits of 0 continue.
When the output of the AND circuit 34 becomes 1, the OR circuit lO~
1 is inserted at 14.
今第５図の（データ入力）に示す如きｌの次に８ピント
の０連続のデータが入力すると、ＦＦＩ〜ＦＦ８に順次
送られ、ＦＦ８の反転出力が１となると、第５図（ＡＮ
Ｄ３４）に示す如く、アンド回路３４の出力はＩとなり
、オア回路ｉｏ−ｉ４を介して、第５図（ＦＦ２）（Ｆ
Ｆ３）（ＦＦ５）（ＦＦ６）に示す如く１が挿入される
。Now, when 8 pints of consecutive 0 data is input after l as shown in (data input) in Figure 5, it is sent sequentially to FFI to FF8, and when the inverted output of FF8 becomes 1, as shown in Figure 5 (AN
As shown in FIG. 5 (FF2) (F
1 is inserted as shown in F3) (FF5) and (FF6).
そうなると、ＦＦ８の出力は、第５図（ＦＦ８）及び（
データ出力）に示す如く、“０００１１０１ｌ”のＢ８
ＺＳパターンとなり、８ビット０連続はＢ８ＺＳパター
ンに変換される。In that case, the output of FF8 is as shown in Fig. 5 (FF8) and (
As shown in data output), B8 of “0001101l”
It becomes a ZS pattern, and 8 consecutive bits of 0 are converted to a B8ZS pattern.
〔発明が解決しようとする課題］
しかしながら、従来のＢ８ＺＳパターンへの変換回路は
８個ＯＦＦを使用する為に回路規模が大きくなる問題点
がある。[Problems to be Solved by the Invention] However, since the conventional conversion circuit to the B8ZS pattern uses eight OFF circuits, there is a problem that the circuit scale becomes large.
本発明は回路規模の小さいＢ８ＺＳパターンへの変換回
路の提供を目的とレている。The present invention aims to provide a conversion circuit to a B8ZS pattern with a small circuit scale.
第１図は本発明の実施例のＢ８ＺＳパターンへの変換回
路の回路図である。FIG. 1 is a circuit diagram of a B8ZS pattern conversion circuit according to an embodiment of the present invention.
第１図に示す如く、データの入力する５段のシフトレジ
スタの、１段目のＦＦＩの出力と２段目のＦＦ２の入力
間及び、該２段目のＦＦ２の出力と３段目のＦＦ３の入
力間及び、４段目のＦＦ４の出力と５段目のＦＦ５の入
力間に夫々第ｌ，第２，第３のオア回路１０，１１．１
２を挿入し、該１段目〜４段目のＦＦＩ〜４の出力をノ
ア回路２０に入力し、該ノア回路２０の出力を該第１の
オア回路１０及び、第１のアンド回路３０の一方の端子
に入力し、出力を該第２，第３のオア回路１１．１２に
入力するようにし、又第２のアンド回路３１の一方の端
子に入力し出力をセット．リセットＦＦ９のセット端子
に入力し、又第４のオア回路１３の一方の端子に入力し
出力を第３のアンド回路３２の一方の端子に入力する。As shown in FIG. 1, in a five-stage shift register into which data is input, there is a gap between the output of the first stage FFI and the input of the second stage FF2, and between the output of the second stage FF2 and the third stage FF3. and between the output of the fourth stage FF4 and the input of the fifth stage FF5, respectively, the first, second, and third OR circuits 10, 11.1.
2, input the outputs of the first to fourth stage FFIs to 4 to the NOR circuit 20, and input the outputs of the NOR circuit 20 to the first OR circuit 10 and the first AND circuit 30. The input is input to one terminal, the output is input to the second and third OR circuits 11 and 12, and the output is input to one terminal of the second AND circuit 31 to set the output. The signal is inputted to the set terminal of the reset FF 9, and also inputted to one terminal of the fourth OR circuit 13, and the output is inputted to one terminal of the third AND circuit 32.
又該５段目のＦＦ５の出力を、該第３のアンド回路３２
の他方の端子に入力し出力を出力データとし、又第４の
アンド回路３３の一方の端子に入力し出力を該セット．
リセットＦＦ９のリセット端子に入力し、
該セット，リセットＦＦ９の出力を該第ｌ，第４のアン
ド回路３０．３３の他方の端子に入力し、反転出力を該
第４のオア回路１３及び第２のアンド回路３１の他方の
端子に入力するようにする。Further, the output of the fifth stage FF5 is connected to the third AND circuit 32.
is inputted to the other terminal of the set .
input to the reset terminal of the reset FF9, input the output of the set and reset FF9 to the other terminal of the first and fourth AND circuits 30 and 33, and input the inverted output to the fourth OR circuit 13 and the second input to the other terminal of the AND circuit 31.
本発明のＢ８ＺＳパターンへの変換回路は、８ビット０
連続を、前半と後半の４ビットの２回に分けて検出し、
前半の４ビットＯ連続ではオア回路１０にて１を挿入し
、後半の４ビットＯ連続ではオア回路１０〜１２にて１
を挿入することにより、シフトレジスタの段数を５段に
削減したもので、前半と後半の識別は、セット．リセッ
トＦＦ９を用い、前半の４ビット０連続検出ではセット
し、後半の４ビット０連続検出ではリセットすることで
行うものである。The conversion circuit to the B8ZS pattern of the present invention converts 8 bits 0
The continuation is detected twice in the first half and the second half of 4 bits,
In the first half of 4 consecutive bits O, 1 is inserted in OR circuit 10, and in the latter half of 4 consecutive bits O, 1 is inserted in OR circuits 10 to 12.
The number of stages of the shift register is reduced to 5 by inserting SET. This is done by using the reset FF 9, setting it when detecting 4 bits of 0 consecutively in the first half, and resetting it when detecting 4 bits of 0 consecutively in the latter half.
又前半は４ビソト０連続で、後半の４ビットが０連続で
なかった場合は、セット．リセットＦＦ９の出力にてア
ンド回路３２の出力を０とし、前半の４ビット０連続検
出時挿入した１を０とするようにしている。Also, if the first half is 4 bits 0 consecutively and the latter 4 bits are not 0 consecutively, set. The output of the AND circuit 32 is set to 0 based on the output of the reset FF 9, and the 1 inserted when the first 4 bits of 0 consecutively are detected is set to 0.
今第２図の（データ入力）に示す如き、１の次に８ビッ
ト０連続のデータが入力すると、ＦＦＩからＦＦ４迄順
次送られ、ＦＦＩ〜ＦＦ４の出力が０となると、第２図
（ＮＯＲ２０）に示す如く、ノア回路２０の出力は１と
なり、オア回路１０を介して第２図（ＦＦ２）に示す如
（ ＦＦ２に１が挿入され、又ノア回路２０の１の出力
はアンド回路３０，３１、オア回路１３に入力する。As shown in (data input) in Figure 2, when 8 bits of consecutive 0 data is input after 1, it is sent sequentially from FFI to FF4, and when the output from FFI to FF4 becomes 0, as shown in Figure 2 (NOR20 ), the output of the NOR circuit 20 becomes 1, and through the OR circuit 10, 1 is inserted into FF2 as shown in FIG. 31, input to the OR circuit 13.
ＪＫ，ＦＦ９は１のデータが１回でも入力するとリセッ
トされており、出力はＯで、反転出力は１となっている
ので、ノア回路２０の出力が１になった時点で、第２図
（ＡＮＤ３１）に示す如く、アンド回路３１の出力は１
となり、アンド回路３３の出力は第２，図（ＡＮＤ３３
）に示す如く０で、ＪＫ，ＦＦ９はセットされ、出力は
第２図（ＪＫ，ＦＦ９）に示す如く、．となり、オア回
路１３の出力は第２図（ＯＲ１３）に示す如くＯとなり
、アンド回路３２の出力はＯである。JK and FF9 are reset when 1 data is input even once, the output is O, and the inverted output is 1, so when the output of the NOR circuit 20 becomes 1, as shown in Figure 2 ( AND31), the output of the AND circuit 31 is 1.
Therefore, the output of the AND circuit 33 is shown in FIG. 2 (AND33
), JK and FF9 are set to 0, and the output is 0 as shown in FIG. 2 (JK, FF9). Therefore, the output of the OR circuit 13 is O as shown in FIG. 2 (OR13), and the output of the AND circuit 32 is O.
この時、アンド回路３０の出力は第２図（ＡＮＤ３０）
に示す如く０であり、ＦＦ３，ＦＦ５には１は挿入され
ない。At this time, the output of the AND circuit 30 is as shown in FIG. 2 (AND30).
As shown in the figure, it is 0, and 1 is not inserted into FF3 and FF5.
次に、４ビットのＯが入力し、ＦＦＩ〜ＦＦ４の出力が
０となると、第２図（ＮＯＲ２０）に示す如く、ノア回
路２０の出力は１となり、オア回路ｌＯを介して第２図
（ＦＦ２）に示す如く、再び１を挿入する。Next, when 4-bit O is input and the outputs of FFI to FF4 become 0, the output of the NOR circuit 20 becomes 1 as shown in FIG. Insert 1 again as shown in FF2).
この時は前半でＦＦ２に挿入された１により、ＦＦ５の
出力は第２図（ＦＦ５）に示す如く１であり、又ＪＫ，
ＦＦ９の出力は第２図（ＪＫ， ＦＦ９）に示す如く１
であるので、アンド回路３ｏの出力は第２図（ＡＮＤ３
０）に示す如く１で、ＦＦ３，ＦＦ５に１を挿入し、又
第２図（ＡＮＤ３１）（ＡＮＤ３３）に示す如く、アン
ド回路３１の出力はＯ、アンド回路３３の出力は１とな
るので、第２図（ＪＫ，ＦＦ９）に示す如＜ＪＫ，ＦＦ
９をリセットする。At this time, due to the 1 inserted into FF2 in the first half, the output of FF5 is 1 as shown in Figure 2 (FF5), and JK,
The output of FF9 is 1 as shown in Figure 2 (JK, FF9).
Therefore, the output of the AND circuit 3o is as shown in FIG.
0), 1 is inserted into FF3 and FF5, and as shown in FIG. 2 (AND31) (AND33), the output of the AND circuit 31 is O, and the output of the AND circuit 33 is 1. As shown in Figure 2 (JK, FF9)
Reset 9.
又この時、第２図（ＯＲ１３）に示す如く、オア回路ｌ
３の出力は１となるので、ＦＦ５の出力がアンド回路３
２を介して出力され、アンド回路３２の出力は、第２図
（データ出力）に示す如く“０００１１０１１”のＢ８
ＺＳパターンとなる。Also, at this time, as shown in FIG. 2 (OR13), the OR circuit l
Since the output of FF3 is 1, the output of FF5 is AND circuit 3.
2, and the output of the AND circuit 32 is B8 of "00011011" as shown in FIG. 2 (data output).
It becomes a ZS pattern.
尚、後半の４ビットがＯ連続でなかった場合は、ノア回
路２０の出力がＯとなるので、オア回路１３の出力はＯ
となり、アンド回路３２にて出力は０とするので、前半
の４ビット０検出で挿入した１はＯとなり出力される。Note that if the latter 4 bits are not consecutive O's, the output of the NOR circuit 20 will be O, so the output of the OR circuit 13 will be O.
Since the AND circuit 32 outputs 0, the 1 inserted in the first half of the 4-bit 0 detection becomes 0 and is output.
このようにした、Ｂ８ＺＳパターンへの変換回路の回路
規模と従来例のＢ８ＺＳパターンへの変換回路の回路規
模とを、２人カアンド回路又は２人カオア回路の回路規
模に換算して比較すると、３．５個分のＦＦ３個の減少
、６個分のＪＫ，ＦＦ１個の増で４．５個分滅少し、又
８人カアンド回路が４人カノア回路になり、２個分滅少
となり合計６．５個分減少となる。Comparing the circuit scale of the conversion circuit to the B8ZS pattern as described above and the circuit scale of the conventional conversion circuit to the B8ZS pattern in terms of the circuit scale of a two-person Kaand circuit or a two-person Chaor circuit, we find that: .Reduction of 3 FFs by 5, JK of 6, increase of 1 FF, resulting in a decrease of 4.5 FFs, and the 8-person circuit becomes a 4-person circuit, resulting in a decrease of 2 FFs, totaling 6. .5 pieces less.
一方、２人カアンド回路と、２人カオア回路が４個増加
するので、都合２．５個分回路規模が小さくなる。On the other hand, since the number of two-person Kaand circuits and two-person Kaor circuits increases by four, the circuit scale is reduced by 2.5 pieces.
第１図は本発明の実施例のＢ８ＺＳパターンへの変換回
路の回路図、第２図は８ビノトｏ連続の場合の第ｌ図の
各部のタイムチャート、第３図は６ビソト０連続の場合
の第１図の各部のタイムチャートである。Fig. 1 is a circuit diagram of a conversion circuit to a B8ZS pattern according to an embodiment of the present invention, Fig. 2 is a time chart of each part of Fig. 1 in the case of 8 bits O consecutively, and Fig. 3 is the case of 6 bits 0 consecutively. 2 is a time chart of each part of FIG. 1.
第１図のＢ８ＺＳパターンへの変換回路は、先に説明せ
る如く、８ビソト０連続を、前半と後半の４ビノトの２
回に分けて検出し、前半の４ビント０連続ではオア回路
１０にて１を挿入し、後半の４ビットＯ連続ではオア回
路１０〜１２にて１を挿入することにより、シフトレジ
スタの段数を５段に削減したもので、前半と後半の識別
は、セ・７ト．リセットＦＦ９を用い、前半の４ビット
０連続検出ではセットし、後半の４ビット０連続検出で
はリセットすることで行うものである。As explained earlier, the conversion circuit to the B8ZS pattern shown in Fig.
The number of stages of the shift register is determined by detecting the shift register in stages, and inserting 1 in the OR circuit 10 for the first 4 consecutive bits of 0 in the first half, and inserting 1 in the OR circuits 10 to 12 for the latter 4 consecutive bits as 0. It has been reduced to 5 stages, and the first half and second half can be identified as 7th. This is done by using the reset FF 9, setting it when detecting 4 bits of 0 consecutively in the first half, and resetting it when detecting 4 bits of 0 consecutively in the latter half.
又後半の４ピントがＯ連続でなかった場合は、セノト．
υセントＦＦ９の出力にてアンド回路３２の出力を０と
し、前半の４ビットＯ連続検出時挿入した１をＯとする
ようにしている。Also, if the 4 pintos in the second half are not consecutive O's, Senoto.
The output of the AND circuit 32 is set to 0 based on the output of the υ cent FF9, and the 1 inserted when the first 4 bits of O's are continuously detected is set to O's.
第１図のＢ８ＺＳパターンへの変換回路に８ビットＯ連
続のデータが入力した場合の動作は、第２図を用いて、
［作用］の所で説明したので省き、第３図を用いて８ビ
ット０連続でなく６ビット０連続のデータが入力した場
合につき説明する。The operation when 8 consecutive bits of O data is input to the B8ZS pattern conversion circuit shown in FIG. 1 is as follows using FIG.
Since the explanation was given in the [Operation] section, the explanation will be omitted, and the case where data of 6 consecutive bits of 0 instead of 8 consecutive bits of 0 is input will be explained using FIG.
前半の４ビントＯ連続のデータが入力した場合の動作は
、第２図のタイムチャートに示す場合と同しであり、第
３図の（ＮＯＲ２０）に示す如く、ノア回路２０の出力
が１になり、オア回路１０を介してＦＦ２に１を入力し
、ＪＫ，ＦＦ９は、（ＪＫ，ＦＦ９）に示す如く、アン
ド回路３１を介してセットされ、オア回路１３の出力は
Ｏとなり、アンド回路３２への入力を０としている。The operation when the first 4 consecutive bits of data are input is the same as shown in the time chart of Fig. 2, and the output of the NOR circuit 20 becomes 1 as shown in (NOR20) of Fig. 3. Then, 1 is input to FF2 via the OR circuit 10, JK and FF9 are set via the AND circuit 31 as shown in (JK, FF9), the output of the OR circuit 13 becomes O, and the AND circuit 32 The input to is set to 0.
次にオール０でない４ビットのデータがＦＦＩ〜ＦＦ４
に入力した時は、ｌがあるので、ノア回路２０の出力は
、第３図（ＮＯＲ２０）に示す如く０で、又ＪＫ，ＦＦ
９は、第３図（ＪＫ， ＦＦ９）に示す如くセット状
態であり、オア回路ｌ３の出力は第３図（○Ｒ１３）に
示す如く０で、このＯがアンド回路３２に入力している
ので、ＦＦ２に挿入したｌで、第３図（ＦＦ５）に示す
如くＦＦ５の出力が１になっていても、アンド回路３２
の出力は０となる。Next, 4 bits of data that are not all 0 are FFI to FF4
Since there is l when the input is input to
9 is in the set state as shown in FIG. 3 (JK, FF9), and the output of the OR circuit 13 is 0 as shown in FIG. 3 (○R13), and this O is input to the AND circuit 32. , even if the output of FF5 becomes 1 as shown in FIG. 3 (FF5), the AND circuit 32
The output of will be 0.
この時、ＦＦ５の出力１と、ＪＫ，ＦＦ９の出力のｌに
より、アンド回路３３の出力は、第３図（ＡＮＤ３３）
に示す如く１になり、ＪＫ，ＦＦ９は、第３図（ＪＫ，
ＦＦ９）に示す如くリセットされ、ＦＦ５の出力はその
侭アンド回路３２を介して出力され、出力データは第３
図（データ出力）に示す如く、元のデータとして出力さ
れる。At this time, the output of the AND circuit 33 is determined by the output 1 of FF5 and the output 1 of JK and FF9 as shown in FIG. 3 (AND33).
1 as shown in Figure 3, and JK, FF9 becomes 1 as shown in Figure 3 (JK,
FF9) is reset as shown in FIG.
As shown in the figure (data output), the data is output as the original data.
この第ｌ図のＢ８ＺＳパターンへの変換回路の回路規模
と第４図の従来例のＢ８ＺＳパターンへの変換回路の回
路規模とを、２人カアンド回路又は２人カオア回路の回
路規模で換算して比較すると、先に説明した如く、３．
５個分のＦＦ３個の減少、６個分のＪＫ，ＦＦ１個の増
で４．５個分減少し、又８人カアンド回路が４人カノア
回路になり、２個分減少となり合計６．５個分減少とな
る。The circuit scale of the conversion circuit to the B8ZS pattern in Figure 1 and the circuit scale of the conventional conversion circuit to the B8ZS pattern in Figure 4 are converted into the circuit scale of a two-person KaAND circuit or a two-person Chaor circuit. In comparison, as explained earlier, 3.
The number of FFs decreased by 3 for 5, JK for 6, and FF increased by 1, resulting in a decrease of 4.5. Also, the 8-person circuit became a 4-person circuit, resulting in a decrease of 2, for a total of 6.5. There will be a decrease in quantity.
一方、２人カアンド回路と、２人カオア回路が４個増加
するので、都合２．５個分回路規模が小さくなる。On the other hand, since the number of two-person Kaand circuits and two-person Kaor circuits increases by four, the circuit scale is reduced by 2.5 pieces.
以上詳細に説明せる如く本発明によれば、回路規模の小
さい、Ｂ８ＺＳパターンへの変換回路が得られる効果が
ある。As described in detail above, according to the present invention, there is an effect that a conversion circuit to a B8ZS pattern can be obtained with a small circuit scale.
第１図は本発明の実施例のＢ８ＺＳパターンへの変換回
路の回路図、
第２図は８ビット０連続の場合の第１図の各部のタイム
チャート、
第３図は６ビット０連続の場合の第１図の各部のタイム
チャート、
第４図は従来例のＢ８ＺＳパターンへの変換回路の回路
図、
第５図は８ビット０連続の場合の第４図の各部のタイム
チャートである。
図において、
１〜８はフリップフロップ、
９はセット リセットフリップフロップ，ＪＫ，フリッ
プフロップ、
１０〜１４はオア回路、
２０はノア回路、
３１〜３４はアンド回路を示す。
（クロフク）
第
２
図
（ク［トノグ）
（ＴＫ．ＦＦ’？）
６ヒ，ｌ−Ｑ連代の場合のも１図の各部のタ仏壬イート
第
３
図Figure 1 is a circuit diagram of a conversion circuit to a B8ZS pattern according to an embodiment of the present invention. Figure 2 is a time chart of each part of Figure 1 when 8 bits are 0 consecutively. Figure 3 is when 6 bits are 0 consecutively. 1. FIG. 4 is a circuit diagram of a conventional B8ZS pattern conversion circuit. FIG. 5 is a time chart of each part in FIG. 4 when 8 bits are 0 consecutively. In the figure, 1 to 8 are flip-flops, 9 is a set/reset flip-flop, JK, and flip-flops, 10 to 14 are OR circuits, 20 is a NOR circuit, and 31 to 34 are AND circuits. (Kurofuku) Figure 2 (Ku [Tonoghu] (TK.FF'?) 6hi, l-Q successive case of each part of Figure 1 Figure 3)
Claims (1)
リップフロップ（１）の出力と２段目のフリップフロッ
プ（２）の入力間及び、該２段目のフリップフロップ（
２）の出力と３段目のフリップフロップ（３）の入力間
及び、４段目のフリップフロップ（４）の出力と５段目
のフリップフロップ（５）の入力間に夫々第１、第２、
第３のオア回路（１０、１１、１２）を挿入し、該１段
目〜４段目のフリップフロップ（１〜４）の出力をノア
回路（２０）に入力し、該ノア回路（２０）の出力を該
第１のオア回路（１０）及び、第１のアンド回路（３０
）の一方の端子に入力し、該第１のアンド回路（３０）
の出力を該第２、第３のオア回路（１１、１２）に入力
するようにし、又第２のアンド回路（３１）の一方の端
子に入力し出力をセット、リセットフリップフロップ（
９）のセット端子に入力し、又第４のオア回路（１３）
の一方の端子に入力し出力を第３のアンド回路（３２）
の一方の端子に入力し、 該５段目のフリップフロップ（５）の出力を、該第３の
アンド回路（３２）の他方の端子に入力し出力を出力デ
ータとし、又第４のアンド回路（３３）の一方の端子に
入力し出力を該セット、リセットフリップフロップ（９
）のリセット端子に入力し、 該セット、リセットフリップフロップ（９）の出力を該
第１、第４のアンド回路（３０、３３）の他方の端子に
入力し、反転出力を該第４のオア回路（１３）及び第２
のアンド回路（３１）の他方の端子に入力するようにし
たことを特徴とするＢ８ＺＳパターンへの変換回路。[Claims] Between the output of the first stage flip-flop (1) and the input of the second stage flip-flop (2) of the five-stage shift register into which data is input, and between the second stage flip-flop (
2) and the input of the third stage flip-flop (3), and between the output of the fourth stage flip-flop (4) and the input of the fifth stage flip-flop (5), respectively. ,
A third OR circuit (10, 11, 12) is inserted, and the outputs of the first to fourth stage flip-flops (1 to 4) are input to the NOR circuit (20). The output of the first OR circuit (10) and the first AND circuit (30
) to one terminal of the first AND circuit (30).
The output of is inputted to the second and third OR circuits (11, 12), and is inputted to one terminal of the second AND circuit (31) to set the output, and the reset flip-flop (
9) and the fourth OR circuit (13).
input to one terminal of and send the output to the third AND circuit (32)
The output of the fifth stage flip-flop (5) is inputted to the other terminal of the third AND circuit (32) and the output is used as output data, and the output of the fifth stage flip-flop (5) is input to the other terminal of the third AND circuit (32). input to one terminal of (33) and output the corresponding set and reset flip-flop (9
), the output of the set and reset flip-flop (9) is input to the other terminal of the first and fourth AND circuits (30, 33), and the inverted output is input to the fourth OR circuit. Circuit (13) and second
A conversion circuit to a B8ZS pattern, characterized in that the input is input to the other terminal of the AND circuit (31).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30031989A JPH03160821A (en) | 1989-11-17 | 1989-11-17 | Conversion circuit to b8zs pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30031989A JPH03160821A (en) | 1989-11-17 | 1989-11-17 | Conversion circuit to b8zs pattern |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03160821A true JPH03160821A (en) | 1991-07-10 |
Family
ID=17883352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30031989A Pending JPH03160821A (en) | 1989-11-17 | 1989-11-17 | Conversion circuit to b8zs pattern |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03160821A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190073526A (en) * | 2016-11-04 | 2019-06-26 | 후아웨이 테크놀러지 컴퍼니 리미티드 | Method and apparatus for changing between networks and related apparatus |
-
1989
- 1989-11-17 JP JP30031989A patent/JPH03160821A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190073526A (en) * | 2016-11-04 | 2019-06-26 | 후아웨이 테크놀러지 컴퍼니 리미티드 | Method and apparatus for changing between networks and related apparatus |
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