JPH0291747A - 情報処理装置 - Google Patents

情報処理装置

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JPH0291747A
JPH0291747A JP63242523A JP24252388A JPH0291747A JP H0291747 A JPH0291747 A JP H0291747A JP 63242523 A JP63242523 A JP 63242523A JP 24252388 A JP24252388 A JP 24252388A JP H0291747 A JPH0291747 A JP H0291747A
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JP
Japan
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information processing
processing device
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main memory
address
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Application number
JP63242523A
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English (en)
Inventor
Nobuyuki Shimura
志村　伸之
Kazuo Hibi
一夫 日比
Yoshio Oshima
大島　喜男
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Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
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Publication date
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Priority to US07/412,508 priority patent/US5210844A/en
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/468—Specific access rights for resources, e.g. using capability register

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  • General Physics & Mathematics (AREA)
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  • Memory System (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に係り、特に、主記憶装置を、
論理的に分割し複数の記憶空間として利用できるように
した情報処理装置に関する。
〔従来の技術〕
−ａに、情報処理装置における主記憶装置は、“０”番
地から始まり、主記憶装置として設置されている記憶容
量の最高位の番地まで番地付けされた１個の線型な記憶
空間を提供している。
しかし、近年、物理的には１個の情報処理装置を、複数
の情報処理装置に論理的に分割して、複数の情報処理シ
ステムを構築することが多くなっている。この場合、こ
のような情報処理装置における主記憶装置は、論理的に
分割された各情報処理装置（以下、論理情報処理装置と
いう）のそれぞれに対して、°０”番地から始まり、各
論理情報処理装置毎に論理的に定められている最高位番
地まで番地付けされた線型な記憶空間を１個ずつ提供す
る必要がある。
前述したような、物理的には１個の主記憶装置を用いて
複数の独立した記憶空間を実現することを、主記憶装置
の論理分割と呼ぶ。
このような、主記憶装置の論理分割を実現した情報処理
装置に関する従来技術として、例えば、米国特許第４４
５９６６１号明細書等に記載された技術が知られている
。この従来技術は、仮想計算機環境における主記憶装置
の論理分割を実現するものであり、その手法の特徴は、
以下に記述する４点にまとめることができる。
（１）論理分割された各論理情報処理装置が主記憶装置
を参照する場合、該論理情報処理装置は、被参照主記憶
番地に付随して、各論理情報処理装置に個有な識別情報
を主記憶装置に送出する。
（２）主記憶装置は、基底レジスタ及び上限レジスタと
呼ばれるレジスタ対を複数備えている。
（３）論理情報処理装置の１つが、主記憶装置を参照す
る場合、主記憶装置は、被参照主記憶番地に付随して送
られてくる前述の識別情報に従い、前記複数対の基底レ
ジスタ及び上限レジスタの中から一対を選択する。
（４）論理情報処理装置による主記憶装置の参照動作は
、前記（３）によって選択された、一対の基底レジスタ
及び上限レジスタに保持されている情報により、次のよ
うな制限を受ける。
（イ）被参照主記憶番地に、前記基底レジスタに保持さ
れている基底番地が加算される。
（ロ）前記（イ）による加算結果は、前記上限レジスタ
に保持されている上限番地と比較される。
（ハ）前記（ロ）による比較の結果、前記（イ）による
加算結果が、上限番地を超えていなければ、前記（イ）
による加算結果により得られた番地に対して主記憶参照
動作が許可され、実行される。また、前記（イ）による
加算結果が、上限番地を超えていれば、主記憶参照動作
は許可されず実行されない。
前述のようにして、前記従来技術は、主記憶装置の論理
分割を実現することができる。
（発明が解決しようとする課題〕 しかし、前記従来技術は、以下に述べるような問題点を
有している。
（１）前記従来技術は、被参照主記憶番地の上限チエツ
クのために比較器を用いているが、この種比較器は、２
つの数、すなわち、上限番地と被参照主記憶番地との大
小関係を判定する必要があり、大きな物量のハードウェ
ア論理を必要とする。このため、前記従来技術は、多量
のハードウェアを必要とするという問題点を有する。
（２）前記従来技術は、各論理情報処理装置に割り当て
られるべき主記憶領域が連続でなければならないという
制約がある。
このような制約は、主記憶装置の有効利用からみて望ま
しくない。例えば、主記憶装置に空きの容量がｍある場
合、この空きの領域が連続して存在すれば、１つの論理
情報処理装置に、この空きの容ｉ１ｍの全てを割り当て
ることができる。しかし、この空きの領域が連続せずに
いくつかの領域に分散して存在する場合には、空きの容
量が全体でｍ存在するにもかかわらず、１つの論理情報
処理装置には、それより少ない容量しか割り当てること
ができない。
また、前記の制約は、主記憶装置の各論理情報処理装置
への割り当ての柔軟性の点からみても望ましくない。例
えば、いま、主記憶装置内のある領域Ａが１つの論理情
報処理装置に割り当てられていたとする。その後、何ら
かの理由で、前記頷域Ａの中の小領域ａを、その論理情
報処理装置からみてオフラインにしたとする。この場合
、このオフラインにされた領域ａは、以後、この論理情
報処理装置によっては使用されないにもかかわらず、他
の論理情報処理装置に割り当てることができないものと
なる。
すなわち、前記従来技術は、主記憶装置の有効利用を図
ることが困難であり、また、主記憶装置の各論理情報処
理装置への割り当ての柔軟性を高くすることが困難であ
るという問題点を有する。
本発明の目的は、前記従来技術の問題点を解決し、ハー
ドウェア論理の増大を招くことなく、主記憶装置を有効
に活用でき、かつ、柔軟性に優れた主記憶装置の割り当
てを行うことのできる論理分割された主記憶装置を備え
る情報処理装置を提供することにある。
より具体的な本発明の目的は、 （１）論理分割された主記憶装置の境界チエツク機構か
らアドレス比較回路を排除すること、すなわち、アドレ
ス比較回路を実現するには、少なくないハードウェア論
理を必要とするので、このアドレス比較回路を排除する
ことにより、ハードウェア論理を簡略化し、ハードウェ
アのコストの低減を図ることにあり、また、 （２）主記憶装置内に分散して存在する不連続な領域を
、１つの論理情報処理装置へ割り当てること、すなわち
、これにより、２つ以上の不連続な領域を１つの論理情
報処理装置に割り当てることができず、従って、主記憶
装置内にいくつもの空き領域が分散して存在する場合、
不当に小さなどれか１つの連続領域を論理情報処理装置
に割り当てることができるだけで、他の大部分の空き領
域をまとめて１つの論理情報処理装置で使用することの
できない従来技術の不合理を解消すること、及び、１つ
の論理情報処理装置に割り当てられている主記憶装置の
領域に含まれる小領域を他の論理情報処理装置に割り当
て直すことができるようにし、李記憶装置の論理分割に
、より柔軟性を持たせることにある。
〔課題を解決するための手段〕
本発明によれば、前記目的は、以下に記述する第１ない
し第８の手段を備えることにより達成される。
（１）論理的に分割された複数の論理情幸１処理装置の
それぞれを識別するための、第１の手段としての論理情
報処理装置識別情報（以下、単に識別情報ともいう）。
（２）主記憶装置を複数の領域に分割し、分割された各
領域毎に対応して設けられる前記第１の手段である識別
情報を保持するための第２の手段。
（３）主記憶装置の参照動作の際、その被参照主記憶番
地を含む主記憶領域に対応して保持されている前記識別
情報を読み出す第３の手段。
（４）主記憶装置の参照動作の際、その被参照主記憶番
地に、各論理情報処理装置ごとに定められている主記憶
開始番地を加算する第４の手段。
（５）主記憶装置の参照動作の際、前記第３の手段によ
り読み出された識別情報と、主記憶装置を参照する参照
元装置が保持している識別悄綿とを比較する第５の手段
。
（６）主記憶装置の参照動作の際、前記第５の手段によ
る比較の結果に従い、その主記憶装置の参照動作を許可
するか否かを制御し、不許可の場合に、その主記憶装置
の参照動作を取り消す第６の手段。
（７）主記憶装置の参照動作の際、前記第６の手段によ
り、その主記憶装置の参照動作が取り消された場合、そ
の旨を、主記憶装置を参照する参照元装置に通知する第
７の手段。
（８）論理情報処理装置の構成情報に従い、前記第２の
手段に対して識別情報を設定する第８の手段。
〔作　用〕
前記第８の手段は、論理情報処理装置の構成悄１に従っ
て、前記第２の手段に対して識別情報を初期設定する。
すなわち、複数の領域に分割された主記憶装置の各領域
に対して、その領域が割り当てられるべき論理情報処理
装置の識別情報が設定される。
主記憶装置の参照動作の際、前記第３．第５及び第６の
手段により、その主記憶装置の参照動作の妥当性がチエ
ツクされる。すなわち、その参照動作における被参照主
記憶番地に従い、前記第３の手段により読み出される識
別情報と、この主記憶装置の参照を行う参照元装置が保
持している識別情報とが、前記第５の手段により比較さ
れる。
この比較の結果、不一致となった場合、前記第６の手段
は、この主記憶装置の参照動作を不許可とし、その動作
ををり消す、そして、前記第７の手段は、この主記憶装
置の参照動作が取り消された旨、主記憶装置の参照を行
う参照元装置に通知する。
各論理情報処理装置からの主記憶装置の参照動作の際、
その参照動作における被参照主記憶番地には、前記第４
の手段により、各論理情報処理装置に個有の主記憶開始
番地が加算される。従って、各論理情報処理装置上では
同一の主記憶アドレスを持つ場合にも、物理的に存在す
る主記憶装置上では、お互いに異なる領域を占めること
ができる。
前述したように、本発明によれば、前記第１ないし第８
の手段を備えることにより、主記憶装置を有効に活用で
き、柔軟性に優れた主記憶装置への論理分割を実現した
情報処理装置を提供することができる。
〔実施例〕
以下、本発明による情報処理装置の一実施例を図面によ
り詳細に説明する。
第１図は本発明の一実施例の構成を示す機能ブロック図
、第２図は主記憶装置の論理分割を説明する機能ブロッ
ク図、第３図、第４図は論理分割の動作手順を説明する
フローチャートである。第１図、第２図において、１０
１は命令プロセッサ、１０２はデータ・アドレス・レジ
スタ、１０３はセレクタ、１０４はアドレス・アダー、
１０５は主記憶開始アドレス・レジスタ、１０６は論理
情報処理装置識別情報レジスタ、１２１は主記憶装置、
１２２は記憶ブロック・プレイ、１２３は主記憶制御回
路、１２４は論理計算機識別情報アレイ、１２５はデコ
ーダ、１２６は比較器である。
本発明の一実施例による情報処理装置は、第１図に示す
ように、命令プロセッサ（以下、ＩＰという）１０１と
主記憶装置（以下、ＭＳという）１２１とにより構成さ
れ、両者は、信号線１５１を介して相互にデータの送受
信を行う、ＩＰＩＯＩは、データ・アドレス・レジスタ
（以下、ＤＡＲという）１０２と、セレクタ（以下、Ｓ
ＥＬという）１０３と、アドレス加算器（以下、ＡＡと
いう）１０４と、主記憶開始アドレス・レジスタ（以下
、ＭＳＯＲという）１０５と、論理情報処理装置識別情
報レジスタ（以下、ＩＤＲという）１０６とを備えて構
成されている。また、ＭＳ１２１は、記憶ブロック・プ
レイ　（以下、ＭＢＡという）１２２と、主記憶制御回
路（以下、ＭＳＣＴＬという）１２３と、論理情報処理
装置ｌａ別情報アレイ　（以下、ＩＤＡという）１２４
と、デコーダ（以下、ＤＥＣという）１２５と、比較器
（以下、ＣＯＭＰという）１２６とを備えて構成されて
いる。
前述の構成において、ＤＡＲ１０２は、ＩＰｌｏｌがＭ
Ｓ１２１との間でデータの送受信を行う場合に、被参照
主記憶番地を保持するレジスタであり、この保持番地は
、信号線１５２及び信号線１５３を介して、ＳＥＬ　１
０３及びＡＡ１０４のそれぞれに送出される。
ＭＳＯＲ１０５は、ＤＡＲ１０２が保持している被参照
主記憶番地を修飾するためのオフセット値を保持するレ
ジスタであり、その値は、信号線１５４を介してＡＡ１
０４に送出される。
ＡＡ１０４は、信号線１５３を介して入力される被参照
主記憶番地と、信号線１５４を介して入力されるオフセ
ット値とを加算し、その加算結果を信号線１５５を介し
て５ＥＬ１０３に送出する。
ＳＥＬ　１０３は、信号線１５２を介してＤＡＲ１０２
より送られてくる被参照主記憶番地と、信号線１５５を
介してＡＡ１０４より送られてくる加算結果の番地との
いずれか一方を選択し、その選択出力を信号線１５６を
介してＭＳ　１２１へ送出する。
ＩＤＲ１０６は、ＩＰＩＯＩがいかなる論理情報処理装
置の論理プロセッサとして動作しているかを示す論理情
報処理装置識別情報（以下、識別情報またはＩＤという
）を保持するレジスタであり、この識別情報は、信号線
１５７を介してＭＳ１２１へ送出される。
ＭＳ１２１内のＭＢＡ１２２は、複数の記憶ブロック１
０”ないし記憶ブロック“ｍａｘ”　（以下、ＭＢＯな
いしＭ　Ｂ　ｍ　ａ　ｘという）から構成され、各記憶
ブロック内のデータは、ＭＳＣＴＬ１２３の制御の下に
読み書きされる。この場合、被参照主記憶番地は、信号
線１５８を介してＭＳＣＴＬ　１２３に与えられ、該番
地と各記憶ブロックとの対応付けが、ＭＳＣＴＬ　１２
３で行われる。
本発明の実施例においては、被参照主記憶番地が、０番
地からＭＡＸ番地になるに従い、ＭＢＯないしＭ　Ｂ　
ｍ　ａ　ｘが順次連続して対応付けられるものとする。
ＩＤＡ１２４は、前述したＭＢＯないしＭＢｍａｘに対
応した識別情報Ｏないし識別情報ｍａｘ（以下ＩＤＯな
いしＩＤｍａｘともいう）を保持しているレジスタ・ア
レイであり、その内容ＩＤｎは、ＭＢｎがいかなる論理
情報処理装置の主記憶装置として動作しているかを表わ
している。
ＤＥＣｌ　２５は、信号線１５９を介して入力される番
地データに従って、前述のＩＤＡ１２４内に保持されて
いるＩＤＯ〜Ｉ　Ｄｍａ　ｘの中から１つのＩＤｎを選
択する。その選択は、信号線１５９を介して入力される
番地データがＭＢｎ内の番地を指している場合にはＩＤ
ｎを選択するように行われる。ＩＰＩＯＩは、ＤＥＣ１
２５により選択されたＩＤｎへ、信号ｖＡ１６０を介し
てデータを設定することが可能である。一方、ＤＥＣ１
２５により選択されたＩ　ＤＡＩ　２４０１つであるＩ
Ｄｎに保持されている識別情報は、信号線１６１を介し
てＧＯＭＰ　ｌ　２６へ送出される。
ＣＯＭＰｌ　２６は、信号線１５７を介してＩＰｌｏｌ
のＩＤＲ１０６より入力される識別情報と、信号′ｆｉ
Ａ１６１を介して入力されるＩＤＡ１２４に保持されて
いた識別情９Ｍとを比較し、その比較結果を信号！１６
２へ出力する。この比較結果は、前記再識別情報が一致
したときに“０”であり、不一致の場合″１″となる。
ＣＯＭＰ１２６から前記再識別情報の不一致を示す信号
“ｌ”が信号線１６２へ出力されると、この信号は、信
号線１６３を介して、ＭＳＣＴＬ１２３ヘアクセス不許
可信号として入力されるとともに、信号線１６４を介し
て、ＩＰＩＯＩへ、当該アクセスが不当アクセスであっ
たことを示す不当アクセス信号として伝達される。
ＭＳＣＴＬ１２３４；Ｌ、信号１１６３ヲ介シテ前述の
アクセス不許可信号を受は取ると、そのとき起動してい
た主記憶参照動作の取り消しを行う。
次に、ＭＳ１２１をいかにして論理分割するかを第２図
により説明する。
いま、本発明の一実施例による情報処理装置を２つの装
置に論理分割するものとし、論理分割した各論理情報処
理装置をそれぞれ論理情報処理装置Ａ及び論理情報処理
装置Ｂと呼び、それぞれの論理情報処理装置が、論理情
報処理装置識別情報ｉＤＡ及びｉＤＢにより識別される
ものとする。
また、ＭＳ　１２１の論理分割は、例えば、第２図に示
すように、次のように行われ、各論理情報処理袋［Ａ、
　Ｂに分割された記憶領域の割り当てが行われるものと
する。
ＭＢＯ〜ＭＢＩ−１：論理情報処理装置ＡＭＢｉ＝ＭＢ
ｊ−１：論理情報処理袋ＷＢＭＢ　ｊｘＭＢｍａ　ｘ　
：論理情報処理装置Ａこれらの情報は、論理情報処理装
置構成情報として、情報処理装置内に保持される。
第２図において、ＭＳ　１２１の論理分割を行わない場
合、ＭＳ１２１の記憶領域は、０番地からＭＡＸ番地ま
で連続して番地付けされている。従って、通常の番地付
けに従えば、この例では、１番地からＪ番地の記憶領域
が論理情報処理装置Ｂに割り当てられ、その他の領域、
すなわち、θ番地から１番地までと、Ｊ番地からＭＡＸ
番地までの記憶領域が論理情報処理装置Ａに割り当てら
れていることになる。
前述した通常の状態において、論理情報処理装置Ｂは、
自装置に割り当てられた記憶領域を、θ番地から始まる
記憶領域として使用することが不可能である。また、各
論理情報処理装置Ａ、Ｂは、ＭＳ１２１内の任意の記憶
領域が自論理情報処理装置に割り当てられているのか、
他論理情報処理装置に割り当てられているかを判定する
ことが不可能である。
本発明の実施例は、各論理情報処理装置が、自己に割り
当てられたＭＳ１２ｉ内の記憶領域を、それぞれθ番地
から始まる記憶領域として使用することを可能にし、任
意の記憶領域が自論理情報処理装置に割り当てられてい
るか否かを判別可能に、ＭＳ１２１の論理分割を行うこ
とができるものであり、以下、第２図に示す各機能部位
がどのような働きをし、それによってＭＳ１２１の論理
分割を実現されるかについて説明する。
本発明の一実施例による情報処理装置を論理分割して作
動させるに先立ち、第２図に示すように、まず、ＩＤＡ
１２４に論理情報処理装置識別情報ｌｄＡまたはｉｄＢ
を設定する必要がある。すなわち、ＩＤＡ１２４のＩＤ
Ｏ〜ｌＤｍａｘには、次のように識別情報が設定される
。
ＩＤＯ〜ＩＤ１−１：１ｄＡ ＩＤｉ〜ＩＩ）ｊ−１：　　＊ｄｓ ＩＤｊ　〜ＩＤｍａｘ：　　ｉｄＡ このＩＤＡ１２４に対する識別情報の初期設定時におけ
る第２図の動作のフローが第３図に示されており、以下
、これについて説明する。
（１）ＳＥＬ　１０３を信号線１５２側を選択するよう
に設定する。これにより、ＤＡＲ１０２がら送られてく
るＤＡＲ内のデータがそのまま５ＥＬ１０３から出力さ
れる（ステップ３ｏ１）。
（２）内部カウンタｎに、値“０”を初期設定する（ス
テップ３０２）。
（３）ＤＡＲ１０２にＭＢｎの開始番地を設定する。い
まの場合、内部カウンタｎの値として、ステップ３０２
で０”が設定されたので、ＤＡＲ１０２には、ＭＢＯの
開始番地が設定される（ステップ３０３）。
（４）ＭＢｎが割り当てられるべき論理情報処理装置が
どの論理情報処理装置であるがが調べられる。この調査
は、情報処理装置内に保持されている論理情報処理装置
構成情報を参照して行われる（ステップ３０４）。
（５）ステップ３０４での調査の結果、ＭＢｎが割り当
てられるべき論理情報処理装置が論理情報処理袋ｙＩＡ
であれば、論理情報処理装置Ａの識別情報であるｉｄＡ
を信号線１６０に送出する（ステップ３０５，３０６）
。
（６）ステップ３０４での調査の結果、ＭＢｎが割り当
てられるべき論理情報処理装置が論理情報処理装置Ｂで
あれば、論理情報処理装置Ｂの識別情報であるｉｄＢを
信号線１６０に送出する（ステップ３０５，３０７）。
（７）ＤＥＣｌ　２５は、信号１１５９を介して送られ
て（る番地データに従って、ＩＤＡ１２４内にある１つ
のＩＤｎを選択する。この場合、ステップ３０１で、Ｓ
ＥＬ　１０３は、信号線１５２側を選択しているので、
ＤＥＣ１２５には、ステップ３０３でＤＡＲ１０２に設
定されたＭＢｎの開始番地が、信号線１５６．１５９を
介して与えられることになる。従って、ここで選択され
る１０ｎは、ＭＢｎに対応したものである（ステップ３
０８゜） （８）信号線１６０を介して送られている論理情報処理
装置の識別情報を、ステップ３０８で選択されているＩ
Ｄｎへ書き込む。信号線１６０を介して送られてくる識
別情報は、ステップ３０６またはステップ３０７で設定
される識別情報ｉＤＡまたはｉｄＢである（ステップ３
０９）。
（９）内部カウンタｎの値がＭＳ　１２１の最大番地の
値ｍａｘとなっているか否か調べる。この比較の結果が
等しければ、一連の処理を終了し、比較の結果が等しく
なければ、内部カウンタｎをプラス１した後、ステップ
３０３に戻り、以降の処理を繰返し実行する（ステップ
３１０．３１１）。
前述した一連の処理を、ステップ３１０で、内部カウン
タｎの値がｍａｘと等しくなる迄繰返し行うことにより
、ＩＤＡ１２４は、第２図に示すように、識別情報ｉｄ
Ａ及びｉｄＢにより初期設定される。
その後、第１図に示すＩＰＩＯＩは、論理情報処理装置
Ａまたは論理情報処理装置Ｂの論理命令プロセッサとし
て動作する。各論理情報処理装置を構成する命令プロセ
ッサをそれぞれ論理命令プロセッサＡ、論理命令プロセ
ッサＢという。
論理命令プロセッサＡまたはＢが動作を開始し、ＭＳ１
２１を参照する場合の動作を第４図の処理フローに従っ
て次に説明する。
（１）命令ブロピツサがいかなる論理情報処理装置の論
理命令プロセッサとして起動されたのかを調べる（ステ
ップ４０１）。
（２）ステップ４０１で、論理情報処理装置への論理命
令プロセッサ、すなわち、論理命令プロセッサＡとして
起動されたと判断した場合、ＩＤＲ１０６に、論理情報
処理装置Ａの識別情報であるｌｄＡを設定し、ＭＳＯＲ
１０５に、該論理情報処理装置Ａの主記憶開始番地ｍ　
ｓ　ｏ　Ａを設定する（ステップ４０２）。
（４）ステップ４０１で、論理情報処理装置Ｂの論理命
令プロセッサ、すなわち、論理命令プロセッサＢとして
起動されたと判断した場合、ＩＤＲ１０６に、論理情報
処理装置Ｂの識別情報であるｉｄＢを設定し、ＭＳＯＲ
１０５に、該論理情報処理装置Ｂの主記憶開始番地ｍ　
ｓ　ｏ　Ｂを設定する（ステップ４０３）。
なお、前述のステップ４０２またはステップ４０３にお
いて、ＭＳＯＲ１０５に設定される主記憶開始番地は、
情報処理装置内にある論理情報処理装置構成情報を参照
して決定される。すなわち、本発明の実施例においては
、 ｍｓ　ｏＡツＯ番地 ｍ５ｏＢ＝１番地 が設定されることになる。
（４）命令プロセッサ内の各種レジスタ類を初期設定し
、命令プロセッサをスタートさせる。すでに、ステップ
４０２またはステップ４０３により、ＩＤＲ１０６に論
理情報処理装置識別情報ｉｄＡまたはｉｄＢが設定され
ているので、以後、この命令プロセッサＩＰＩＯＩは、
論理命令プロセッサＡまたは論理命令プロセッサＢとし
て動作を開始する（ステップ４０４，４０５）。
前述したステップ４０１〜４０５によって動作を開始し
た論理命令プロセッサは、主記憶参照動作を頻繁に行っ
て、所定の処理を進める０例えば、ステップ４０５で起
動された論理命令プロセッサは、直ちに第１命令の実行
を開始するが、それには、まず、主記憶から第１命令を
読み出す動作を行わなければならない。
このような論理命令プロセッサによる主記憶参照動作の
処理手順を、さらに、第４図に示すフローに従って説明
する。
（５）ＤＡＲｌ　０２に設定されている被参照主記憶番
地とＭＳＯＲ１０５に設定されている主記憶開始番地と
が、ＡＡ１０４により加算され、その加算結果を信号線
１５９を介してＭＳ　１２１に送出する（ステップ４１
１）。
（６）ＭＳ１２１内のＤＥＣ１２５は、信号線１５９を
介して送られてくる番地データに従ってＩＤＡ１２４内
にある１つのＩＤｎを選択して読み出し、信号線１６１
に送出する（ステップ４１２）。
（７）ＣＯＭＰ　１２６は、信号線１５７を介して１Ｄ
Ｒ１０６より送られて（る識別情ＩＩＤと、ステップ４
１２で読み出されたＩＤｎとを比較する（ステップ４１
３）。
（８）ステップ４１３での比較の結果、ＩＤとＩＤｎと
が一敗している場合、この主記憶装置参照元は、そのＭ
Ｂｎが割り当てられている論理情報処理装置の論理命令
プロセッサであり、このＭＢｎへのアクセスが許可され
る（ステップ４１４゜４１５）。
（９）ＭＳＣＴＬ　１２３は、信号線１６３上に送られ
てくるアクセス許可信号に基づき、信号線１５８を介し
て送られてくる番地データに従って、ＭＢｎへの書き込
みまたは読み出し動作を実行して、一連の処理を終了す
る（ステップ４１６）。
（１０）ステップ４１３での比較の結果、ＩＤとＩＤｎ
とが不一致となっている場合、この主記憶装置参照元が
、そのＭＢｎが割り当てられている論理情報処理装置以
外の論理命令プロセッサであることを意味しており、こ
のＭＢｎへのアクセスは不許可とされるやこのアクセス
不許可信号は、信号線１６３を介してＭＳＣＴＬｌ　２
３に送出される。このアクセス不許可信号を受は取った
ＭＳＣＴＬ１２３は、この主記憶装置参照動作を取り消
す（ステップ４１７）。
（１１）さらに、アクセス不許可信号は、信号線１６４
を介して、アクセス不当信号として論理命令プロセッサ
に送出され、一連の処理を終了する（ステップ４１８．
　） 本発明の実施例によれば、前述した一連の手順により、
主記憶装置を論理分割することができ、分割された記憶
領域を任意に命令プロセッサに割り当てて使用可能にで
きる。
例えば、論理情報処理装置Ｂが動作中の場合、論理命令
プロセッサＢからの被参照主記憶番地には、ＭＳＯＲ１
０５に設定されるＭＳＯＢの内容、本発明の実施例の場
合、■番地が加算されることになる。従って、論理命令
プロセッサＢは、本来■番地からＪ番地として参照され
る記憶領域を、０番地から始まる記憶領域として参照す
ることができる。
また、論理情報処理装置Ａが動作中の場合、論理命令プ
ロセッサ八からの被参照主記憶番地には、ＭＳＯＲ１０
５に設定されるＭＳＯＡ（７）内容、本発明の実施例の
場合、Ｏ番地が加算されることになる。従って、論理命
令プロセッサΔも、論理命令プロセッサＢと同様に、自
プロセッサに割り当てられている記憶領域を、０番地か
ら始まる記憶領域として参照することができる。但し、
本発明の実施例の場合、■番地からＪ番地の記憶領域が
論理命令プロセッサＢに割り当てられているので、論理
命令プロセッサＡは、この記ｆ！領域を使用しないよう
に、被参照記憶番地を発行する。
また、論理情報処理装置Ａ、Ｂのそれぞれは、自処理装
置に割り当°ζられた記憶領域以外をアクセスすること
ができず、もし、自処理装置に割り当てられた記憶領域
以外をアクセスした場合には、アクセス不当信号を受は
取ることになる。
この場合、論理命令プロセッサは、番地指定例外処理を
行うことができる。
前述した本発明の実施例は、１個の情報処理装置を２個
の論理情報処理装置に分割する場合の主記憶装置の論理
分割の例であるが、分割される論理情報処理装置の数は
、さらに多数であってもよく、また、主記憶装置は、論
理情報処理装置の数とは関係なく任意の数に分割されて
もよい。
また、前述した本発明の実施例は、本発明を、１個の命
令プロセッサと主記憶装置とを備える情報処理装置に適
用されるものとしたが、本発明は、複数の命令プロセッ
サを備えた情報処理装置、１つまたは複数の入出カプロ
セッサを備えた情報処理装置、あるいは、命令プロセッ
サと入出カプロセッサの両者を備えた情報処理装置等に
適用することができる。
〔発明の効果〕
以上説明したように、本発明によれば、主記憶装置の空
領域をを効に利用し、柔軟性に冨んだ主記憶装置の論理
分割を、ハードウェア論理の増大を招くことなく実現で
きるという効果を奏する。
すなわち、さらに具体的には、次のような効果を奏する
ことができる。
（１）論理分割された主記憶装置の境界チエツク機構か
らアドレス比較回路を排除することができ、これにより
、ハードウェア論理を簡略化することができ、コストの
低減を計ることができる。
（２）主記憶装置上に分散して存在する不連続な記憶領
域を、１つの論理情報処理装置に割り当てることが容易
となり、これにより、柔軟性に冨んだ主記憶装置の論理
分割を実現することができ、情報処理装置の利用価値を
高めることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示す機能ブロック図
、第２図は主記憶装置の論理分割を説明する機能ブロッ
ク図、第３図、第４図は論理分割の動作手順を説明する
フローチャートである。 １０１・・・・・・・・・命令プロセッサ（ＩＰ）、１
０２・・・・・・・・・データ・アドレス・レジスタ（
ＤＡＲ）、１０３・・・・・・・・・セレクタ（ＳＥＬ
）　、１０４・・・・・・・・・アドレス・アダー（Ａ
Ａ）、１０５・旧・・・・・主記憶開始アドレス・レジ
スタ（ＭＳＯＲ）　、１０６・・・・・・・・・論理情
報処理装置識別情報レジスタ（ＩＤＲ）、１２１・・・
・・・・・・主記憶装置（ＭＳ）、１２２・・・・旧・
・記憶ブロック・アレイ　（ＭＢＡ）　、ｌ　２３・・
・・・・・・・主記憶制御回路（ＭＳＣＴＬ）　、１２
４・・・・・・・・・論理情報処理装置識別情報アレイ
（Ｉ　ＤＡ）　、１２５・・・・・・・・・デコーダ（
ＤＥＣ）　、１２６・・・・旧・・比較器（ＣＯＭＰ）
。 第２図 第３図

Claims (1)

  1. 【特許請求の範囲】 １、少なくとも１つのプロセッサと、該プロセッサから
    参照される主記憶装置とを備えた情報処理装置であつて
    、該情報処理装置を論理的に分割することにより複数の
    論理情報処理装置を提供することのできる情報処理装置
    において、前記主記憶装置を複数の記憶領域に分割し、
    各記憶領域ごとに、該記憶領域が割り当てられる前記論
    理情報処理装置のそれぞれ識別するための論理情報処理
    装置識別情報を保持することを特徴とする情報処理装置
    。 ２、前記プロセッサが前記主記憶装置を参照する際、そ
    の被参照主記憶番地を含む記憶領域に対応して保持され
    ている前記論理情報処理装置識別情報が読み出されるこ
    とを特徴とする特許請求の範囲第１項記載の情報処理装
    置。 ３、前記読み出された論理情報処理装置識別情報は、主
    記憶装置に対する参照元である前記プロセッサが保持し
    ている論理情報処理装置識別情報と比較されることを特
    徴とする特許請求の範囲第２項記載の情報処理装置。 ４、前記比較の結果により、その被参照主記憶番地への
    アクセスを許可するか否かを制御し、不許可の場合、そ
    の主記憶装置参照動作を取り消すことを特徴とする特許
    請求の範囲第３項記載の情報処理装置。 ５、前記比較の結果が、その主記憶装置に対する参照元
    である前記プロセッサに通知されることを特徴とする特
    許請求の範囲第３項記載の情報処理装置。
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