JPH02170135A - 薄膜電界効果型トランジスタ素子アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、特にアクティブマトリックス型液晶デイスプ
レィに用いる薄膜電界効果型トランジスタ素子アレイに
関するものである。

（従来の技術） 携帯型コンビーータ？壁掛はテレビ用のフラットパネル
デイスプレィとして液晶デイスプレィが注目されている
。その中でもガラス基板上にアレイ化した薄膜電界効果
型トランジスタを形成し、各画素のスイッチとして用い
たアクティブマトリックス方式はフルカラー表示が可能
であることからテレビなどへの応用が期待され、各機関
で活発ｔこ開発が行なわれている。このアクティブマト
リックス型液晶デイスプレィの実用化のためζこは低コ
スト化が重要な課題であり、その対策として構造及びプ
ロセスの簡略化がある。薄膜電界効果型トランジスタの
ゲート電極をソースドレイン電極よりもガラス基板側に
形成する逆スタガード方弐ｔこおいては、従来の技術と
しては、３枚のマスクを用いた製造方法がある（例えば
、時開　昭６２２８６２７１　）。

第３図（ａ）ないしくｇ）は従来の方法を基本にした薄
膜電界効果型トランジスタ素子アレイを形成する一工程
図であり、（→、（→、（ｅ）は上部から見た平面図で
あり、（ｔｊ、（ｄ）、（ｆ）、（ｇ）はそれぞれ各平
面図のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’の断面
図である。

第３図において、１は透光性絶縁基板であるガラス基板
であり、２ａ及び６ａはそれぞれクロム（Ｃｒ　）ゲー
ト電極及びクロム画素電極である。また２ｂ及び６ｂは
透明導電膜から構成される透明ゲート電極及び透明画素
電極である。また７は窒化シリコン（ＳｉＮｘ）、８ハ
水素化アモルファスシリコン（ａ−８ｉ：Ｈ）、９は燐
をドープしたｎ型水素化アモルファスシリコノ（ｎ　−
ａ−３ｉ　：Ｈ）　　でアル。

さらｔこ４はドレイン電極、５ａはクロムドレイン薄膜
電界効果型トランジスタ１０（第３図（ｅ））のチャネ
ル部をはさんでドレイン電極４０反対９０１こ配置され
たソース電極１４はクロム画素電極６ａを介して透明画
素電極６ｂｌこ接続されている。

ゲート′ｆＩＬ極及びドレイン電極としてクロム、ゲー
ト絶縁膜としてＳ　Ｉ　Ｎ　ｘ、半導体膜としてａ−８
ｉ：Ｈ，ｎ型半導体膜として燐をドープしたｎ＋−ａ−
８ｉ：Ｈ，透明導電膜としてインジウム、錫の酸化物（
Ｉｎｄｉｕｍ　Ｔｉｎ　０ｘｉｄｅ：ＩＴＯ）を使用し
て、従来の薄膜電界効果型トランジスタアレイを作製す
る工程を第３図を用いて説明する。まず、ガラス基板１
上ｌこＩＴＯ及び第１の金属としてクロムを積層し、第
１のマスクパターンを用いてフォトリングラフィ法によ
りクロムゲート電極２ａ。

クロム画素電極６ａ、透明ゲート電極２ｂ及び透明画素
電極６ｂを形成する（第３図（ａ）、（皺）。衆ＩＳＳ
　ｉ　Ｎ　Ｘ　７、ａ−８ｉ：Ｈ８、ｎ＋−ａ−８ｉ　
：Ｈ９を順次積層し、第２のマスクを用いてフォトリン
グラフィ法ｌこより、薄膜電界効果型トランジスタ１０
及びクロムドレインバスライン５ａ付近の積層膜を残し
て、それ以外の部分のＳ　Ｉ　Ｎ　Ｘ　７、ａ−８ｉ：
Ｈ８、ｎ＋−ａ−８ｉ　：Ｈ９を除去する（第３図（Ｑ
、（ｄ））。

そして、さらに第２の金属としてクロムを成膜した後、
第３のマスクを用いてフォトリングラフィ法により、第
２のクロムのエツチングを行ない、クロムドレインバス
ライン５ａ１　ドレイン’１１４、ソース電極１４を形
成し、さら（こエツチングを進めて透明画素電極６ｂ上
の第１のクロムからなるクロム画素電極６ａを除去する
。このとき同時Ｉこ、薄膜トランジスタ１０及びクロム
ドレインバスライン５ａとの交差部以外の、透明ゲート
電極６ｂ上の第１のクロムからなるクロムゲート電極も
除去をれる。そして、同一のレジストパターンを使用し
てｏ−ａ−３ｉ：Ｈ９をエツチングすることにより、ド
レイン電極４とソース電極１４間のｎ型アモルファスシ
リコンを除去し、薄膜電界効果型トシンジスタ１０のチ
ャネル部を形成する（第３図（ｅ八（ｆ）　）。この場
合ｌこは、ゲートバスライン３は薄膜トランジスタ１０
及びドレインバスライン５との交差部では第１のクロム
とＩＴＯの積層構造であるが、それ以外の部分ではＩＴ
Ｏのみから構成される（第３図（ｇ）〕。

通常、逆スタガード型薄膜トランジスタアレイを作製す
るためｆこは５〜７枚のマスクパターンが必要とされる
が、前述の方法によれば、マスク数３枚で薄膜電界効果
型トランジスタアレイを形成できる。

（発明が解決しようとする課題） さて、デイスプレィの表示すイメの大型化ｔこともない
配線長が増大し、高精細化−こともない配線幅は減少す
る。したがって、配Ｎ抵抗が増加するノテ、ケートハス
ライン及びドレインバスラインに印加された電圧は、配
線容量との作用で伝搬遅延を生ずる。この伝搬遅延によ
って、各薄膜トランジスタへの電圧の印加が不十分とな
るので、信号電圧の各画素へ書き込みが不十分となり、
表示品質の低下をもたらす。特ζこ、ケートパスライン
の場合、デイスプレィｌこおいて横方向ｔこ配置される
ので配線長が長く、配線抵抗が高い。てら（こド一 レインパスラインとの交差部ｌこおける容量や薄膜トラ
ンジスタのチャネル容量など、配線容量が大きいので、
伝搬遅延の影響がドレインバスラインよりも大きい。そ
して、第３図（→の平面図かられかるよう（こ、ゲート
バスラインの一部は金属と比較して比抵抗が数十倍から
数百倍高い透明導電膜から形成されているので、配線抵
抗は高く、影響はさらに大きい。また、第３図（→の薄
膜電界効果型トランジスタ１０付近にはａ−８ｉ：Ｈ８
層が存在するために薄膜電界効果型トランジスタ１０の
チャネル長及びチャネル幅の規定が困難であった。

本発明は、マスクパターンを３枚より増加させることな
く、ゲートバスラインを金属から形成し、さらに成膜プ
ロセスを減少させることが可能な薄膜電果効果型トラン
ジスタ素子アレイを提供することを目的としている。

（課題を解決するための手段） 本発明は、透光性絶縁基板上（こゲートバスラインとド
レインバスラインとがマトリックス伏に形成され、前記
ゲートバスラインと前記ドレインバスラインとの各交差
部付近（こ薄膜電界効果型トランジスタが形成され、各
々の前記薄膜電界効果型トランジスタｔこは画素電極が
接続された薄膜電界効果型トランジスタ素子アレイにお
いて、ゲート電極、前記ゲートバスライン、前記ドレイ
ンバスラインは同一の金属膜で形成され、前記金桐膜−
こより形成された前記ドレイ／パスラインは前記ゲート
バスラインとの各交差部付近で分離されて島状化され、
透明導電膜ζこより、前記画素電極、前記薄膜電界効果
型トランジスタのドレイン、ソース電極、及び前記島状
化をれた各ドレインバスラインの接続配線部が形成され
ていることを％徴としている。

（作用） 本発明の薄膜電界効果型トランジスタ素子アレイによれ
ば、配線抵抗の影響が大きいゲートバスラインの全部分
を金属から構成できる。また、トランジスタのチャネル
長及びチャネル幅の規定が確実である。さらに、従来は
、透明導電膜、第１の金属、ゲート絶縁膜、半導体膜、
ｎ型半導体膜、第２の金属の計６回の成膜が必要であっ
たが、本発明の構造ｔこよれば、第２の金属の成膜は必
要ないので、プロセスが簡略化できる。

（実施例） 第１図（ａ）ないしくφは、本発明ｌこよる構造を持つ
薄膜電界効果型トランンスタ素子アレイの製造方法の一
実施例を示す工程図であり、（ａ）、（Ｃ）、（ｅ）は
上部から見た平面図であり、（υ、（Φ、（ｆｌ、（φ
はそれぞれ各平面図のＡ−Ａ’、Ｂ−Ｂ’、ｃ−ｃ’、
Ｄ−Ｄ’の断面図である。第１図（こ２いて、１は透光
性絶縁基板であるガラス基板であり、２ａ及び３ａは金
属としてクロムを使用したクロムゲート電極及びクロム
ケートパスラインである。ナして５ａは同じくクロムか
ら形成したクロムドレインバスラインで島状ζこ形成き
れている。また７は窒化シリコン（ＳＩＮＸ）、８は水
素化アモルファスシリコン（ａ−８ｉ　：Ｈ）、９は燐
をドーグしたｎ型水素化アモルファスシリコノ（ｎ　−
ａ−８ｉ：Ｈ）でアル。そして、５ｂ、６ｂはそれぞれ
ＩＴＯから形成された、透明ドレインバスライン、透明
画素電極である。さらに、４及び１４はそれぞれ、ドレ
イン′電極、ソース電極である。

第１図を用いて本発明の構造を持つＮ膜電界効果型トラ
ンジスタ素子アレイの製造方法を説明する。まず、ガラ
ス基板１上にスパッタ法により１０００Ａのクロムを成
膜し、第１のマスクパターンを用いてフォトリンクラフ
ィ法ｌこより、クロムゲート電極２ａ、クロムドレイン
バスライン３ａ。

クロムドレインバスライン５ａを形成する（第１図（急
、（ｂ）　）。具体的ζこは、第１のマスクパターンを
フォトレジストで形成し、ウェットエツチング法により
フォトレジスＸこ覆われていない部分のクロムを除去す
る。このクロムのエツチングは、ＣＣｌ４を用いたドラ
イエツチング法でもよい。

そして、エツチング後、フォトレジストを剥離すること
ｌこより第１のマスクパターンを用いたフォトリソグラ
フィが終了する。マスクパターンの特徴としては、ドレ
インバスラインがゲートバスラインとの交差部付近にお
いて、分離されて島状化されていることである。次（こ
、プラズマＣＶＤ（Ｃｈｃｍｉｃａｌ　　Ｖａｐｏｒ　
　Ｄｅｐｏｓｉｔｉｏｎ）法により、５ｔＮＸ７、ａ−
３ｉ：Ｈ８、ｎ＋−ａ−８ｉ　：Ｈ９を順次成膜、積層
する。なお、５ｉＮｘ７、ａ−８ｉ：ＨＮ３、ｎ−ａ−
８ｉ：Ｈ９の膜厚はそれぞれ、３０００Ａ、２０００Ａ
、５００Ａである。その後、第２のマスクパターンを用
いてフォトリングラフィ法により、クロムゲート電極２
ａ及びクロムゲートバスライン３ａ上にＳ　＋　Ｎ　ｚ
　７、ａ−８ｉ：Ｈ８、ｎ＋−ａ　−８ｉ　：Ｈ９の島
を形成する（第１図（也（ｄ））。

具体的には、フォトレジストで第２のマスクパターンの
形状を形成する。そして、ＣＦ４ガスを用いたドライエ
ツチング法によりレジストに憶われていない部分のＳ＋
Ｎｘ７、ａ−８ｉ：Ｈ８、ｎ＋−ａ−８ｉ：Ｈ９を除去
し、さらｌこフォトレジストを剥離する。その次ｌこ、
スパッタ法によりＩＴＯを５００Ｘ成膜した後に第３の
マスクパターンを用いてフォトリングラフィ法により透
明画素電極６ｂ、　　ドレイン電極４、ソース電極１４
及び島状化されたドレインバスラインをそれぞれ接続す
るための透明ドレインバスライン５ｂを形成する。具体
的には、フォトレジストで第３のマスクパターンの形状
ヲ形成し、ウェットエンチング法によりレジストのない
部分のＩＴＯを除去する。そして、同一のレジストパタ
ーンを使用してｎ＋−ａ　−８ｉ　：Ｈ９をエツチング
することにより、ドレイン電極４とソース電極１４間の
ｎ＋−ａ−８ｉ：Ｈを除去し、薄膜電界効果型トランジ
スタ１０のチャネル部を形成する（第１図（ｅ）、（ｆ
ｌ、（ｇ））。最後ｌこフォトレジストを除去すること
により、薄膜電界効果型トランジスタ素子アレイが完成
する。

以上の製造方法（こ述べたように、本実施例による薄膜
電界効果型トランジスタアレイは、第１図（◇の平面図
及び（ｇｌの断面図１こ示すように、ゲートバスライン
３は全部分をクロムから形成できる。

クロムの抵抗はＩＴＯの１／２０程度であるので、従来
の一？ＪＩＴＯから構成されていたゲートバスラインと
比較して、■桁程度低い配線抵抗のゲートバスラインが
実現できた。な２、本実施例の場合にはドレインバスラ
インが一部Ｉ’［’０から構成されるが、ドレインバス
ラインにおいてはダイスプレイの縦方向に配置されるの
でゲートバスラインより長さが短いこと、薄膜電界効果
型トランジスタの容量ｌこりいてはドレイン電極側のみ
考慮すればよいことから、配線抵抗、配線容量ｌこよる
信号の伝搬遅延は短い（参考、昭和６２年電子情報通信
学会秋期大会半導体・材料部門予稿集１８５ページ）。

したがって、信号電圧の書き込み不足による表示品質の
低下をもたらすことのない、より大きなデイスプレィが
実現できる。

また、従来は、透明導電膜、第１の金属、ゲート絶縁膜
、半導体膜、ｎ型半導体膜、第２の金属の計６回の成膜
が必要であったが、本発明の構造を持つ薄膜電界効果型
トランジスタアレイの作製には、クロム膜、ＳｉＮｘ膜
、ａ−８ｉ　：Ｈ，ｎ＋ａ　−８ｉ：Ｈ膜、ＩＴＯ膜と
５回しか成膜を行なわないので、製造プロセスの短縮が
可能となる。

本実施例においては、透明導電膜としてＩＴＯを用いた
が、Ｉ　ｎ　２０３や５ｎｕ３も使用できる。また、ゲ
ート絶縁膜として、ＳｉＮｘのかわりに８１０２を用い
てもよい。さらに、ゲートバスラインのクロムのかわり
に、タンタル、アルミニウム、モリブデン等の他の金属
を用いることも可能である。

本発明ｌこよる他の薄膜電界効果型トランジスタ素子ア
レイの平面図を第２図に示す。この場合には、ＩＴＯを
クロムゲートバスライン３ａ上にも配置することにより
、ゲートバスラインの２重配線を行ない、断線を防止し
ている。また、ドレインバスラインにおいても、ＩＴＯ
から形成された透明ドレインバスライン５ｂ延長してド
レイン電極４に接続し、さらに隣の透明パスラインとも
接続することにより、ドレインバスラインの低抵抗化と
、２重配線による断線防止策が施している。

この他は前述の実施例と同じである。

（発明の効果） 以上述べてきたように、本発明の薄膜電界効果型トラン
ジスタアレイｌこよれば、ゲートバスラインの低抵抗化
が可能となり、信号パルスの伝搬遅延を原因とした信号
電圧の書き込み不足による表示品質の低下をもたらすこ
とのない、より大きなティスゲレイが実現できる。さら
に、本発明の薄膜電界効果型トランジスタの製造ｌこ際
しては、従来と比較して成膜工程が１回減少し、デイス
プレィの製造コスト、歩留まりの点から有利であるので
、実用上有効である。

９・・・・・・ｎ”ａ−５ｉ　：Ｈ，１０・・・・・・
薄膜電界効果型トランジスタ、１４・・・・・・ソース
電極。

Claims (1)

1. 【特許請求の範囲】 透光性絶縁基板上にゲートバスラインとドレインとがマ
   トリックス状に形成され、前記ゲートバスラインと前記
   ドレインバスラインとの各交差部付近に薄膜電界効果型
   トランジスタが形成され、各々の前記薄膜電界効果型ト
   ランジスタには画素電極が接続された薄膜電界効果型ト
   ランジスタ素子アレイにおいて、 ゲート電極、前記ゲートバスライン、前記ドレインバス
   ラインは同一の金属膜で形成され、前記金属膜により形
   成された前記ドレインバスラインは前記ゲートバスライ
   ンとの各交差部付近で分離されて島状化され、 透明導電膜により、前記画素電極、前記薄膜電界効果型
   トランジスタのドレイン、ソース電極、及び前記島状化
   された各ドレインバスラインの接続配線部が形成されて
   いることを特徴とする薄膜電界効果型トランジスタ素子
   アレイ。