JPH02159772A - Pin vertical type photosensor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、密着型ラインセンサ等に用いられるＰＩＮ縦
型フォトセンサに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a PIN vertical photosensor used for contact type line sensors and the like.
本発明は、密着型ラインセンサ等に用いられるＰＩＮ縦
型フォトセンサにおいて、一方の導電形層の電極を１層
を介して取り出すようになすことにより、製造プロセス
を容易にし、ピンホール不良をなくし、且つ高感度、低
残像を得るようにしたものである。The present invention simplifies the manufacturing process and eliminates pinhole defects by extracting the electrode of one conductivity type layer through one layer in a PIN vertical photosensor used for contact type line sensors, etc. , high sensitivity, and low afterimage.
従来の密着型ラインセンサにおけるフォトセンサ構造は
、大きく分けて第３図及び第４図に示す２種類がある。Photosensor structures in conventional contact type line sensors are roughly divided into two types as shown in FIGS. 3 and 4.
第３図はＰＩＮ横型フォトセンサであり、８１０２等の
透明絶縁基板（１）の−主面上に例えば多結晶シリコン
よりなる高不純物濃度のｎ形層（２）及びｐ形層（３）
を所定間隔だけ離して並べて形成し、ｎ形層（２）及び
ｐ形層（３）の上面を除いて５ｉ０２等の絶縁層（４）
を形成し、その上に夫々ｎ形層（２〕及びｐ形層（３）
に接触するようにアモルファスシリコン（ａ −３ｉ）
よりなる１層（５）を被着形成して構成される。Figure 3 shows a PIN horizontal photosensor, in which an n-type layer (2) and a p-type layer (3) of high impurity concentration made of polycrystalline silicon, for example, are formed on the main surface of a transparent insulating substrate (1) such as 8102.
are formed side by side with a predetermined distance apart, and an insulating layer (4) such as 5i02 is formed except for the upper surfaces of the n-type layer (2) and the p-type layer (3).
are formed, and an n-type layer (2) and a p-type layer (3) are formed thereon, respectively.
amorphous silicon (a-3i) in contact with
It is constructed by depositing and forming one layer (5) consisting of:
第４図はＰＩＮ縦型フォトセンサであり、透明絶縁基板
（１）の−主面上に例えば多結晶シリコンよりなる高不
純物濃度のｎ形層（６）を形成し、ｎ形層（６）の上面
を除いて８１０２等の絶縁層（４）を被着形成し、その
ｎ形層（６）上に順次アモルファスシリコン（ａＳｉ）
よりなる１層（７）及び高不純物濃度のｐ形層（８
）を積層形成して構成される。FIG. 4 shows a PIN vertical photosensor, in which an n-type layer (6) with a high impurity concentration made of, for example, polycrystalline silicon is formed on the -main surface of a transparent insulating substrate (1). An insulating layer (4) such as 8102 is deposited on all parts except the top surface, and amorphous silicon (aSi) is sequentially deposited on the n-type layer (6).
one layer (7) consisting of
) is formed by laminating layers.
上述した第３図のＰＩＮ横型フォトセンサにおいては、
製造プロセスが簡単であり、１層（５）のピンホールに
よるショート不良すなわち所謂ピンホール不良が生じな
い利点を有する反面、ｎ形層（２）及びｐ形層（３）間
の１層（５）の距離ａが大きくなるので（例えば８２５
μｍ〜６μｍ）、電界が弱く残像が大きいこと、接合面
積が小さいので感度が悪くなるという欠点があった。In the PIN horizontal photosensor shown in FIG. 3 mentioned above,
The manufacturing process is simple and has the advantage that short-circuit defects due to pinholes in the first layer (5), that is, so-called pinhole defects, do not occur. ) becomes large (for example, 825
μm to 6 μm), the electric field is weak, the afterimage is large, and the junction area is small, resulting in poor sensitivity.
之に対して、第４図のＰＩＮ縦型フォトセンサは、逆に
ｎ形層（６）、１層（７）及びｐ形層（８）が順次積層
されて接合面積が広くとれるので感度が大きく、且つｐ
形層（８）及びｎ形層（６）間の１層（７）の厚さｂを
薄くできるので（例・えばｂ＝１μｍ）、電界が強く残
像が小さくなるという利点を有する。しかし、その反面
例えばｐ形層（８）上にコンタクト用のＡβ電極を形成
する場合、ｐ形層（８）のピンホールによってＡβ電極
と１層（７）がショートする等、ピンホール不良が多く
なる。また、このＡβ電極の形成が困難であり、例えば
１層（７）を成長し一旦パクーニングした後、ｐ形層（
８）を形成し、１層に対応しない領域のｐ形層上にＡβ
電極を形成する等製造プロセスが複雑になる欠点があっ
た。On the other hand, in the PIN vertical photosensor shown in Fig. 4, the n-type layer (6), the first layer (7), and the p-type layer (8) are sequentially laminated to increase the junction area, so the sensitivity is increased. large and p
Since the thickness b of one layer (7) between the type layer (8) and the n-type layer (6) can be made thin (for example, b=1 μm), there is an advantage that the electric field is strong and the afterimage is small. However, on the other hand, for example, when forming an Aβ electrode for contact on the p-type layer (8), pinhole defects may occur, such as a short circuit between the Aβ electrode and layer 1 (7) due to a pinhole in the p-type layer (8). There will be more. In addition, it is difficult to form this Aβ electrode, for example, after growing one layer (7) and paqueuning it, the p-type layer (
8), and Aβ is formed on the p-type layer in the region not corresponding to the first layer.
This had the disadvantage that the manufacturing process, such as forming electrodes, was complicated.
本発明は、上述の点に鑑み、製造が容易で、ピンホール
不良がなく、高感度、低残像が得られるＰＩＮ縦型フォ
トセンサを提供するものである。In view of the above-mentioned points, the present invention provides a PIN vertical photosensor that is easy to manufacture, has no pinhole defects, has high sensitivity, and has low afterimages.
本発明は、ｐ形層（３４）、１層（３３）、ｎ形層（３
１）を積層してなるＰＩＮ縦型フォトセンサにおいて、
一方の導電形層（３４）の電極（３２）を１層（３３）
を介して取り出すようになす。即ち電極（３２）は１層
（３３）を挟んで導電形層（３４）と反対側に形成され
る。The present invention includes a p-type layer (34), a single layer (33), an n-type layer (3
1) In the PIN vertical photosensor formed by laminating the
One layer (33) of electrode (32) of one conductivity type layer (34)
to take it out through the . That is, the electrode (32) is formed on the opposite side of the conductivity type layer (34) with one layer (33) in between.
本発明のフォトセンサは、ｐ形層〈３４）、１層（３３
）及びｎ形層（３１）が積層されて成るため、接合面積
が広くとれ感度が大きくなること、ｐ形層（３４）及び
ｎ形層（３１）間の１層（３３）の厚さを薄くてきるの
で、電界が強くかかり残像が小さくなる等、縦型センサ
の利点をそのまま有する。The photosensor of the present invention has a p-type layer (34), a single layer (33
) and n-type layer (31) are laminated, so the junction area is wide and the sensitivity is high.The thickness of one layer (33) between p-type layer (34) and n-type layer (31) is Since it is thinner, it still has the advantages of a vertical sensor, such as a strong electric field and less afterimage.
又、一方の導電形層（３４）の電極（３２）は、１層（
３３）を挟んで導電形層（３４）と反対側に形成され、
丁度他方の導電形層（電極を兼ねる） （３１）に並ぶ
ように形成されるので、ピンホール不良は生じない。ま
た、電極（３２）はｉ層（３３）を挟んで一方の導電形
層（３４）と反対側に形成されるので、１層（３３）及
び一方の導電形層（３４）を連続成長させることができ
１．製造プロセスが簡単となる。Moreover, the electrode (32) of one conductivity type layer (34) has one layer (
33) is formed on the opposite side to the conductivity type layer (34),
Since it is formed to line up exactly with the other conductivity type layer (also serving as an electrode) (31), pinhole defects do not occur. Furthermore, since the electrode (32) is formed on the opposite side of the one conductivity type layer (34) with the i-layer (33) in between, the first layer (33) and one conductivity type layer (34) are continuously grown. 1. The manufacturing process is simplified.
以下図面を参照して本発明による縦型ＰＩＮフォトセン
サの一例を密着型ラインセンサに適用した場合について
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A case where an example of a vertical PIN photosensor according to the present invention is applied to a contact type line sensor will be described below with reference to the drawings.
本例においては、第１図に示すように５ｉ０２等の透明
絶縁基板（１１）上にアルモファスシリコンによる複数
の光センサ部（１２）と、各対応する光センサ部（１２
）の駆動用薄膜トランジス久（１３）を紙面と直交する
方向にライン状に配列形成して成る。即ち、透明絶縁基
板（１１）の光センサ部１２）及び薄膜トランジスタ（
１３）に対応する部分上に、例えばｐ形の多結晶シリコ
ン膜（１４）を形成し、この多結晶シリコン膜（１４）
のゲート部上に８１０２等のゲート絶縁膜（１５）及び
ｎ°多結晶シリコンよりなるゲート電極（１６）を形成
する。その後、ｐ形多結晶シリコン膜（１４）に対して
例えばイオン注入によってｎ形のソース領域（１７Ｓ）
及びドレイン領域（１７０） を形成すると共に
、ドレイン領域（１７０） より之と一体に延長する
多結晶ンリコン膜（１４）にセンサ部（１２）を構成す
る一方の高不純物濃度のｎ影領域（３１）を形成する。In this example, as shown in FIG.
) are formed by arranging driving thin film transistors (13) in a line in the direction perpendicular to the plane of the paper. That is, the optical sensor section 12) of the transparent insulating substrate (11) and the thin film transistor (
For example, a p-type polycrystalline silicon film (14) is formed on the portion corresponding to 13), and this polycrystalline silicon film (14)
A gate insulating film (15) such as 8102 and a gate electrode (16) made of n° polycrystalline silicon are formed on the gate portion. After that, an n-type source region (17S) is formed by, for example, ion implantation into the p-type polycrystalline silicon film (14).
and a drain region (170), and one high impurity concentration n shadow region (31) constituting the sensor part (12) is formed in the polycrystalline silicon film (14) extending integrally with the drain region (170). ) to form.
次に全面にＰＳＧ （’Ｊンシリケートガラス）膜（１
８）を被着形成し、ソース領域（１７Ｓ）、上のＰＳＧ
膜（１８）に選択的に窓開けを施す。そして、このソー
スス領域（１７Ｓ） に例えばＡβによるソース電極
（１９）を形成すると共に、ｎ影領域（３１）より離れ
たＰＳＧ膜（１８）上にＡｊ２電極（３２）を形成する
。次に、ソース電極（１９）、ＰＳＧ膜（１８）及びＡ
β電極（３２）を含む全面にプラズマＳｉＮ膜（２０）
を被着形成する。次に、ｎ影領域（３１）に対応する部
分のプラズマＳｉＮ膜（２０）及びｐｓｃ膜（１８）を
選択的に窓開けすると共に、Ａｆ２電極（３２）に対応
する部分のプラズマＳｉＮ膜（２０）を選択的に窓開け
する。次に、夫々水素化アモルファスシリコン（ａ−３
ｉ：ｆｌ） による１層（３３）及び高不純物濃度の
ｐ形層（３４）を連続成長により形成する。このときｎ
影領域（３１）上に１層（３３）及びｐ形層（３４）が
形成されると同時に、Ａβ電極（３２）上にも１層（３
３）及びｐ形層（３４）が形成される。そして光センサ
部を構成する部分を残すようにｐ形層（３４）及び１層
（３３）をパクーニングし、然る後、全面に８１０２等
の絶縁層（２１）を被着形成する。このようにして、第
１図に示すようにソース領域（１７Ｓ） ドレイン
領域（１７０） 、ゲート絶縁膜（１５）及びゲート
電極（１６）からなる駆動用の薄膜トランジスタ（１３
）と、薄膜トランジスタ（１３）のドレイン領域（１７
０） より延長する多結晶シリコンのｎ 影領域（３
１） 、アモルフスシリコンの１層（３３）及びｐ形層
（３４）からなるＰＩＮ光センサ部（１２）が構成され
、これが複数ライン状に配列形成される。Next, a PSG ('J silicate glass) film (1
8) and the source region (17S), the PSG on top
The membrane (18) is selectively fenestrated. Then, a source electrode (19) made of, for example, Aβ is formed in this source region (17S), and an Aj2 electrode (32) is formed on the PSG film (18) away from the n shadow region (31). Next, the source electrode (19), the PSG film (18) and the A
Plasma SiN film (20) on the entire surface including the β electrode (32)
Form the adhesion. Next, the plasma SiN film (20) and the psc film (18) in the portion corresponding to the n-shaded region (31) are selectively opened, and the plasma SiN film (20) in the portion corresponding to the Af2 electrode (32) is opened. ) selectively open windows. Next, hydrogenated amorphous silicon (a-3
i:fl) and a p-type layer (34) with a high impurity concentration are formed by continuous growth. At this time n
One layer (33) and a p-type layer (34) are formed on the shadow area (31), and at the same time, one layer (33) is formed on the Aβ electrode (32).
3) and a p-type layer (34) are formed. Then, the p-type layer (34) and the first layer (33) are punctured so as to leave a portion constituting the optical sensor section, and then an insulating layer (21) such as 8102 is formed over the entire surface. In this way, as shown in FIG. 1, a driving thin film transistor (13
) and the drain region (17) of the thin film transistor (13).
0) n shadow region of polycrystalline silicon that extends further (3
1) A PIN photosensor section (12) is composed of one layer (33) of amorphous silicon and a p-type layer (34), which are arranged in a plurality of lines.
ここで、ＡＡ電極（３２）は光センサ部（１２）のｐ形
層（３４）の電極となる。へβ電極（３２）とｐ形層（
３４）とは同一電位にしなくてはならないが中間に１層
（３３）が存在しているのでオーミックにならない。Here, the AA electrode (32) becomes the electrode of the p-type layer (34) of the optical sensor section (12). to the β electrode (32) and the p-type layer (
34), but since there is one layer (33) in between, it does not become ohmic.
しかし、一般的にＡβの表面は凹凸が激しく、層（３３
）が完全に被覆できず、ピンホールだらけになるので結
果的にｐ形層（３４）とへβ電極（３２）はオーミック
接続する。尚Ａｐはｐ形不鈍物であるためｐ形層（３４
）とはオーミックがとれる。またＡβ電極（３２）と１
層（３３）もオーミンクがよれる。However, in general, the surface of Aβ is highly uneven, with a layer (33
) cannot be completely covered and is full of pinholes, resulting in an ohmic connection between the β electrode (32) and the p-type layer (34). Note that since Ap is a p-type inert substance, it forms a p-type layer (34
) can be ohmic. In addition, Aβ electrode (32) and 1
Layer (33) also has ohmink.
上記構成てはＡβ電極り３２）とｎ影領域（３１）とが
１層（３３）を介して電気的につながっているのでリー
ク電流が流れる慴れがある。従ってへβ電極（３２）と
ｎ型領域（３■）とは出来るだけ離すようになすを可と
する。また、光センサ部（１２）に対して透明絶縁基板
（１１）側から光が入射されるので、へ！電極（３２）
を遮光層にして、一部、即ち少なくとも実質的な光セン
サ部（１２）とへβ電極（３２）上に対応する電極取出
し部との間の１層（３３ａ） （斜線部分）には光が入
らないようになす。本例ではＡｐ主電極３２）に対応す
る部分の１層（３３）は全て遮光される。In the above structure, since the Aβ electrode layer 32) and the n-shaded region (31) are electrically connected through one layer (33), there is a possibility that leakage current may flow. Therefore, the β electrode (32) and the n-type region (3) may be separated as much as possible. Also, since light is incident on the optical sensor section (12) from the transparent insulating substrate (11) side, ! Electrode (32)
is used as a light-shielding layer, and a part, that is, one layer (33a) (shaded area) between at least the substantial optical sensor part (12) and the electrode extraction part corresponding to the beta electrode (32), is made of a light-shielding layer. Make sure that it does not enter. In this example, the entire portion of the first layer (33) corresponding to the Ap main electrode 32) is shielded from light.
へβ電極（３２）で遮光された部分の１層（３３ａ）
にはキャリア発生がないのでリーク電流は可及的に小
さくなる。なお、ＡＩ電極（３２）は鎖線（３２ａ）
図示のように、より光センサ部（１２）に近接する位
置まで形成するを可とする。第２図は光センサ部（１２
）とへβ電極（３２）の電極取出し部の平面からみたレ
イアウトである。1 layer (33a) of the part shielded from light by the β electrode (32)
Since there is no carrier generation, the leakage current becomes as small as possible. In addition, the AI electrode (32) is indicated by the chain line (32a)
As shown in the figure, it is possible to form it at a position closer to the optical sensor section (12). Figure 2 shows the optical sensor section (12
) and β electrode (32) as seen from the plane.
尚、上側はｐ形層（３４）の電極としてへβ電極（３２
）を用いたが、上層にｎ形層が形成された場合にはＡ［
電極（３２）のオーミックがとれないので、Ａβ電極（
３２）に代えてｎ形層とオーミックがとれる例えばＩＴ
Ｏ（酸化インジウム錫）電極を形成するを可とする。こ
の場合にも、一部の１層（３３ａ）に光が入射されない
ような遮光対策を施すを可とする。In addition, the upper side is a β electrode (32) as the electrode of the p-type layer (34).
) was used, but when an n-type layer was formed on the upper layer, A[
Since the ohmic of the electrode (32) cannot be taken, the Aβ electrode (
32) For example, IT can be replaced with n-type layer and ohmic.
It is possible to form an O (indium tin oxide) electrode. In this case as well, it is possible to take measures to prevent light from entering one layer (33a).
上述の構成によれば、光センサ部（１２）においてｎ影
領域（３１）、１層（３３）及びｐ形層（３４）が順次
積層された構造であるので、接合面積は広く得られ感度
が大きくなる。しかも、ｎ影領域（３１）きｐ形層（３
４）の電極即ちへβ電極（３２）とは横に並ぶように配
されているので、ｐ形層（３４）、１層（３３）にピン
ホールがあっても所謂ピンホール不良は生じない。また
、このようにピンホール不良に強いので、１層（３３）
の厚さｄを薄くすることができ、残像をより少なくする
ことができる。According to the above-mentioned structure, since the n-shade region (31), the single layer (33) and the p-type layer (34) are sequentially stacked in the optical sensor section (12), a large junction area can be obtained and the sensitivity can be improved. becomes larger. Moreover, the n-shaded region (31) and the p-type layer (3
Since the electrodes 4), that is, the β electrodes (32), are arranged side by side, so-called pinhole defects will not occur even if there are pinholes in the p-type layer (34) and the first layer (33). . In addition, since it is resistant to pinhole defects, one layer (33)
The thickness d can be made thinner, and the afterimage can be further reduced.
また、ｐ形層（３４）側のへβ電極（３２）の形成が容
易であると共に、アモルファスシリコンによる１層（３
３）及びｐ形層（３４）を連続成長で形成することがで
きる。さらに光センサ部（１２）のｎ影領域（３１）は
薄膜トランジスタ（１３）のソース、ドレイン領域（１
７Ｓ） （１７０）の形成と同時に、Ａβ電極（３２）
はソース電極（１９）の形成と同時に夫々形成すること
ができる。従って、製造プロセスが簡単となり、この種
密着型ラインセンサの製造を容易にすることができる。In addition, it is easy to form the β electrode (32) on the p-type layer (34) side, and one layer (3
3) and the p-type layer (34) can be formed by continuous growth. Further, the n-shaded region (31) of the photosensor section (12) is the source and drain region (1) of the thin film transistor (13).
7S) At the same time as the formation of (170), Aβ electrode (32)
can be formed simultaneously with the formation of the source electrode (19). Therefore, the manufacturing process becomes simple, and this type of contact type line sensor can be easily manufactured.
本発明のＰＩＮ縦型フォトセンサによれば、感度が大き
く、残像が少ない七共に、ピンホール不良がなく、また
製造プロセスが簡単である等、縦型及び横型センサの利
点を併せ有することができる。従って、例えば密着型ラ
インセンサ等に適用して好適ならしめるものである。According to the PIN vertical photosensor of the present invention, it can have the advantages of both vertical and horizontal sensors, such as high sensitivity, little afterimage, no pinhole defects, and a simple manufacturing process. . Therefore, it is suitable for application to, for example, a contact type line sensor.
篤１図は本発明の一例をラインセンサに適用した場合の
断面図、第２図はその先センサ部及び電極取出し部の平
面よりみたレイアウト図、第３図及び第４図は夫々従来
のフォトセンサの例を示す断面図である。
（１１）は透明絶縁基板、（１２）は光センサ部、（１
３）は駆動用の薄膜トランジスタ、（１７Ｓ） はソ
ース領域、（１７０） はドレイン領域、（３１）は
ｎ影領域、（３２）はＡβ電極、（３３）は１層、（３
４）はｐ形層である。
代 理 人 伊 藤 真向
松
隈
秀
成Figure 1 is a cross-sectional view of an example of the present invention applied to a line sensor, Figure 2 is a layout diagram of the sensor section and electrode extraction section viewed from the plane, and Figures 3 and 4 are conventional photos, respectively. FIG. 2 is a cross-sectional view showing an example of a sensor. (11) is a transparent insulating substrate, (12) is a light sensor part, (1
3) is a drive thin film transistor, (17S) is a source region, (170) is a drain region, (31) is an n-shade region, (32) is an Aβ electrode, (33) is a single layer, (3)
4) is a p-type layer. Representative Hidenari Matsukuma Mamukai
Claims (1)
トセンサにおいて、 上記一方の導電形層の電極を上記ｉ層を介して取り出す
ことを特徴とするＰＩＮ縦型フォトセンサ。[Scope of Claims] A PIN vertical photosensor formed by laminating a p-type layer, an i-layer, and an n-type layer, characterized in that an electrode of one conductivity type layer is taken out through the i-layer. Vertical photo sensor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315657A JPH02159772A (en) | 1988-12-14 | 1988-12-14 | Pin vertical type photosensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315657A JPH02159772A (en) | 1988-12-14 | 1988-12-14 | Pin vertical type photosensor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Cited By (6)
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|---|---|---|---|---|
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| KR20120014871A (en) * | 2010-08-10 | 2012-02-20 | 소니 주식회사 | Photoelectric conversion element and method for manufacturing same |
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-
1988
- 1988-12-14 JP JP63315657A patent/JPH02159772A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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