JPH02132520A - マイクロプロセッサおよびその制御方法 - Google Patents

マイクロプロセッサおよびその制御方法

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JPH02132520A
JPH02132520A JP1211232A JP21123289A JPH02132520A JP H02132520 A JPH02132520 A JP H02132520A JP 1211232 A JP1211232 A JP 1211232A JP 21123289 A JP21123289 A JP 21123289A JP H02132520 A JPH02132520 A JP H02132520A
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JP1211232A
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English (en)
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Michel Ugon
ミツシエル・ウゴン
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Bull SA
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/24—Loading of the microprogram

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、自動プログラミング（　ａｕｔｏｌａｔｉｃ
ｐｒｏｇｒａｕｉｒ＋ｇ　）によって提起される問題に
対し容易な解決を与える、新規な構成のマイクロプロセ
ッサおよびその制御方法に関する。
自動プログラミングとは、１つのプログラムが他のブＯ
グラムを変更もしくは修正する全ての可能な方法を意味
する。例えば或るブ０グラムＰ１がＰ１　＝　（ｆ１　
、ｆ２　、・・・・・・ｆ；・・・・・・　ｆｊ）のよ
うに関数ｆｉの集合にリンクしているとすると、ｆｉが
サブプログラムｆｊを変更ないし修正できるサブプログ
ラムである場合に自動プログラミングが達成される。こ
のようにしてプログラムＰ１は、Ｐ２＝（ｆ１　　ｆ２
、・・・・・・ｆｉ・・・・・・　ｇｊ）のようなプロ
グラムＰ２に変換される。この特性を段階的に拡張して
、プログラム全体を計画されたジョブではあるが、初期
の関数によって定義されたジョブとは完全に異なったジ
ョブを実行するように変更することが可能である。この
ようにして、プログラムＰ１はそれ自身の過去の履歴の
関数として、時間的に展開もしくは発展する。
自動プログラミングは、プログラム自体が行なう全ての
可能な変更を前以て予測もしくは予知する必要があると
ころから、極めて複雑な問題を提起する。もつとも、多
くの用途においては、事象（ｅｖｅｎｔ　）の関数とし
てのプログラムにおける可能な変更は完全に予測し得る
ものである。
大きなプロセッサを用いている大規模データ処理組織に
おいては、自動プログラミングを可能にするためには、
元のプログラムの時間的展開と歩調を合わせて拡大する
ことができる記憶スペースもしくはメモリ空間の使用が
可能でなければならないであろう。マイクロプロセッサ
の或る種の用途において、メモリの大きさが小さい場合
には、元のプログラムが展開される場合に初期のメモリ
空間もしくは記憶場所より大きなメモリ空間をとらない
ようにすることが望ましい。これを達成づる１つの方法
として、元のプログラムの特定のアドレスにおける命令
またはデータの内容に変更を行なうことが考えられるが
、このような変更により、例えば元のプログラムにおけ
る特定の命令の演算コードのためのゾーンの内容を変え
ることができる。例えば、アドレス１０ＡＨに加算演算
コードを含む命令を有している元のプログラムＰ１の当
該演算コードを、元のプログラムの大きさを変更するこ
となく、減舞演算コードに変更することができよう。同
様にして、事象の関数として新しい値を許容するために
、即値オペランドを変更することができよう。なおこの
点と関連して、命令のオペランド・フィールドの内容が
アドレスではなく、データ項目に関する場合には、即値
オペランドを格納しているものであることを悲起された
い。
この演算数もしくはオペランドは即値命令内に設けるこ
とができるし、あるいはまたプログラムの「永久」入カ
データの１部としてもよい。結局のところ、プログラム
によって行なわれるアクションは、即値オペランドに対
してなされる変更もしくは修正に依存して異なってくる
。
自動プログラミングの技法は、携帯可能な担体を用いて
紙幣や硬貨のような現金の使用を不用とするようなシス
テム、ファイルに保持された情報の完全性および秘密性
が確保されねばならないシステム、プログラム可能なマ
シン、特にコンピュータや小型ではあるが高性能の計算
器について、外部事象によってプログラムが破壊され冑
ないようにするが、しかし特定の機能は実行できるよう
にすることの必要なデータ処理システム、アクセスの認
可や制御が必要とされるシステムにおいて、極めて広汎
な用途を有している。特に銀行業務に用いられる場合に
は、或る口座に関して行なわれる取引を連続的に記憶し
、記憶された口座のデータに対する不正なアクセスを禁
止する自動保護を与え、許可されていないユーザーには
利用できないデータ項目とコードとを比較することによ
って、上記データが格納されているメモリ・デバイスへ
のアクセスを制御し、そして使用期間中に生じた事象の
履歴の関数としてメモリ・デバイスの動作の仕方をその
外部環境に関連して変更する必要がある。
自動プログラミングの行なえるマイクロプロセッサの最
も見込みのありそうな用途としては、銀行においてキャ
ッシュ・カードを用いて通貨の引出しを行なうキャッシ
ュ・ディスベンサをまず挙げることができよう。銀行は
顧客に発行したキャッシュ・カードが不正に用いられる
のを防止するセキュリティ対策をどのようなものであれ
施す必要がある。銀行のオンライン自動キャッシュ・デ
ィスペンサへリンクするマイクロプロセッサは、キャッ
シュ・カードが正当な所有者以外の者によりキャッシュ
・ディスペンサで不正に用いられたことを発見したとき
は、要求のあった現金を支払うように応答する筈の演算
機能プログラムを部分的に変更して、犯罪行為が行なわ
れるのを阻止するべく、キャッシュ・ディスペンサに警
告の表示を出し、支払いを拒絶することができよう。他
の用途においては、特定のキャッシュ・カードを用いて
間違ったバス・ワードを所定回数繰返して入力して、現
金の支払いが要求されたときには、演算機能プログラム
を部分的に変更して、そのカードを用いて、以後アクセ
スを行なうことを拒否するに必要な手立てを講ずるよう
にプログラムすることができよう。
本発明は、小型のプログラム可能なコンピュータに記録
されるべきプログラムを記憶させることについての困難
な問題に対して１つの解決策を与えるものである。
実際問題として、ユーザーによってプログラムすること
のできる小型のコンピュータは既に知られているもので
あるけれども、この種のコンピュータにとっての重大な
欠点は、電源がないときには、記録されたプログラムを
保持することができないということである。このことの
ために、この種のコンピュータは、その使用がされると
きに、記憶されているデータの読出しのみが可能とされ
る磁気カードまたはヒューズ溶断形メモリ（ｆｕｓｅｄ
ｍｅｍｏｒｙ）のような記録媒体に結合させることが必
要となる。現在の技術（おいては、この種のメモリはＲ
ＯＭと絵う名で知られているが、これは”　ｒｅａｄ　
ｏｎｌｙ　ｍｅＩｌｌｏｒｌ７”　（読出し専用メモリ
）の略称であり、また、電力消費の低いＣＭＯＳメモリ
であるが、これは”ｃｏｍｐｌｅｎ＋ｅｎｔａｒｙ　ｍ
ｅｔａｌ　ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ　”
　（相補型金属・酸化物・半導体）の略称である。この
ような記録媒体はかさばっていて実用的でなく、しかも
比較的高価である。この発明は、このような問題をも解
決するものである。小型コンピュータの基本的な様能（
演算機能および通常の計算楯能）に関するプログラムの
第１の部分は永久的に記録され、プログラムの第２の部
分は、ユーザーによって小型計算機のキーボ一ドからイ
ンプットされる機能の自動プログラミングを処理するよ
うにされる。最後にメモリの第３の部分には、ユーザー
の必要に応じて当該ユーザーが入力し、また、時間の経
過とともに展開される諸種のプログラムが格納されてい
る。
上に述べた用途例についての説明から分かるように、そ
こで用いるメモリ装置は非常に小さな物理的寸法を有す
ると共に、永久的に記録されるデータを保持するための
メモリ・デバイスを備える必要があるということができ
る。Ｌ　Ｓ　Ｉ　（　ｌａｒｇｅｓｃａｌｅ　ｉｎｔｅ
ｇｒａｔｉｏｎ　；大規模集積回路の略称）の技術によ
って製作されている現在のマイクロプロセッサは、上記
のような用途で必要とされる小型であるという第１の基
準を充たすことはできる。
しかしながら、このモノリシック構造は、算術および論
理演算機能を実行できる計算デバイスや制御デバイスだ
けを有するものであって、メモリ・デバイスは備えてい
ない。従って、一般にはメモリ・デバイスは、マイクロ
プロセッサに対し外部接続されるようにされた他のモノ
リシック構造から形成されている。このようなマイクロ
プロセッサの実際例としては、バリ　７５０１５のルク
ールベ街３１３所在のシペックス社（ＳＹＢＥＸ）によ
り発行されているロッドネー・ザックス（ＲＯＤＮＡＹ
　２ＡＫＳ）およヒヒエ−／Ｌ，　−　／ｔ，−　ホ−
　（ＰＩＥＲＲＥ　ＬＥ　ＢＥＵＸ）著の“Ｌｅｓ　ｌ
ｉｃｒｏｆ）ｒＯｃｅｓｓｅｕｒｓ，　　Ｔｅｃｈｎｉ
ｑｕｅｓ　ｅｔ　ａｐ−ｐｌｉｃａｔｉｏｎｓ”　（マ
イクロコンピュータ、技術と応用）に記載のものがある
。従って、自動プログラミングが実行されるメモリ・デ
バイスを得るために慣用の手段を用いる場合には、算術
論理演算装置および制御装置が形成されている１つの半
導体チップと、メモリ・テバイスが形成されている他の
半導体チップとを少くとも使用する必要がある。
そしてこれ等２つのチップは接続手段によって結合され
る訳であるが、この接続手段の寸法は２つのチップの寸
法と比較してかなり大きなもので、決して無視し得る程
の寸法ではなく、従ってこれ等両チップを接続して用い
るとすれば、上に述べたような小型という要件が満たさ
れなくなる。
現在一般に用いられている慣用のメモリは、１つまたは
２つ以上のプログラムならびにデータを格納するように
されている。これ等プログラムおよびデータへのアクセ
スはメモリ内の命令またはデータ項目を探索するのに用
いられるアドレス・レジスタおよび該アドレス・レジス
タによって指示されるアドレスでメモリから読み出され
る命令またはデータ項目をロードされる出力レジスタを
用いて行なわれている。前に述べたような用途において
は、メモリ・テバイスから電圧を取り去った場合でも、
記録された情報を保持できることが重要である。また既
に記憶されている情報（命令およびデータ）を変更する
必要性があるために、必然的に不揮発性の書込み可能な
メモリの使用に頼らざるを得ない。しかし実際には，Ｒ
ＯＭ型の永久的な書込み不可能で消去不可能なメモリに
記録されたプログラムは、このメモリ自体の性質から変
更することは不可能である。他方、ＰＲＯＭ（ｐｒＯ（
ｌｒａｌｌｌ−＋１ａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　Ｉ
ｌｅｌＯｒ’／：プログラムできる読出し専用メモリの
略称》型の書込み可能なメモリは、上に述べたような種
々な用途に容易に適用できる。と古うのはこのメモリは
不揮発性であって、しかもその内容を任意に変更でぎる
かうである。なおＰＲＯＭメモリは、ユーザーによって
直接プログラムすることができるＲＯＭメモリである点
に注意されたい。メモリ内の各セルにはヒューズが設け
られていて、プログラミングはメモリ内のヒューズを吹
き飛ばすことにより実行される。ＭＯＳによって製作さ
れるＥＰＲＯＭ型のプログラム変更可能なメモリも使用
することができる。しかしながらＰＲＯＭおよびＥＰＲ
ＯＭメモリには、上に述べたような用途に関して、以下
のような２つの限界がある。
第一に、前述したようなＰＲＯＭまたはＥＰＲＯＭによ
る２つの型のメモリと慣用のマイクロプロセッサとを組
み合せた場合には、マイクロプロセッサの外部からだけ
しか得られない書込み電圧をメモリの１つに供給する時
にマイクロプロセッサのあらゆる部分を無入力状態にす
る必要があり、従ってこの場合にはこの期間中プログラ
ムを実行することはできない。
第二に、このメモリについてマイクロプロセッサにより
自動プログラミングを達成することが不可能となる。そ
れは、該メモリをアドレッシングする働きをなす順序カ
ウンタ（ｏｒｄｉｎａｌ　ｃｏ，ｕｎｔｅｒ）が、内容
を変更すべき該メモリ内の或る第１７ドレスを指示する
とともに、他の第２アドレスに位置するメモリ・ゾーン
に格納された書込み・変更シーケンスを実行するデータ
または命令にその内容がなっている同一メモリ内の前記
他の第２アドレスを同時に指示することができないから
である。
もっと詳しくいうと、順序カウンタは第１アドレスおよ
び第２アドレスを同時に指示することができないから、
マイクロプロセッサの処理制御装置がメモリの第１アド
レスのところを変更しようとしても、処理制御装置は同
じメモリの第２アドレスに位置する変更プログラムと協
働して、仕事をすることができない。
よって本発明の目的は、所与の状況に直面して種々な状
態に基ずいて構築することにより、機能の展開もしくは
発展を可能にして、それにより自動プログラミングを可
能にする新規なモノシリック構造のマイクロプロセッサ
を提供することにある。本発明の他の目的は、かかるマ
イクロプロセッサの制御方法を提供することである。
本発明は、自動プログラミングを可能にするマイクロプ
ロセッサのアーキテクチャ、およびかかるマイクロプロ
セッサの制御方法に関するものであるが、要するに本発
明は以下のようである。
（１）単一の半導体チップ上に形成されたマイクロプロ
セッサであって、自動プログラミング掘構と電圧のスイ
ッチング手段および出込み期間の長さを定める手段を具
備し、自動プログラミング芸構は少なくとも一部は書込
み可能な不揮発性メモリ手段および処理制御手段を有し
、処理制御手段は第１アドレス・レジスタが前記メモリ
手段での処理用プログラムのアドレスを格納し、第１情
報レジスタが前記処理用プログラムのデータまたは命令
を格納するようにし、第１アドレス・レジスタおよび第
１情報レジスタは前記処理制御手段と協働して、第２ア
ドレス・レジスタが前記書込み可能な不揮発性メモリ手
段での変更すべきデータまたは命令の位置のアドレスを
格納し、第２情報レジスタが変更すべきデータまたは命
令を格納するようにし、変更すべきデータまたは命令は
通常のマイクロプロセッサ・サイクルよりも長い書込み
期間の書込み信号によって、前記書込み可能な不揮発性
メモリ手段へ男込まれ、その際にアドレス・レジスタお
よび情報レジスタは母線を介して処理制御手段に接続さ
れており、電圧のスイッチング手段および書込み時間の
長さを定める手段は、変更すべきデータまたは命令を前
記書込み可能な不揮発性メモリ手段へ書込むのに充分な
期間において、前記壽込み可能な不揮発性メモリ手段へ
の書込みに要する電圧が前記書込み可能な不揮発性メモ
リへ供給されるように動作することを特徴とする単一の
半導体チップ上に形成されたマイクロプロセッサ。
■　単一の半導体チップ上に形成されたマイクロプロセ
ッサであって、自動プログラミング機構と電圧のスイッ
チング手段および書込み時間の長さを定める手段を具備
し、自動プログラミング顆構は少なくとも一部書込み可
能な不揮発性メモリ手段および処理制御手段を有し、書
込みオートマトンは、通常の命令シーケンスが処理制御
手段によって読出された情報に基づいて実行された後に
、アドレス・レジスタが前記書込み可能な不揮発性メモ
リ手段での変更すべぎデータまたは命令の位置のアドレ
スをラッチし、情報レジスタが、変更すべきデータまた
は命令をラッチするように動作し、変更すべきデータま
たは命令は、通常のマイクロプロセッサ・サイクルより
も長い書込み期間の書込み信号によって、前記書込み可
能な不揮発性メモリ手段へ書込まれ、その際にアドレス
・レジスタおよび情報レジスタは母線を介して処理制陣
手段に接続されており、電圧のスイッチング手段および
書込み時間の長さを定める手段は、変更すべきデータま
たは命令を前記書込み可能な不揮発性メモリ手段へ書込
むのに充分な期間において、前記書込み可能な不揮発性
メモリ手段への占込みに要する電圧が前記書込み可能な
不揮発性メモリ手段へ供給されるように動作することを
特徴とする単一の半導体チップ上に形成されたマイクロ
プロセッサ。
（３）　　自動プログラミング機慴と電圧のスイッチン
グ手段および書込み期間の長さを定める手段を具備し、
自動プログラミング握構は少なくとも一部は書込み可能
な不揮発性メモリ手段および処理制御装置を有し、処理
制御手段は第１アドレス・レジスタが前記メモリ手段の
処理用プログラムのアドレスを格納し、第１情報レジス
タが前記処理用プログラムのデータまたは命令を格納す
るようにし、第１アドレス・レジスタＡ１および第１情
報レジスタは前記処理制御手段と協動して、第２アドレ
ス・レジスタが前記書込み可能な不揮発性メモリ手段で
の変更すべきデータまたは命令の位置のアドレスを格納
し、第２情報レジスタが変更すべきデータまたは命令を
格納するようにし、変更すべきデータまたは命令は通常
のマイクロプロセッサ・サイクルよりも長い書込み期間
の書込み信号によって前記書込み可能な不揮発性メモリ
手段へ書込まれ、その際にアドレス・レジスタおよび情
報レジスタは母線を介して処理制？１ｆＪ装置に接続さ
れ、電圧のスイッチング手段および肉込み時間の長さを
定める手段は、変更するべきデータまたは命令を前記書
込み可能な不揮発性メモリ手段へ書込むのに充分な期間
において、前記出込み可能な不揮発性メモリ手段への書
込みに要する電圧が前記書込み可能な不揮発性メモリ手
段へ供給されるように動作する単一の半導体チップ上に
形成されたマイクロプロセッサにおいて、書込みおよび
解放信号をプログラムの実行により得ることを特徴とす
る単一の半導体チップ上に形成されたマイクロプロセッ
サの自動プログラミング方法。
（４）　　自動プログラミング門構と電圧のスイッチン
グ手段および書込み時間の長さを定める手段を具備し、
自動プログラミング機構は少なくとも一部書込み可能な
不揮発性メモリ手段および処哩制御手段を有し、書込み
オートマトンは、通常の命令シーケンスが処理制御手段
によって読出された情報に基づいて実行された後に、ア
ドレス・レジスタが前記書込み可能な不揮発性メモリで
の変更すべきデータまたは命令の位置のアドレスを格納
し、情報レジスタが変更すべきデータまたは命令を格納
するように動作し、変更すべきデータまたは命令は通常
のマイクロプロセッサ・サイクルよりも長い閤込み期間
の書込み信号によって、前記書込み可能な不揮発性メモ
リ手段へ書込まれ、その際にアドレス・レジスタおよび
情報レジスタは母線を介して処理制御手段に接続されて
おり、電圧のスイッチング手段および書込み時間の長さ
を定める手段は、変更すべきデータまたは命令を前記占
込み可能な不揮発性メモリへ書込むのに充分な期間にお
いて、前記書込み可能な不揮発性メモリへの書込みに要
する電圧が前記書込み可能な不揮発性メモリへ供給され
るように動作する、単一の半導体チップ上に形成された
マイクロプロセッサにおいて、書込み命令および解放信
号を書込みオートマトンにより得ることを特徴とする単
一の半導体チップ上に形成されたマイクロプロセッサの
自動書込み方法。
上記の（１）のマイクロプロセッサではメモリへの同時
的二重アクセスを用い、新たなデータまたは命令がメモ
リに書込まれている間に、通常の命令シーケンスの実行
が行なわれる。■のマイクロプロセッサは単一アクセス
であって、書込みオートマトンを用いる。新たなデータ
または命令がメモリへ書込まれている間は、通常の命令
の実行は中断される。■、（４）は、（１〉、■に対応
するマイクロプロセッサの制御方法である。
次に添付図面を参照して、本発明の実施例に関し詳細に
説明する。これから本発明の深い理解が得られよう。
第１図は、同時的二重アクセスを行なうことができる最
初の好ましい実施例を示し、第２図および第３図は、第
１図に実質的に類似するが、但しメモリは２個のブロッ
クに分割されている。第６図は、第１図の実施例を単一
アクセスに変型した構造を示す。
第１図を参照するに、本発明に係るマイクロプロセッサ
は単一の半導体チップ１００上に形成され、そのＰＲＯ
ＭまたはＥＰＲＯＭメモリ１０１はレジスタＡ１１０２
およびＡ２１０３によりアドレッシング（　ａｄｄｒｅ
ｓｓ＋ｎｇ；アドレス指定》される。メモリ１０１は特
定の容量を有する必要はなく、例えば１バイトが８ビッ
トの大きさであるとした場合に、４キロバイトの容量の
ものを使用することが可能である。この実施例において
、レジスタＡ１およびＡ２は少なくとも１２ビットを保
持できる必要がある。なおここで、術語「ビット」とは
２進法のディジットを言うものであって、データ！２！
Ｌ哩装置もしくはデータ・プロセッサにおいて、２進法
の「１」またはｒＯＪディジットまたはこのようなディ
ジットを用いた任意の数値表現を表わすのに用いられる
。レジスタＡ１１０２はメモリ１０１におけるアドレス
の一時記憶用レジスタとしても、あるいはまた順序カウ
ンタとしても用いられ得る。
後者の場合には、該レジスタＡ１はメモリ１０１内のア
ドレスを増大させる目的で用いられる。レジスタＡ２１
０３もまたアドレス・レジスタとしても用いられ、常に
変更すべき内容のアドレスを格納している。レジスタＡ
１およびＡ２の機能にはもちろん互換性がある。
レジスタＩＲ１０５およびＤ１０６はデータ・レジスタ
であって、そのビット幅は企図せる用途を基にして定め
られるメモリ１０１のワード（託》の大きさに依存して
、例えば４、８、１６ビット等とすることができる。レ
ジスタＩＲ１０５およびＤ１０６はそれぞれアドレス・
レジスタＡ１１０２およびＡ２１０３に関連して設けら
れる。レジスタＡ１によってアドレシングされ、メモリ
１０１から読み出されるべき情報またはデータ項目はメ
モリ１０１からレジスタＩＲ１０５に転送され、そして
同様にしてレジスタＩＲ１０５に格納されている内容を
有する書込み情報もしくはデータ項目は、レジスタＡ１
１０２により指定されるメモリ内のアドレスに書き込ま
れる。同じようなツー・ウエイの関係がレジスタＡ２お
よびＤ間に存在する。
第１図において、レジスタＡ１の出力端２は母線Ａ１に
よってメモリ１０１の入力端１に接続され、レジスタＡ
２の出力端２は母線Ａ２によりメモリ１０１の入力端２
に接続されている。メモリ１０１から読み取られたり、
あるいは該メモリ１０１に書き込まれるデータは、メモ
リ１０１の入出力端３をレジスタＩＲ１０５の入出力端
１に接続する母線Ｄ１か、あるいはメモリ１０１の入出
力端４をレジスタＤ１０６の入出力端１に接続する母線
Ｄ２に沿って転送される。２つのレジスタＩＲおよびＤ
の入出力端２は母線Ｄに接続されるが、母線Ｄはレジス
タＡ１およびＡ２双方の入力端１にも接続されている。
処理制御装置１０４は母線Ｄにおけるデータ交換の同期
およびメモリ１０１のアドレッシングを司り、その出力
２および３は、それぞれレジスタＡ１、Ａ２およびＩＲ
，Ｄからのデータの読取りおよび該レジスタへのデータ
の書込みを制御する。４つのレジスタの各々の八力３は
処理制御装置１０４によって別々に作用される。入力端
１を介して、処理制御装置１０４は、マイクロプロセッ
サを外部装置に接続するデータ入出力母線Ｉ／Ｏと交信
する。
その入出力端４は、母＠Ｄと交信して、上に述べた４つ
のレジスタのうちの任意のレジスタにデータまたは情報
を転送したり、あるいは２つのレジスタＩＲおよびＤの
いずれからもデータを受信することができる。データが
メモリ１０１に害さ込まれつつある時には、マイクロプ
ロセッサの外部の装置によってプログラミング電圧Ｖｐ
が供給される。
マイクロプロセッサが動作する仕方は次のとおりである
。処理用プログラムはメモリ１０１に格納されている。
このプログラム内の変更すべぎデータ項目または命令は
、１対のレジスタＡ１およびＩＲによって処理されつつ
あるプログラムの制御下で、レジスタＤに送られる。そ
して関連のアドレスはレジスタＡ２に供給される。そこ
でプログラムは分岐して、レジスタＡ１において見つけ
られた適切なアドレスでの書込みシーケンスに進み、そ
して満足すべき条件下で書込みが行なわれたことのチェ
ックを行なう。ＰＲＯＭおよびＥＰＲＯＭ型のメモリへ
の出込みには或る程度の時間を要するので、全書込みサ
イクル中メモリの人力部に書き込まれるデータ項目およ
びアドレスを安定な状態で保持しておく必要がある。従
って上に述べたレジスタは少なくとも全肉込みサイクル
中、記憶場所に格納しているデータを保持できることが
必要とされる。そしてこれは上記レジスタが接続されて
いる母線に一時的に現われる情報を保持する動きをなす
ラッチ回路を用いて達成することかでぎる。一般に、母
線に供給されるデータは直ちに変更されるからである。
第１図に示す実施例に関して上述したように、処裡制η
ａ菰置１０４は、メモリのプログラム変更を行なう一方
、アドレス・レジスタＡ１、Ａ２、および情報レジスタ
ＩＲ．Ｄの間で情報の人出力を行なって、通常の命令シ
ーケンスを同時に実行することがでぎる。但し、この場
合には、通常の動作においては、アドレス・レジスタＡ
２で指定されるアドレスを用いることはできない。第１
図に示す実施例では、通常の動作とプログラム変更とを
同時に行なうことができるから、同時的二重アクセスが
可能である。この点は、第１図の実施例の構造を前提と
する第２図および第３図の実施例の場合にも、同様であ
る。
第２図は第１図に示したマイクロブロセンザの変型実施
例を示す。
第１図の実施例に関して、次のような２つのコメントを
しておく必要があろう。
（１）　　メモリへのアクセス回路は必然的に複雑とな
る。と言うのは、同一のセルが同時に２つの別々のアク
セスを受けることができるからである。
■　この実施例では、プログラムを自己破壊性とするこ
とができる。というのは、任意時点において、アドレス
Ａ１をアドレスＡ２に等しくすることができるからであ
り、そしてこの性質を或る種の情報を保護することが要
求される事例もしくは用途において利用できる。
即ち、この実施例では、メモリを２つのメモリ・ブロッ
クＭ１およびＭ２に分割し、それぞれはレジスタＡ１お
よびＡ２によってアドレツシングし、更にこれらのメモ
リ・ブロックは類似の処理用プログラムを有するものと
する。メモリ・ブロックＭ１の処理用プログラムは、メ
モリ・ブロックＭ１での前半のアドレスのところに位置
し、メモリ・ブロックＭ２の処理用プログラムは、メモ
リ・ブロックＭ２での後半のアドレスのところに位置す
るようにできる。アドレス・レジスタＡ１がメモリ・ブ
ロックＭ１の処理用プログラムのアドレスを格納するよ
うにされ、情報レジスタＩＲがそのプログラムの内容を
格納するようにされる場合であって、アドレス・レジス
タＡ２がアドレス・レジスタＡ１によって格納されるア
ドレスに等しいアドレスを格納するようにし、メモリ・
ブロックＭ１の処理用プログラム内容がメモリ・ブロッ
クＭ２の通常の命令用の情報を破壊するように設定され
るときには、メモリ・ブロックＭ２の前半のアドレスに
位置する通常の命令実行用の情報は、破壊することがで
きる。同様に、アドレス・レジスタＡ２がメモリ・ブロ
ックＭ２の処理用プログラムのアドレスを格納するよう
にされ、情報レジスタＤがそのプログラムの内容を格納
丈るようにされる場合であって、アドレス・レジスタＡ
１がアドレス・レジスタＡ２によって格納されるアドレ
スに等しいアドレスを格納するようにし、メモリ・ブロ
ックＭ２の処理用プログラム内容がメモリ・ブロックＭ
１の通常の命令用の情報を破壊するように設定されると
きには、メモリ・ブロックＭ１の後半のアドレスに位置
する通常の命令実行用の情報は、破壊することができる
。
第２図ｋＪ５イテ、Ｐ　Ｒ　Ｏ　Ｍ　ｔ　ｔｃ　ハＥ　
Ｐ　Ｒ　Ｏ　Ｍ　）（モリ１０１は２つのメモリＭ１お
よびＭ２に分割されていて、メモリＭ１はレジスタＡ１
１０２によりアドレツシングされ、メモリＭ２はレジス
タＡ２１０３によりアドレツシングされる。このように
メモリ１０１を２つのメモリに分割することが第２図に
示した実施例に特有の特徴である。他のアイテムは第１
図に示したものと変わりはない。各メモリ・ブロックＭ
１およびＭ２をプログラミングするための電圧は互いに
独立した電圧であり、従って１つのメモリ・ブロックは
他のメモリ・ブロック内にあるプログラムによってプロ
グラミングすることができる。この構成によれば次の利
点が得られる。
多くの用途において、プログラムを次のように構成する
ことが可能である。即ちメモリ・ブロックＭ１が全ての
非展開プログラムまたはプログラム部分を格納し、そし
てメモリ・ブロックＭ２が展開もしくは発展プログラム
またはプログラム部分を格納するように桶成することが
可能である。
この種の用途においては、メモリＭ１は読出し専用メモ
リの形態で製作することができ、それにより製作費用な
らびにこのメモリの占有スペースを減少することができ
る。この場合には出込み電圧Ｖｐ１は必要とされない。
他方、第２のメモリ・ブロックは必然的にＰＲＯＭまた
はＥＰＲＯＭメモリの形態にならなければならない。こ
の場合１つのメモリをアドレッシングするレジスタは他
のメモリの要素をアドレッシングできないので、アドレ
ッシングの問題は容易に解決されることが理解されるで
あろう。
第３図は本発明による自動ブＯグラミング用マイクロプ
ロセッサのより詳細な実施例を示す。マイクロプロセッ
サを構成する全ての単位もしくはユニットは母線Ｄを中
心に示されている。先に述べたように、メモリ１０１は
２つのブロックＭ１およびＭ２に分割され、Ｍ１はプロ
グラムのｌｐ展間部分を格納し、Ｍ２は展開プログラム
部分を格納している。ブロックＭ１は慣用のマイクロプ
ロセッサで用いられている順序カウンタの機能を果すア
ドレス・レジスタＡ１１０２によりアドレッシングされ
る。アドレス・レジスタ１０２には、ＩＲデータ・レジ
スタ１０５が関連して設けられている。
メモリ・ブロックＭ２はアドレス・レジスタＡ２１０３
によりアドレッシングされ、そしてそれに関連してデー
タ・レジスタＤ１０６が設けられれている。先に述べた
実施例の場合と同様に、メモリ・ブロックＭ１およびＭ
２は、ＲＯＭ．ＰＲＯＭまたはＥＰＲＯＭ型の不揮発性
のセルから構成されている。プログラミング電圧ＰＧは
フリップ・フロツプＰ１１３から得られる。第３図に示
す他のアイテムは、慣用構造のマイクロプロセッサから
転用したものである。
ＰＳＷ　（ｐｒｏｇｒａＩＩ１ｓｔａｔｕｓ　ｗｏｒｄ
　：プログラム状態語の略称）レジスタ１１２は、１つ
のプログラムを実行するのに要求される全ての情報を格
納する特定化されたレジスタである。ＰＳＷワードを格
納することによって、マイクロプロセッサの或る種の動
作状態を保存することが可能となり、それによってＰＳ
Ｗワード内の特権ビット位置により、マイクロプロセッ
サのユーザーがマイクロプロセッサ内部の或る種のプロ
グラム情報にアクセスすることは禁止される。また通例
の仕方でマイクロプロセッサは算術論理演算装置１０７
を有しており、その人力端１および２は累算レジスタ１
０８および一時記憶レジスタ１０９に接続されている。
これ等２つのレジスタの入力端もデータ母線Ｄならびに
韓術論理演舞装置１０７の出力端３に接続されている。
マイクロプロセッサは、また、母線Ｄに接続された入力
を有するアドレス・レジスタ１１０によってアドレッシ
ングされるワーキング・レジスタＲ０ないしＲ７のレジ
スタ・スタック１１１を有している。この構成によれば
、メモリ１０１のブロックＭ１およびＭ２で実行される
プログラムでメモリＭ２に格納されている情報の内容が
変更される。
正確に述べると、累算レジスタもしくはアキュムレータ
内にある演紳結果を用いてアドレス２ＦＯＨ（即ちメモ
リ内の７５２番目のワード）における記憶内容を変更し
たい場合には、前以てワーキング・レジスタＲＯおよび
Ｒ１にアドレス２ＦＯＨを格納することができるように
プログラムを組むことができる。このために、自動プロ
グラミングはメモリＭ１に記憶されているｒＰＲＯＧＪ
と称するサプブａグラムによって実行される。このプロ
グラムはメモリへの書込みに要求される全ての機能を実
行する必要があり、そして特に用いられているテクノロ
ジーと両立し得るシーケンスを用いる必要がある。
プログラマブル・メモリ（プログラミング可能なメモリ
）がＦＡＭＯＳ技法で製作ざれていると仮定した場合の
時間信号ダイヤグラムが、第４図に示されている。即ち
、第４図にはクロック信号の波形、データ項目がレジス
タＤ１０６に保持される時間、およびフリップ・フロツ
プＰ１１３によって転送される書込み信号《プログラミ
ング電圧）ＰＧが存在する時間が示されている。レジス
タＤ１０６およびＡ２１０３内のデータ項目およびアド
レスはマイクロプロセッサ・サイクル時間と比較して非
常に長い期間中、これらレジスタ内に維持されなければ
ならないことが理解されるであろう。
実際マイクロプロセッサ・サイクル時間が５篤とすると
、アドレスおよびデータ項目は書込み相の全期間、即ち
５０＋ｎｓ中安定な状態に留める必要がある。
ブログラｔ＼ＰＲＯＧの動作相は第５図に示されている
。ステップ５００においては、アキュムレータ１０８の
内容がＤレジスタ１０６に転送される。その結果として
変更すべきデータもしくは情報項目がＤレジスタに供給
される。ステップ５０１ではレジスタＲＯおよびＲ１の
内容がアドレス・レジスタＡ２１０３に転送され、その
結果として変更すべきデータもしくは情報項目のアドレ
スがレジスタＡ２１０３に導入される。ステップ５０２
ではフリップ・フロップＰ１１３が信号ＰＧを発生して
データ項目をメモリＭ２に書き込ませる。ステップ５０
３ではデータもしくは情報をメモリＭ２に書き込むのに
必要とされ時間をチェックするための計数がトリガされ
る。そしてこのチェックは、ステップ５０４で行なわれ
る。なおこの例においては、この時間は５０１Ｓである
と仮定している。この期間の終りにステップ５０５で書
込みが完了し、続いてステップ５０６ではサブプログラ
ムＰＲＯＧを要求したプログラムへ戻される。このリタ
ーンにおいて必要な情報はスタック・レジスタにおいて
見出される。
サブプログラムＰＲＯＧの命令による作動は、以下のよ
うに要約できる。
■　マイクロ命令により、メモリ・ブロックＭ２での変
更すべき情報内容のアドレスをワーキング・レジスタＲ
ＯおよびＲ１に格納し、アキュムレータ１０８を該内容
でロードする。
■　外部事象に変化が生じるとき、アドレス・レジスタ
Ａ１は、作動するべきサブプログラムＰＲＯＧのアドレ
スを格納し、データ・レジスタＩＲはサブプログラムＰ
ＲＯＧの内容を格納する。
■　次に、サブプログラムＰＲＯＧは以下の動作を行な
う。
ａ）アキュムレータ１０８の内容はＤレジスタ１０６へ
転送される。その結果、書込むべき新たなデータもしく
は情報項目がＤレジスタ１０６に保持される。
ｂ）ワーキング・レジスタの内容はアドレス・レジスタ
Ａ２へと転送されて、アドレス・レジスタＡ２は、メモ
リ・ブロックＭ２での変更を要する情報内容のアドレス
を格納する。
Ｃ）フリップ・フロップＰ１１３は書込み信号ＰＧを発
生して、Ｄレジスタ１０６に格納されている新たなデー
タないし情報項目をアドレス・レジスタＡ２により指定
されたアドレスへ転送することにより、前記アドレスの
ところでメモリ・ブロックＭ２に閤込みを行なうことを
開始する。
ｄ）計数器が段階的に計数を行なって、マイクロプロセ
ッサのクロック信号がワーギング・レジスタＲ１および
Ｒ２に格納された一定値に達したときに、その信号ＰＧ
の転送を終えて、メモリ・ブロックＭ２での書込みを完
了する。
■　サブプログラムＰＲＯＧのアドレスおよび内容をア
ドレス・レジスタＡ１およびデータ・レジスタＩＲから
クリアする。
サブプログラムＰＲＯＧの実行を可能にするマイクロ命
令のリストを掲げれば次のとおりである。
ラベル　マイクロ命令 ＰＲＯＧ ｝１０ＶＤ，八 旧）ＶＡ，ＲＯ ＨＯＶＡ２Ｈ，Ａ ＮＯＶＡ，Ｒ１ 注　　　　　　　釈 アキュムレー夕の内 容をＤレジスタに口 −ドする。
レジスタＲＯの内容 をアキュムレータに ロードする。
アキュムレータの内 容をレジスタＡ２の 上位部にロードする。
レジスタＲ１の内容 ＨＯＶＡ２Ｌ ＨＯＶＡ，ＩＦＦＨ ＨＯＶＲＩ，Ａ ＮＯＶＡ １２　８　Ｈ ＨＯＶＲ２，Ａ をアキュムレータに 口−ドする。
アキュムレー夕の内 容をレジスタＡ２の 下位部にロードする。
１６進数１１ＦＦＩ｝でアキ ュムレータをロード する。
アキュムレー夕の内 容をレジスタＲ１に ロードする。
１６進数の”２８”でア キュムレータをロー ドする。
アキュムレータの内 容をレジスタＲ２に ロードする。
ＣＯ｝ＩＴ ＮＯＶＡ，＄ＩＨ ＯＵＴＰ，Ａ ＤＪＮ２Ｒ１，“ＣＯＨＴ’“ ＤＪＮ２ｒｉ２，”ＣＯＨＴ’“ ＣＬＲ八 ＯＵＴＰ，Ａ １６進数の１１　１　１？でア キュムレー夕をロー ドする。
アキュムレータの内 容をフリップフロツ ブＰに置く。
レジスタＲ１の内容 を−１し、零でない という条件が立てば、 ＣＯＭＴへ戻る。
レジスタＲ２の内容 を−１し、零でない という条件が立てば、 ＣＯＭＴへ戻る。
アキュムレータをク リアする。
アキュムレー夕の内 容をフリップフロツ プＰ４Ｃ置く。
ＲＥＴ　　　　　　　　制ｌＩＯが主プログラムに戻さ
れる。
命令ＤＪＮＺＲのループは１６進計算でＦＦｘ２８回だ
け繰り返される。すなわち、１０進数で１０２００回だ
け実行される。
主プログラムの実行の結果として、サブプログラムＰＲ
ＯＧを呼び出すのに必要なパラメータをロードするから
、そのマイクロ命令のリストは次のようになる。
ＮＯＶＡ，　１０２Ｈ　　　　　１６進数の゛’０２”
でアキュムレータをロー ドする。
ＨＯＶＲＯ，＾　　　　　アキュムレータの内容をレジ
スタＲＯに ロードする。
ＮＯＶＡ，ＩＦ叶　　　　１６進数（７）　”　ＦＯ”
　テ７キュムレータをロー ドする。
ＭＯＶＲＩ，Ａ　　　　　　アキュムレータの内容をレ
ジスタＲ１に ロードする。
ＮＯＶＡ，　ｌｄａｔａ　　　　　アキュムレー夕をデ
ータでロードする。
ＣＡＬＬＰＲＯＧ　　　　　　サブプログラムＰＲＯＧ
を呼び出す。
上の説明から明らかなように、レジスタＡ２およびＤは
全店込み相く信号ＰＧ）中ロツクされた状態に留まり、
そして母線は出込みサブプログラムＰＲＯＧの実行に必
要とされる命令の転送に用いられる。
本発明の他の実施例においては、閤込みサブプログラム
ＰＲＯＧの代りに全くの論理回路を用いた書込みオート
マトンを使用することができる。
第６図に示した実施例は不揮発性自動プログラミングが
可能である構造を有するマイクロプロセッサであるが、
書込みプログラムＰＲＯＧの代りに書込みオートマトン
１１４を用いている。先に述べたマイクロプロセッサに
おいては、対形態で相関された４つのレジスタによるＰ
ＲＯＭまたはＥＰＲＯＭメモリへの同時的二重アクセス
を用い、かつ関連のプログラムＰＲＯＧを用いて不揮発
性自動プログラミングの機能を実行した。この機能はま
た単一のアドレス・レジスタ１０２゜、単一のデータ・
レジスタ１０５゜および書込みオートマトン１１４を用
いて、自動プログラミングが可能である不揮発性メモリ
に対して単一アクセスで実行することができる。書込み
オートマトン１１４は母線Ｄに接続されており、この母
線Ｄは先に述べた実施例の場合と同様に、処理制Ｉｌｌ
装置１０４をアドレス・レジスタＡ１０２’およびデー
タ・レジスタＩ　Ｒ　１０５’に接続している。書込み
オートマトン１１４は、メモリ１０１における書込みを
制御するための信号ＰＧを発生することによって、レジ
スタＡ１０２゜およびレジスタＩ　Ｒ　１０５゜がロツ
ク、即ち鎖錠されるようにする。
このオートマトンは処理制御装置１０４によって発生さ
れる書込み命令Ｗによって作動される。ＰＲＯＭまたは
ＥＰＲＯＭメモリ１０１における書込みサイクルが完了
すると、オートマトンは解故信号ＡＣＱを処理制御装置
１０４に転送し、該処理制御装置は書込みサイクルの間
は中断されていた現在のプログラムを取り戻す。このよ
うにしてオートマトンはマイクロプロセッサの通常の動
作に干渉しないような仕方で、出込み電圧（信号ＰＧ）
を供給することができる。
データ・レジスタＩＲ１０５゜は両方向性である。
即ち、該レジスタはＰＲＯＭメモリから読み出されたデ
ータならびに該ＰＲＯＭメモリに書き込まれるデータを
格納できねばならない。レジスタＡ１０２゜は、書込み
オートマトン１１４と処理制御装置１０４との間で、母
＠Ｄに対して多重化される。処理相においては、レジス
タＡは処理装＠１０４内の順序カウンタによってロード
され、レジスタＩＲはＰＲＯＭメモリ１０１から命令お
よびデータを読み出すレジスタとして用いられる。
自動プログラミング相においては、制御はマイクロコー
ドＷを発生することによって、処理制御装置から出込み
オートマトンに引き渡される。オートマトンは用いられ
ているＰＲＯＭメモリと両立し得る所要の書込みシーケ
ンスを発生する。変更すべきデータもしくは命令はレジ
スタＩＲ１０５゜によって送り込まれる。書込みシーケ
ンスの終りには、制御は処理制１１Ｉ装置１０４に戻さ
れ、該処理制ｔＩＩＨＩＩはこのようにして変更された
プログラムを再び通常どおり実行する。レジスタＡの内
容はそこで書込みオートマトンかまたは処理制御装置に
よってリセットされる。
第６図に示す本発明の実施例の動作を要約すれば、以下
のようである。
■　処理制御装置１０４は、アドレス・レジスタＡ１０
２′に情報内容を変更すべきメモリのアドレスをロード
し、情報レジスタＩＲ１０５゜に新たなデータないし情
報項目を格納する。
■　処理制御装置１０４は書込みマイクロコードＷを書
込みオートマトン１１４へ転送して、書込みオートマト
ンは所要の書込みシーケンスを開始する。
■　書込みオートマトン１１４は書込み信号を発生して
、アドレス・レジスタＡ１０２により指示されるアドレ
スにおいて、メモリＭへのデータ・レジスタＩＲ１０５
’に格納されている内容の書込みを行なう。
■　書込みオートマトン１１４の計数器が一定値に達す
るとき、書込みは完了する。
■　書込みオートマトン１１４は、解放信号Ａｃｑを処
理制御装置１０４へと転送して、書込み相において中断
されていたプログラムの実行を再び開始させる。
以上の説明から明らかなように、第６図に示す本発明の
実施例での書込みオートマトン１１４は、第１図、第２
図および第３図に示す実施例の処理制御プログラムおよ
び処理制ｔＩｌ装置の制御部分を組合せて有している。
第７図は、書込みマイクロコードＷを受けて、書込みサ
イクルの期間を決定するべく、マイクロプロセッサのク
ロック・サイクルを計数し、書込みサイクルの完了時に
解放信号Ａｃｑを処理制ｉ１Ｉ装＠１０４へと転送する
書込みオートマトン回路の変型を示す。この図において
、書込みマイクロコードＷを表わす信号はデコーダ７０
１の入力１に取り込まれる。該デコーダ７０１はその出
力２から計数器７０２の入力１４に可能化信号ＶＡＬを
供給し、それにより該計数器７０２はその人力１５に供
給されるマイクロプロセッサ・サイクル信号Ｈを段階的
に計数する。第４図の実施例の場合と同様にマイクロプ
ロセッサ・サイクル時間が５Ｉｉｓで書込みザイクル時
間が５０＋’ｎＳであると、計数器は５０１１１Ｓの間
マイクロプロセッサ・サイクルを計数するために、言い
換えるならば１００００のマイクロプロセッサ・サイク
ルを計数するために１４個のフリップ・フロップを有す
る必要がある。計数器７０２に関連してデコーダ７０３
が設けられており、該デコーダ７０３の出力１４はフリ
ップ・フロップ７０４のＫ入力端に１００００サイクル
の計数が完了したことを表わす信号を供給する。フリッ
プ・フロップ７０４のＱ出力端は書込み制御信号ＰＧを
発生する。このフリップ・フロツプは信号ＶＡＬが存在
する時には「２進１」状態にセットされ、そして１００
００の計数容量に達した時には「２進Ｏ」にリセットさ
れる。サイクル解放信号はフリップ・フロップ７０４の
Ｑ出力端に接続された入力端を有する反転増幅器７０５
によって発生される。
【図面の簡単な説明】
第１図は本発明による自動プログラミングされるマイク
ロプロセッサの１実施例を示し、第２図は本発明による
マイクロプロセッサの他の実施例を示し、第３図は本発
明によるマイクロプロセッサの別のより詳細な実施例を
示し、第４図は讃込みシーケンスで生ずる種々な信号の
状態を示す時間ダイヤグラムを示し、第５図は書込みサ
ブプログラムＰＲＯＧによって実行される処理ステップ
の簡単なフローチャートを示し、第６図は本発明のマイ
クロプロセッサの更に別の実施例を示し、そして第７図
は書込みオートマトンの１具体例を示す。 １０１・・・・・・メモリ、　１０２・・・・・・レジ
スタＡ１１０３・・・・・・レジスタＡ２、１０４・・
・・・・処理制Ｉｌｍ装置、１０５・・・・・・レジス
タＩＲ，１０６・・・・・・レジスタＤ１１０７・・・
・・・輝術論理演輝装置、１０８・・・・・・累算レジ
スタ、１０９・・・・・・一時記憶レジスタ、１１０・
・・・・・アドレス・レジスタ、１１１・・・・・・レ
ジスタ・スタック、１１４・・・・・・書込みオートマ
トン、７０１、７０３・・・・・・デコーダ、７０２・
・・・・・計数器。 第２図 第４図

Claims (10)

    【特許請求の範囲】
  1. （１）単一の半導体チップ上に形成されたマイクロプロ
    セッサであって、自動プログラミング機構と電圧のスイ
    ッチング手段および書込み期間の長さを定める手段を具
    備し、自動プログラミング機構は少なくとも一部は書込
    み可能な不揮発性メモリ手段および処理制御手段を有し
    、処理制御手段は第１アドレス・レジスタが前記メモリ
    手段での処理用プログラムのアドレスを格納し、第１情
    報レジスタが前記処理用プログラムのデータまたは命令
    を格納するようにし、第１アドレス・レジスタおよび第
    １情報レジスタは前記処理制御手段と協働して、第２ア
    ドレス・レジスタが前記書込み可能な不揮発性メモリ手
    段での変更すべきデータまたは命令の位置のアドレスを
    格納し、第２情報レジスタが変更すべきデータまたは命
    令を格納するようにし、変更すべきデータまたは命令は
    通常のマイクロプロセッサ・サイクルよりも長い書込み
    期間の書込み信号によつて、前記書込み可能な不揮発性
    メモリ手段へ書込まれ、その際にアドレス・レジスタお
    よび情報レジスタは母線を介して処理制御手段に接続さ
    れており、電圧のスイッチング手段および書込み時間の
    長さを定める手段は、変更すべきデータまたは命令を前
    記書込み可能な不揮発性メモリ手段へ書込むのに充分な
    期間において、前記書込み可能な不揮発性メモリ手段へ
    の書込みに要する電圧が前記書込み可能な不揮発性メモ
    リへ供給されるように動作することを特徴とする単一の
    半導体チップ上に形成されたマイクロプロセッサ。
  2. （２）単一の半導体チップ上に形成されたマイクロプロ
    セッサであつて、自動プログラミング機構と電圧のスイ
    ッチング手段および書込み時間の長さを定める手段を具
    備し、自動プログラミング機構は少なくとも一部書込み
    可能な不揮発性メモリ手段および処理制御手段を有し、
    書込みオートマトンは、通常の命令シーケンスが処理制
    御手段によって読出された情報に基づいて実行された後
    に、アドレス・レジスタが前記書込み可能な不揮発性メ
    モリ手段での変更すべきデータまたは命令の位置のアド
    レスをラッチし、情報レジスタが、変更すべきデータま
    たは命令をラッチするように動作し、変更すべきデータ
    または命令は、通常のマイクロプロセッサ・サイクルよ
    りも長い書込み期間の書込み信号によつて、前記書込み
    可能な不揮発性メモリ手段へ書込まれ、その際にアドレ
    ス・レジスタおよび情報レジスタは母線を介して処理制
    御手段に接続されており、電圧のスイッチング手段およ
    び書込み時間の長さを定める手段は、変更すべきデータ
    または命令を前記書込み可能な不揮発性メモリ手段へ書
    込むのに充分な期間において、前記書込み可能な不揮発
    性メモリ手段への書込みに要する電圧が前記書込み可能
    な不揮発性メモリ手段へ供給されるように動作すること
    を特徴とする単一の半導体チップ上に形成されたマイク
    ロプロセッサ。
  3. （３）変更すべきデータまたは命令が前記書込み可能な
    不揮発性メモリ手段へ書込まれる間に、通常の命令シー
    ケンスが前記処理制御手段によって読出された情報に基
    づいて実行されることを特徴とする特許請求の範囲第１
    項に記載の単一の半導体チップ上に形成されたマイクロ
    プロセッサ。
  4. （４）前記メモリ手段は第１メモリ・ブロックおよび第
    ２メモリ・ブロックに分割され、前記第１メモリ・ブロ
    ックは前記第１アドレス・レジスタおよび第１情報レジ
    スタに接続され、前記第２メモリ・ブロックは前記第２
    アドレス・レジスタおよび第２情報レジスタに接続され
    ることを特徴とする特許請求の範囲第１項または第３項
    に記載の単一の半導体チップ上に形成されたマイクロプ
    ロセッサ。
  5. （５）前記第１メモリ・ブロックは処理用プログラムを
    格納し、前記第２メモリ・ブロックは変更すべきデータ
    または命令シーケンスを格納することを特徴とする特許
    請求の範囲第４項に記載の単一の半導体チップ上に形成
    されたマイクロプロセッサ。
  6. （６）処理制御手段でのアキミユムレータおよびワーキ
    ング・レジスタは、前記アキュムレータの内容を第２ア
    ドレス・レジスタおよび情報レジスタへと作業段階に応
    じて転送するように動作することを特徴とする特許請求
    の範囲第５項に記載の単一の半導体チップ上に形成され
    たマイクロプロセッサ。
  7. （７）前記書込みオートマトンは、処理制御手段から書
    込み命令の信号を受けて、書込み信号を発生する第１デ
    コーダを有し、計数器は前記書込み信号のフリップ・フ
    ロップへの転送後に、クロック信号を段階的に計数する
    とともに、書込み期間の長さに等しい書込みサイクルの
    完了信号を第２デコーダを介して前記フリップ・フロッ
    プへと転送するものであることを特徴とする特許請求の
    範囲第２項に記載の単一の半導体チップ上に形成された
    マイクロプロセッサ。
  8. （８）半導体チップは携帯可能な担体に設けられている
    ことを特徴とする特許請求の範囲第１項、ないし第３項
    のいずれかに記載の単一の半導体チップ上に形成された
    マイクロプロセッサ。
  9. （９）自動プログラミング機構と電圧のスイッチング手
    段および書込み期間の長さを定める手段を具備し、自動
    プログラミング機構は少なくとも一部は書込み可能な不
    揮発性メモリ手段および処理制御手段を有し、処理制御
    手段は、第１アドレス・レジスタが前記メモリ手段の処
    理用プログラムのアドレスを格納し、第１情報レジスタ
    が前記処理用プログラムのデータまたは命令を格納する
    ようにし、第１アドレス・レジスタＡ＿１および第１情
    報レジスタは前記処理制御手段と協働して、第２アドレ
    ス・レジスタが前記書込み可能な不揮発性メモリ手段で
    の変更すべきデータまたは命令の位置のアドレスを格納
    し、第２情報レジスタが変更すべきデータまたは命令を
    格納するようにし、変更すべきデータまたは命令は通常
    のマイクロプロセッサ・サイクルよりも長い書込み期間
    の書込み信号によって、前記書込み可能な不揮発性メモ
    リ手段へ書込まれ、その際にアドレス・レジスタおよび
    情報レジスタは母線を介して処理制御手段に接続され、
    電圧のスイッチング手段および書込み時間の長さを定め
    る手段は、変更するべきデータまたは命令を前記書込み
    可能な不揮発性メモリ手段へ書込むのに充分な期間にお
    いて、前記書込み可能な不揮発性メモリ手段への書込み
    に要する電圧が前記書込み可能な不揮発性メモリ手段へ
    供給されるように動作する、単一の半導体チップ上に形
    成されたマイクロプロセッサにおいて、書込みおよび解
    放信号をプログラムの実行により得ることを特徴とする
    単一の半導体チップ上に形成されたマイクロプロセッサ
    の自動プログラミング方法。
  10. （１０）自動プログラミング機構と電圧のスイッチング
    手段および書込み時間の長さを定める手段を具備し、自
    動プログラミング機構は少なくとも一部書込み可能な不
    揮発性メモリ手段および処理制御手段を有し、書込みオ
    ートマトンは、通常の命令シーケンスが処理制御手段に
    よって読出された情報に基づいて実行された後に、アド
    レス・レジスタが前記書込み可能な不揮発性メモリでの
    変更すべきデータまたは命令の位置のアドレスを格納し
    、情報レジスタが変更すべきデータまたは命令を格納す
    るように動作し、変更すべきデータまたは命令は通常の
    マイクロプロセッサ・サイクルよりも長い書込み期間の
    書込み信号によつて、前記書込み可能な不揮発性メモリ
    手段へ書込まれ、その際にアドレス・レジスタおよび情
    報レジスタは母線を介して処理制御手段に接続されてお
    り、電圧のスイッチング手段および書込み時間の長さを
    定める手段は、変更すべきデータまたは命令を前記書込
    み可能な不揮発性メモリへ書込むのに充分な期間におい
    て、前記書込み可能な不揮発性メモリへの書込みに要す
    る電圧が前記書込み可能な不揮発性メモリへ供給される
    ように動作する、単一の半導体チップ上に形成されたマ
    イクロプロセッサにおいて、書込み命令および解放信号
    を書込みオートマトンにより得ることを特徴とする単一
    の半導体チップ上に形成されたマイクロプロセッサの自
    動書込み方法。
JP1211232A 1978-04-25 1989-08-16 マイクロプロセッサおよびその制御方法 Pending JPH02132520A (ja)

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FR7812119 1978-04-25
FR7812119A FR2461301A1 (fr) 1978-04-25 1978-04-25 Microprocesseur autoprogrammable

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