JPH02110753A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH02110753A JPH02110753A JP63265189A JP26518988A JPH02110753A JP H02110753 A JPH02110753 A JP H02110753A JP 63265189 A JP63265189 A JP 63265189A JP 26518988 A JP26518988 A JP 26518988A JP H02110753 A JPH02110753 A JP H02110753A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- memory
- rule
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008707 rearrangement Effects 0.000 claims abstract description 25
- 238000010586 diagram Methods 0.000 description 11
- 239000011159 matrix material Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野）
本発明は、キャッシュカードや身分証明用カードなどと
して利用されるメモリカードを包含するメモリ装置に関
するものである。 （従来の技術） 従来、磁気カードを利用したキャッシュカードや各種の
プリペイカードが普及しているが、最近この磁気カード
に代えてメモリカードを利用する方式が開発されている
。このメモリカードは、低消費電力のＣＭＯ３集積回路
（ＩＣ）などから成るランダムアクセスメモリ （ＲＡ
Ｍ）と、このＲＡＭに対するバンクアップ電源とを主体
として構成されている。 このメモリカードは、自動現金取引きシステム内などに
設置されているリーダ／ライタに装着され、システム側
から動作電力、読み書きアドレス、制御信号を受け、保
持データをシステム側のブタ線上に出力したり、このデ
ータ線上にリーダ／ライクが出力した書込みデータを新
たに保持したりする。 最近、上記メモリカードの利用分野は、病歴や治療歴に
関する個人情報を含む診療カードや経歴に関する個人情
報を含む身分証明用カードなど機密保護の必要な各種の
個人消和ファイルにまで拡大されつつある。 （発明が解決しようとする課題） キャッシュカードなどのメモリカードでは、これが紛失
や盗難などによって他人の手にわたった場合には、その
メモリカードを自動現金取引きシステム内などで無効に
する手続きを直ちに行うことにより他人による不正使用
を防止できる。診療カードや身分証明用カードなどのメ
モリカードが紛失や盗難にあった場合でも、このメモリ
カードをシステム内で直ちに無効にすることにより本人
になりすました他人による悪用は防止できる。しかしな
がら、診療カードや身分証明用カードなどでは病歴や経
歴などの個人情報がカードの読み取りによって解読され
てしまうことにより個人情報の機密保護が図れなくなる
という問題がある。 （課題を解決するための手段） 本発明の一実施例に係わるメモリ装置は、外部からの給
電によって動作し、一連のメモリアクセスに先立って所
定のビット並び替え規則が設定され、以後のメモリアク
セスに際し外部から供給されるアドレス信号について各
ビットを上記所定のビット並び替え規則に従って並び替
えながらメモリのアドレス入力端子に供給するアドレス
ビット並び替え手段を備えることにより、上記所定のビ
ット並び替え規則を知らなければ読出しデータを正規の
読出し順序に並替えられないようにし、他人がそのメモ
リ装置からデータを読出してもその解読を不能とするよ
うに構成されている。 本発明の他の実施例に係わるメモリ装置は、外部からの
給電によって動作し、一連のメモリアクセスに先立って
所定のビット並び替え規則が設定され、以後のメモリア
クセスに伴って上記メモリのデータ信号端子と外部デー
タ信号線との間を転送されるデータ信号の各ビットを上
記所定のビット並び替え規則に従って並び替えるデータ
ビット並び替え手段を備えることにより、上記所定のビ
ット並び替え規則を知らなければ読出しデータを正規の
ビット配列に並び替えられないようにし、他人がそのメ
モリ装置からデータを読出してもその解読を不能とする
ように構成されている。 本発明の更に他の実施例に係わるメモリ装置は、上記ア
ドレスビット並び替え手段とデータビット並び替え手段
の双方を備えることにより、アドレスとデータのそれぞ
れに関する所定のビット並び替え規則を知らなければ読
出しデータを正規の読出し順序と正規のビット配列に並
び替えられないようにし、他人がそのメモリ装置からデ
ータを読出してもその解読を不能とするように構成され
ている。 以下、本発明の作用を実施例と共に詳細に説明する。 （実施例） 第１図は、本発明の一実施例に係わるメモリカードの構
成を示すブロック図であり、ｌはランダムアクセス・メ
モリ （ＲＡＭ） 、２ａば外部給電線の接続端子、２
ｂは内部給電線、２Ｃはバ・ツクアップ電源である。さ
らに、３ａは外部アドレス信号線の接続端子、３ｂは内
部アドレス信号線、３Ｃはアドレスビット並び替え回路
、３ｄは制御信号線の接続端子、４ａは外部データ信号
線の接続端子、４ｂは内部データ信号線、５ａは外部制
御信号線の接続端子、５ｂは内部制御信号線である。 ＲＡＭＩは、低消費電力の０ＭＯ３ＩＣで構成され、こ
のメモリカードを記録媒体として利用する個人医療情報
管理システム内などに設置されているリーダ／ライタに
よって病歴や治療歴などの個人情報が読み書きされる。 このリーダ／ライタの受は口に挿入されたメモリカード
が所定のアクセス位置まで搬送されると、外部給電線、
外部アドレス信号線、外部データ信号線及び外部制御信
号線のそれぞれが対応の接続端子２ａ、３ａ、４ａ及び
５ａに接続される。外部給電線から供給される動作電力
は、接続端子２ａと内部給電ＮＩＡ２ｂとを経てアドレ
スビット入替え回路３Ｃに供給され、更に保護ダイオー
ドｄを経てＲＡＭＩにも供給される。従って、このメモ
リカードに対するアクセスの終了に伴って外部からの給
電が停止されると、アドレスビット入替え回路３Ｃ内の
保持情報は消滅するが、ＲＡＭＩ内の書込みデータはバ
ックアンプ電源２ａからの給電によって保持される。 本実施例ではＲＡＭＩはＩＫバイトの容量を有し、アド
レスビット並び替え回路３Ｃから内部アドレス信号線３
ｂを経てアドレス信号入力端子に供給される１０ビット
幅のアドレス信号によって各１バイトのデータの保持番
地が指定される。アドレスビット入替え回路３Ｃは、外
部アドレス信号線の接続端子３ａから内部アドレス信号
線３ｂを経て供給される１０ビット幅のアドレス信号の
各ビットの配置を所定の規則に従って並び替え、これを
ＲＡＭＩのアドレス信号入力端子に連なる内部アドレス
信号線上に出力する。 並び替え前のアドレス信号の各ビットをＡＯ〜Ａ９とし
、並び替え後のアドレスの各ビットをａＯ〜ａ９とすれ
ば、上記所定の並び替え規則の一例は第２図に示すよう
なものである。すなわち、第０ビツトＡＯが第６ビツ）
ａ６として並び替えられ、第１ビツトＡｌが第４ビツト
ａ４として並び替えられ、以下同様にして各ビットが次
々に並び替えられてゆき、最後の第９ピッ１−ＡＯは第
２ピッｌ−８２として並び替えられる。この並び替えの
結果、第２図の左端に示すＩＯビット幅のアドレス信号
（ＡＯＡＩ Ａ２ Ａ３ Ａ４ Ａ５ Ａ６ Ａ７ Ａ
８Ａ９〕が同図の右端に示す１０ビット幅のアドレス信
号（Ａ２ Ａ５ Ａ９ Ａ６ ＡＩ Ａ８ ＡＯＡ３
Ａ４Ａ７〕に変換され、ＲＡＭＩに対する実際のアドレ
ス信号となる。 第２図に例示した各ビットの並び替え規則は、第３図に
示す並び替えマトリクスによって表現できる。すなわち
、この並び替えマトリクスの各行に示される各原ビット
ＡＯ〜Ａ９のうちこのマトリクス中の“１”の表示位置
に配置されているものがマトリクスの各列に示される新
たなビットａＯ〜ａ９に並び替えられる。 外部アドレス信号線の接続端子３ａには、局所的連続性
を有する外部アドレス信号、例えば、１６進数表示の（
０００）ｌ、、（００１）□、〔００２〕□、（ＯＯ３
） Ｈ・・・が順に供給される。 この局所的連続性を有する外部アドレス信号は、アドレ
スビット並び替え回路３Ｃによって不連続なアドレスに
変換されながらＲＡＭ１に供給される。第２図と第３図
に例示したビットの並び替え規則に従えば、連続的な外
部アドレス信号
して利用されるメモリカードを包含するメモリ装置に関
するものである。 （従来の技術） 従来、磁気カードを利用したキャッシュカードや各種の
プリペイカードが普及しているが、最近この磁気カード
に代えてメモリカードを利用する方式が開発されている
。このメモリカードは、低消費電力のＣＭＯ３集積回路
（ＩＣ）などから成るランダムアクセスメモリ （ＲＡ
Ｍ）と、このＲＡＭに対するバンクアップ電源とを主体
として構成されている。 このメモリカードは、自動現金取引きシステム内などに
設置されているリーダ／ライタに装着され、システム側
から動作電力、読み書きアドレス、制御信号を受け、保
持データをシステム側のブタ線上に出力したり、このデ
ータ線上にリーダ／ライクが出力した書込みデータを新
たに保持したりする。 最近、上記メモリカードの利用分野は、病歴や治療歴に
関する個人情報を含む診療カードや経歴に関する個人情
報を含む身分証明用カードなど機密保護の必要な各種の
個人消和ファイルにまで拡大されつつある。 （発明が解決しようとする課題） キャッシュカードなどのメモリカードでは、これが紛失
や盗難などによって他人の手にわたった場合には、その
メモリカードを自動現金取引きシステム内などで無効に
する手続きを直ちに行うことにより他人による不正使用
を防止できる。診療カードや身分証明用カードなどのメ
モリカードが紛失や盗難にあった場合でも、このメモリ
カードをシステム内で直ちに無効にすることにより本人
になりすました他人による悪用は防止できる。しかしな
がら、診療カードや身分証明用カードなどでは病歴や経
歴などの個人情報がカードの読み取りによって解読され
てしまうことにより個人情報の機密保護が図れなくなる
という問題がある。 （課題を解決するための手段） 本発明の一実施例に係わるメモリ装置は、外部からの給
電によって動作し、一連のメモリアクセスに先立って所
定のビット並び替え規則が設定され、以後のメモリアク
セスに際し外部から供給されるアドレス信号について各
ビットを上記所定のビット並び替え規則に従って並び替
えながらメモリのアドレス入力端子に供給するアドレス
ビット並び替え手段を備えることにより、上記所定のビ
ット並び替え規則を知らなければ読出しデータを正規の
読出し順序に並替えられないようにし、他人がそのメモ
リ装置からデータを読出してもその解読を不能とするよ
うに構成されている。 本発明の他の実施例に係わるメモリ装置は、外部からの
給電によって動作し、一連のメモリアクセスに先立って
所定のビット並び替え規則が設定され、以後のメモリア
クセスに伴って上記メモリのデータ信号端子と外部デー
タ信号線との間を転送されるデータ信号の各ビットを上
記所定のビット並び替え規則に従って並び替えるデータ
ビット並び替え手段を備えることにより、上記所定のビ
ット並び替え規則を知らなければ読出しデータを正規の
ビット配列に並び替えられないようにし、他人がそのメ
モリ装置からデータを読出してもその解読を不能とする
ように構成されている。 本発明の更に他の実施例に係わるメモリ装置は、上記ア
ドレスビット並び替え手段とデータビット並び替え手段
の双方を備えることにより、アドレスとデータのそれぞ
れに関する所定のビット並び替え規則を知らなければ読
出しデータを正規の読出し順序と正規のビット配列に並
び替えられないようにし、他人がそのメモリ装置からデ
ータを読出してもその解読を不能とするように構成され
ている。 以下、本発明の作用を実施例と共に詳細に説明する。 （実施例） 第１図は、本発明の一実施例に係わるメモリカードの構
成を示すブロック図であり、ｌはランダムアクセス・メ
モリ （ＲＡＭ） 、２ａば外部給電線の接続端子、２
ｂは内部給電線、２Ｃはバ・ツクアップ電源である。さ
らに、３ａは外部アドレス信号線の接続端子、３ｂは内
部アドレス信号線、３Ｃはアドレスビット並び替え回路
、３ｄは制御信号線の接続端子、４ａは外部データ信号
線の接続端子、４ｂは内部データ信号線、５ａは外部制
御信号線の接続端子、５ｂは内部制御信号線である。 ＲＡＭＩは、低消費電力の０ＭＯ３ＩＣで構成され、こ
のメモリカードを記録媒体として利用する個人医療情報
管理システム内などに設置されているリーダ／ライタに
よって病歴や治療歴などの個人情報が読み書きされる。 このリーダ／ライタの受は口に挿入されたメモリカード
が所定のアクセス位置まで搬送されると、外部給電線、
外部アドレス信号線、外部データ信号線及び外部制御信
号線のそれぞれが対応の接続端子２ａ、３ａ、４ａ及び
５ａに接続される。外部給電線から供給される動作電力
は、接続端子２ａと内部給電ＮＩＡ２ｂとを経てアドレ
スビット入替え回路３Ｃに供給され、更に保護ダイオー
ドｄを経てＲＡＭＩにも供給される。従って、このメモ
リカードに対するアクセスの終了に伴って外部からの給
電が停止されると、アドレスビット入替え回路３Ｃ内の
保持情報は消滅するが、ＲＡＭＩ内の書込みデータはバ
ックアンプ電源２ａからの給電によって保持される。 本実施例ではＲＡＭＩはＩＫバイトの容量を有し、アド
レスビット並び替え回路３Ｃから内部アドレス信号線３
ｂを経てアドレス信号入力端子に供給される１０ビット
幅のアドレス信号によって各１バイトのデータの保持番
地が指定される。アドレスビット入替え回路３Ｃは、外
部アドレス信号線の接続端子３ａから内部アドレス信号
線３ｂを経て供給される１０ビット幅のアドレス信号の
各ビットの配置を所定の規則に従って並び替え、これを
ＲＡＭＩのアドレス信号入力端子に連なる内部アドレス
信号線上に出力する。 並び替え前のアドレス信号の各ビットをＡＯ〜Ａ９とし
、並び替え後のアドレスの各ビットをａＯ〜ａ９とすれ
ば、上記所定の並び替え規則の一例は第２図に示すよう
なものである。すなわち、第０ビツトＡＯが第６ビツ）
ａ６として並び替えられ、第１ビツトＡｌが第４ビツト
ａ４として並び替えられ、以下同様にして各ビットが次
々に並び替えられてゆき、最後の第９ピッ１−ＡＯは第
２ピッｌ−８２として並び替えられる。この並び替えの
結果、第２図の左端に示すＩＯビット幅のアドレス信号
（ＡＯＡＩ Ａ２ Ａ３ Ａ４ Ａ５ Ａ６ Ａ７ Ａ
８Ａ９〕が同図の右端に示す１０ビット幅のアドレス信
号（Ａ２ Ａ５ Ａ９ Ａ６ ＡＩ Ａ８ ＡＯＡ３
Ａ４Ａ７〕に変換され、ＲＡＭＩに対する実際のアドレ
ス信号となる。 第２図に例示した各ビットの並び替え規則は、第３図に
示す並び替えマトリクスによって表現できる。すなわち
、この並び替えマトリクスの各行に示される各原ビット
ＡＯ〜Ａ９のうちこのマトリクス中の“１”の表示位置
に配置されているものがマトリクスの各列に示される新
たなビットａＯ〜ａ９に並び替えられる。 外部アドレス信号線の接続端子３ａには、局所的連続性
を有する外部アドレス信号、例えば、１６進数表示の（
０００）ｌ、、（００１）□、〔００２〕□、（ＯＯ３
） Ｈ・・・が順に供給される。 この局所的連続性を有する外部アドレス信号は、アドレ
スビット並び替え回路３Ｃによって不連続なアドレスに
変換されながらＲＡＭ１に供給される。第２図と第３図
に例示したビットの並び替え規則に従えば、連続的な外
部アドレス信号
〔０００〕１１、Ｃ００Ｌ）、、（００
２）□、〔００３〕□ ・・・のそれぞれが、第４図に
示すように、不連続なアドレス信号（０００） 、、（
０２０）１、（ＯＯ８） ｓ、（０２８） 、 ・・
・に変換されてＲＡＭＩに供給される。 従って、所定のアドレスビット並び替え規則と局所的連
続性を有する外部アドレス信号とを用いてＲＡＭＩ内に
書込み済みのデータを、同一のアドレスビット並び替え
規則と局所的連続性を有する外部アドレス信号とを用い
て読出すことにより書込み順に配列された解読可能なデ
ータ群が取得される。 第５図は、第１図のアドレスビット並び替え回路３Ｃの
構成の一例を示すブロック図であり、■θ〜■９は並び
替え対象のアドレス信号を構成する各ビットの入力端子
、ＳＯ〜Ｓ９はセレクタ、００〜ｏ９は並び替え後のア
ドレス信号を構成する各ビットの出力端子、ＣＮＴは制
御部、＋１０は制御部ＣＮＴに対する制御信号の入力端
子、ＣＯ〜Ｃ９は対応のセレクタ５ｏ−３９のそれぞれ
に１０ビットの選択信号を供給する選択信号線である。 セレクタＳＯ〜Ｓ９は、セレクタＳＯで代表して第６図
に示すように、アドレス信号を構成する各ビットの入力
端子ＩＯ〜Ｉ９と、２人力アンドゲートα０〜α９と、
１０人力オアゲートβと、並び替え後のアドレス信号の
第０ビツトの出力端子ＯＯとを備えている。入力端子１
０〜■９に供給される並び替え対象のアドレス信号の各
ビットは、対応の２人カアンドゲートαＯ〜α９におい
て制御部ＣＮＴから供給されるＩビットのみが“１”の
１０ビット幅の選択信号ＣＯの各ビットとの論理和がと
られることにより特定の１ビツトのみが選択され、オア
ゲートβを経て出力端子ＯＯに供給される。 セレクタＳＯ〜Ｓ９のそれぞれに供給される１０ビット
幅の選択信号ＣＯ〜Ｃ９は、第３図の並び替えマトリク
スの各列を構成する１０ビツトの信号（００１００００
０００）、（０００００１００００）、（００００００
０００１） ・・・・（０００００００１００）に該
当する。各１０ビット幅の１０個の選択信号Ｃｏ−Ｃ９
は、リーダ／ライタに装着されたメモリカードに対する
一連のアクセスの開始に先立って、１０ビット幅の外部
アドレス信号線上に１０回に分けて送出される。 この選択信号ＣＯ〜Ｃ９の送出に同期してこれらを内蔵
のレジスタに保持することを指令する制御信号が制御信
号線の接続端子３ｄを経てアドレスビット並び替え回路
３Ｃに供給され、第５図の制御信号入力端子１１０を経
て制御部ＣＮＴに供給される。この選択信号ＣＯ〜Ｃ９
のレジスタへの保持に伴う所定のビット入替え規則の設
定が終了すると、外部アドレス信号線上にＲＡＭＩのア
クセス先のアドレスが出力されると共に、外部制御信号
線とその接続端子３ｄを経てアドレスビット並び替え回
路３ｃ内の制御部ＣＮＴに並び替え指令が供給される。 また、外部制御信号線上に出力されたり一ド／ライト信
号（Ｒ／Ｗ）やチップセレクト信号（ＣＳ）などの制御
信号が接続端子５ａと内部制御信号線５ｂを経てＲＡＭ
Ｉの制御信号端子に供給される。 上記所定のビット並び替え規則は、リーダ／ライタを制
御するホストコンピュータなどの上位装置側のファイル
においてメモリカードに付与されているＩＤコードなど
をキーとして管理される。 このＩＤコードは、メモリカードの挿入に際し別途キー
人力されたり、あるいはビット入替えの影響を全く受け
ないＲＡＭＩ内のオール″Ｏ″やオール“ｌ”のアドレ
スに保持されていてリーダ／ライタによって読出された
りする。アドレスビット並び替え回路３Ｃに設定される
所定のビット並び替え規則は、このメモリカードがリー
ダ／ライタから取り外されて外部給電が停止されると、
アドレスビット並び替え回路３Ｃのレジスタ内で消滅し
てしまう。従って、このメモリカードが盗難にあったり
拾得されたりして他人の手にわたったとしても、システ
ム内のファイルで管理されているビット並び替え規則の
機密は保持される。そして、このビット並び替え規則を
アドレスビット並び替え回路３Ｃに設定しない限り、書
込みの順とは全（異なる順序でしかデータを読出すこと
ができない。この結果、読出しデータの解読は不能とな
る。 １０ビツトのアドレス信号については１０！＝３．６２
８，８００通りものビット並び替え規則を設定できる。 このため、異なるビット並び替え規則を次々に設定して
はデータを読出す動作を反復することによってその機密
を破ることは極めて困難である。 第７図は本発明の他の実施例に係わるメモリカードの構
成を示すブロック図である。本図中、第１図と同一の参
照符号を付した構成要素は、第１図に関し既に説明した
ものと同一の構成要素であり、これらについては重複す
る説明を省略する。 この実施例では、アドレス信号の代わりにブタ信号につ
いてビットの並び替えを行うデータビット並び替え回路
４Ｃが設置されている。このブタビット並び替え回路４
Ｃには、ＲＡＭＩへのアクセスに先立って、ビットの並
び替えに関する所定の規則が外部データ信号線の接続端
子４ａと内部データ信号線４ｂとを経て設定される。こ
のビット並び替え回路は、書込みデータに対するものと
読出しデータに対するものの２種類があり、それぞれは
互いに逆方向にビットの並び替えを行う。各データビッ
トの並び替え回路は、第５図と第６図に関して既に例示
した構成と同様の構成となっており、内部制御信号線５
ｂ上に出現するり−ド／ライト信号に応じて一方が選択
的に動作するように構成されている。 ＲＡＭ１に対する一連のアクセスの開始に先立ってデー
タビット並び替え回路４ｃに設定される所定のビット並
び替え規則は、このメモリカードがリーダ／ライタから
取り外されて外部給電が停止されると、データビット並
び替え回路４ｃのレジスタ内で消滅する。従って、この
メモリカードが盗難にあったり拾得されたりして他人の
手にわたったとしても、システム内のファイルで管理さ
れているデータビット並び替え規則の機密は保持される
。そして、このデータビット並び替え規則を回路４ｃに
設定しない限り、書込みデータのワド内ビ・７ト配列と
は全く異なるワード内ビット配列のデータしか読出すこ
とができず、読出したデータを解読することができない
。■ワードを８ビツトの構成とすれば、このデータビッ
トに対する並び替えの規則は、８！−４０，３２０通り
存在する。 第８図は本発明の更に他の実施例に係わるメモリカード
の構成を示すブロック図である。本図中、第１図や第７
図と同一の参照符号を付した構成要素は、第１図や第７
図に関し既に説明したものと同一の構成要素でありから
重複する説明を省略する。 この実施例のメモリカードは、アドレスビット並び替え
回路３Ｃとデータビット並び替え回路４Ｃとを併設する
ことにより、アドレス信号とブタ信号の双方についてビ
ットの並び替えを行う構成となっている。 すなわち、ＲＡＭＩへのアクセスの開始に先立って、ア
ドレスビット並び替え回路３Ｃとデータビット並び替え
回路４Ｃのそれぞれには、ビットの並び替えに関する所
定の規則が外部アドレス信号線と外部データ信号線を介
して設定される。各ビット並び替え回路は、第１図に関
し説明したものと第７図に関し説明したたものと同一の
構成となっている。 アドレス信号を１０ビット幅、１ワードを８ビツトの構
成とすれば、アドレス信号とデータ信号に対するビット
の並び替えの規則は、ｌＯ！×８ ＋ ＝１．５ Ｘ
ｌ Ｏ” 通りも存在し、所定の規則を知らない他人
が試行錯誤の繰り返しによってその機密を破るのは極め
て困難である。 以上、記録媒体として読み書き可能なＲＡＭを使用する
構成を一例として本発明を説明した。しかしながら、身
分証明用メモリカードなど保持情報の更新が不要なメモ
リカードなどについては記録媒体を読出しのみが可能で
バンクアンプ電源が不要なダイオードマトリクスＲＯＭ
などで構成することにより、バックアップ電源を除去す
る構成とすることができる。 また、１０ビツトのアドレス信号を使用するメモリカー
ドの場合を一例にとって本発明を説明した。しかしなが
ら、これ以外の任意のビット輻のアドレス信号を使用す
るメモリカードに本発明を適用できることは明らかであ
る。また、データ信（ｌ ８） 号も８ビツト以外の任意のビット幅を有していてもよい
ことは明らかである。 更に、メモリカードの場合について本発明を説明したが
、演算機能と表示機能とを付加した電卓兼用のメモリカ
ード、あるいはコンピュータ内に取付けられるＲＯＭな
ど他の適宜なメモリ装置にも本発明を適用することもで
きる。 （発明の効果） 以上詳細に説明したように、本発明のメモリ装置は、ア
ドレス信号とデータ信号の双方又は一方について所定の
規則に従ってビットの並び替えを行うビット並び替え回
路を設け、このビット並び替え回路についてはバンクア
ップ電源によるバックアップ対象から除外すると共に、
メモリアクセスのたびにこのビット並び替え回路に所定
の並び替え規則を設定し直す構成であるから、アドレス
信号やデータ信号についての所定のビット並び替え規則
を知らなければ読出しデータを正規の読出し順序と正規
のビット配列に並び替えることができない。 この結果、メモリカードなどが紛失や盗難によって他人
の手にわたってもこれに保持中のデータの解読が有効に
防止され、機密が保持される。
２）□、〔００３〕□ ・・・のそれぞれが、第４図に
示すように、不連続なアドレス信号（０００） 、、（
０２０）１、（ＯＯ８） ｓ、（０２８） 、 ・・
・に変換されてＲＡＭＩに供給される。 従って、所定のアドレスビット並び替え規則と局所的連
続性を有する外部アドレス信号とを用いてＲＡＭＩ内に
書込み済みのデータを、同一のアドレスビット並び替え
規則と局所的連続性を有する外部アドレス信号とを用い
て読出すことにより書込み順に配列された解読可能なデ
ータ群が取得される。 第５図は、第１図のアドレスビット並び替え回路３Ｃの
構成の一例を示すブロック図であり、■θ〜■９は並び
替え対象のアドレス信号を構成する各ビットの入力端子
、ＳＯ〜Ｓ９はセレクタ、００〜ｏ９は並び替え後のア
ドレス信号を構成する各ビットの出力端子、ＣＮＴは制
御部、＋１０は制御部ＣＮＴに対する制御信号の入力端
子、ＣＯ〜Ｃ９は対応のセレクタ５ｏ−３９のそれぞれ
に１０ビットの選択信号を供給する選択信号線である。 セレクタＳＯ〜Ｓ９は、セレクタＳＯで代表して第６図
に示すように、アドレス信号を構成する各ビットの入力
端子ＩＯ〜Ｉ９と、２人力アンドゲートα０〜α９と、
１０人力オアゲートβと、並び替え後のアドレス信号の
第０ビツトの出力端子ＯＯとを備えている。入力端子１
０〜■９に供給される並び替え対象のアドレス信号の各
ビットは、対応の２人カアンドゲートαＯ〜α９におい
て制御部ＣＮＴから供給されるＩビットのみが“１”の
１０ビット幅の選択信号ＣＯの各ビットとの論理和がと
られることにより特定の１ビツトのみが選択され、オア
ゲートβを経て出力端子ＯＯに供給される。 セレクタＳＯ〜Ｓ９のそれぞれに供給される１０ビット
幅の選択信号ＣＯ〜Ｃ９は、第３図の並び替えマトリク
スの各列を構成する１０ビツトの信号（００１００００
０００）、（０００００１００００）、（００００００
０００１） ・・・・（０００００００１００）に該
当する。各１０ビット幅の１０個の選択信号Ｃｏ−Ｃ９
は、リーダ／ライタに装着されたメモリカードに対する
一連のアクセスの開始に先立って、１０ビット幅の外部
アドレス信号線上に１０回に分けて送出される。 この選択信号ＣＯ〜Ｃ９の送出に同期してこれらを内蔵
のレジスタに保持することを指令する制御信号が制御信
号線の接続端子３ｄを経てアドレスビット並び替え回路
３Ｃに供給され、第５図の制御信号入力端子１１０を経
て制御部ＣＮＴに供給される。この選択信号ＣＯ〜Ｃ９
のレジスタへの保持に伴う所定のビット入替え規則の設
定が終了すると、外部アドレス信号線上にＲＡＭＩのア
クセス先のアドレスが出力されると共に、外部制御信号
線とその接続端子３ｄを経てアドレスビット並び替え回
路３ｃ内の制御部ＣＮＴに並び替え指令が供給される。 また、外部制御信号線上に出力されたり一ド／ライト信
号（Ｒ／Ｗ）やチップセレクト信号（ＣＳ）などの制御
信号が接続端子５ａと内部制御信号線５ｂを経てＲＡＭ
Ｉの制御信号端子に供給される。 上記所定のビット並び替え規則は、リーダ／ライタを制
御するホストコンピュータなどの上位装置側のファイル
においてメモリカードに付与されているＩＤコードなど
をキーとして管理される。 このＩＤコードは、メモリカードの挿入に際し別途キー
人力されたり、あるいはビット入替えの影響を全く受け
ないＲＡＭＩ内のオール″Ｏ″やオール“ｌ”のアドレ
スに保持されていてリーダ／ライタによって読出された
りする。アドレスビット並び替え回路３Ｃに設定される
所定のビット並び替え規則は、このメモリカードがリー
ダ／ライタから取り外されて外部給電が停止されると、
アドレスビット並び替え回路３Ｃのレジスタ内で消滅し
てしまう。従って、このメモリカードが盗難にあったり
拾得されたりして他人の手にわたったとしても、システ
ム内のファイルで管理されているビット並び替え規則の
機密は保持される。そして、このビット並び替え規則を
アドレスビット並び替え回路３Ｃに設定しない限り、書
込みの順とは全（異なる順序でしかデータを読出すこと
ができない。この結果、読出しデータの解読は不能とな
る。 １０ビツトのアドレス信号については１０！＝３．６２
８，８００通りものビット並び替え規則を設定できる。 このため、異なるビット並び替え規則を次々に設定して
はデータを読出す動作を反復することによってその機密
を破ることは極めて困難である。 第７図は本発明の他の実施例に係わるメモリカードの構
成を示すブロック図である。本図中、第１図と同一の参
照符号を付した構成要素は、第１図に関し既に説明した
ものと同一の構成要素であり、これらについては重複す
る説明を省略する。 この実施例では、アドレス信号の代わりにブタ信号につ
いてビットの並び替えを行うデータビット並び替え回路
４Ｃが設置されている。このブタビット並び替え回路４
Ｃには、ＲＡＭＩへのアクセスに先立って、ビットの並
び替えに関する所定の規則が外部データ信号線の接続端
子４ａと内部データ信号線４ｂとを経て設定される。こ
のビット並び替え回路は、書込みデータに対するものと
読出しデータに対するものの２種類があり、それぞれは
互いに逆方向にビットの並び替えを行う。各データビッ
トの並び替え回路は、第５図と第６図に関して既に例示
した構成と同様の構成となっており、内部制御信号線５
ｂ上に出現するり−ド／ライト信号に応じて一方が選択
的に動作するように構成されている。 ＲＡＭ１に対する一連のアクセスの開始に先立ってデー
タビット並び替え回路４ｃに設定される所定のビット並
び替え規則は、このメモリカードがリーダ／ライタから
取り外されて外部給電が停止されると、データビット並
び替え回路４ｃのレジスタ内で消滅する。従って、この
メモリカードが盗難にあったり拾得されたりして他人の
手にわたったとしても、システム内のファイルで管理さ
れているデータビット並び替え規則の機密は保持される
。そして、このデータビット並び替え規則を回路４ｃに
設定しない限り、書込みデータのワド内ビ・７ト配列と
は全く異なるワード内ビット配列のデータしか読出すこ
とができず、読出したデータを解読することができない
。■ワードを８ビツトの構成とすれば、このデータビッ
トに対する並び替えの規則は、８！−４０，３２０通り
存在する。 第８図は本発明の更に他の実施例に係わるメモリカード
の構成を示すブロック図である。本図中、第１図や第７
図と同一の参照符号を付した構成要素は、第１図や第７
図に関し既に説明したものと同一の構成要素でありから
重複する説明を省略する。 この実施例のメモリカードは、アドレスビット並び替え
回路３Ｃとデータビット並び替え回路４Ｃとを併設する
ことにより、アドレス信号とブタ信号の双方についてビ
ットの並び替えを行う構成となっている。 すなわち、ＲＡＭＩへのアクセスの開始に先立って、ア
ドレスビット並び替え回路３Ｃとデータビット並び替え
回路４Ｃのそれぞれには、ビットの並び替えに関する所
定の規則が外部アドレス信号線と外部データ信号線を介
して設定される。各ビット並び替え回路は、第１図に関
し説明したものと第７図に関し説明したたものと同一の
構成となっている。 アドレス信号を１０ビット幅、１ワードを８ビツトの構
成とすれば、アドレス信号とデータ信号に対するビット
の並び替えの規則は、ｌＯ！×８ ＋ ＝１．５ Ｘ
ｌ Ｏ” 通りも存在し、所定の規則を知らない他人
が試行錯誤の繰り返しによってその機密を破るのは極め
て困難である。 以上、記録媒体として読み書き可能なＲＡＭを使用する
構成を一例として本発明を説明した。しかしながら、身
分証明用メモリカードなど保持情報の更新が不要なメモ
リカードなどについては記録媒体を読出しのみが可能で
バンクアンプ電源が不要なダイオードマトリクスＲＯＭ
などで構成することにより、バックアップ電源を除去す
る構成とすることができる。 また、１０ビツトのアドレス信号を使用するメモリカー
ドの場合を一例にとって本発明を説明した。しかしなが
ら、これ以外の任意のビット輻のアドレス信号を使用す
るメモリカードに本発明を適用できることは明らかであ
る。また、データ信（ｌ ８） 号も８ビツト以外の任意のビット幅を有していてもよい
ことは明らかである。 更に、メモリカードの場合について本発明を説明したが
、演算機能と表示機能とを付加した電卓兼用のメモリカ
ード、あるいはコンピュータ内に取付けられるＲＯＭな
ど他の適宜なメモリ装置にも本発明を適用することもで
きる。 （発明の効果） 以上詳細に説明したように、本発明のメモリ装置は、ア
ドレス信号とデータ信号の双方又は一方について所定の
規則に従ってビットの並び替えを行うビット並び替え回
路を設け、このビット並び替え回路についてはバンクア
ップ電源によるバックアップ対象から除外すると共に、
メモリアクセスのたびにこのビット並び替え回路に所定
の並び替え規則を設定し直す構成であるから、アドレス
信号やデータ信号についての所定のビット並び替え規則
を知らなければ読出しデータを正規の読出し順序と正規
のビット配列に並び替えることができない。 この結果、メモリカードなどが紛失や盗難によって他人
の手にわたってもこれに保持中のデータの解読が有効に
防止され、機密が保持される。
第１図は本発明の一実施例に係わるメモリカードの構成
を示すブロック図、第２図は第１図のアドレスビット並
び替え回路３Ｃによるアドレス信号の各ビットの並び替
えの一例を説明するための概念図、第３図は第２図に例
示したアドレスビット並び替えの規則を表現するマトリ
クス、第４図は局所的連続性を有するアドレスが第２図
に例示した並び替え規則に従って不連続的なアドレスに
変換される様子を説明するための概念図、第５図は第１
図中のアドレスビット並び替え回路３Ｃの構成の一例を
示すブロック図、第６図は第５図中のセレクタＳＯの構
成の一例を示すブロック図、第７図は本発明の他の実施
例に係わるメモリカードの構成を示すブロック図、第８
図は本発明の更に他の実施例に係わるメモリカードの構
成を示すブロック図である。 １・・・ランダムアクセス・メモリ（ＲＡＭ）、２ａ・
・・外部給電線の接続端子、２ｂ・・・内部給電線、２
ｃ・・・バンクアップ電源、３ａ・・・外部アドレス信
号線の接続端子、３ｂ・・・内部アドレス信号線、３ｃ
・・・アドレスビット並び替え回路、３ｄ・・・制御信
号線の接続端子、４ａ・・・外部データ信号線の接続端
子、４ｂ・・・内部データ信号線、４ｃ・・・データビ
ット並び替え回路、４ｄ・・・制御信号線の接続端子、
５ａ・・・外部制御信号線の接続端子、５ｂ・・・内部
制御信号線、ＡＯ〜Ａ９・・・並び替え前のアドレス信
号の・各ビット、ａＯ〜ａ９・・・並び替え後のアドレ
ス信号の各ビット。 特許出願人 日本電気ホームエレクトロニクス株式会社
を示すブロック図、第２図は第１図のアドレスビット並
び替え回路３Ｃによるアドレス信号の各ビットの並び替
えの一例を説明するための概念図、第３図は第２図に例
示したアドレスビット並び替えの規則を表現するマトリ
クス、第４図は局所的連続性を有するアドレスが第２図
に例示した並び替え規則に従って不連続的なアドレスに
変換される様子を説明するための概念図、第５図は第１
図中のアドレスビット並び替え回路３Ｃの構成の一例を
示すブロック図、第６図は第５図中のセレクタＳＯの構
成の一例を示すブロック図、第７図は本発明の他の実施
例に係わるメモリカードの構成を示すブロック図、第８
図は本発明の更に他の実施例に係わるメモリカードの構
成を示すブロック図である。 １・・・ランダムアクセス・メモリ（ＲＡＭ）、２ａ・
・・外部給電線の接続端子、２ｂ・・・内部給電線、２
ｃ・・・バンクアップ電源、３ａ・・・外部アドレス信
号線の接続端子、３ｂ・・・内部アドレス信号線、３ｃ
・・・アドレスビット並び替え回路、３ｄ・・・制御信
号線の接続端子、４ａ・・・外部データ信号線の接続端
子、４ｂ・・・内部データ信号線、４ｃ・・・データビ
ット並び替え回路、４ｄ・・・制御信号線の接続端子、
５ａ・・・外部制御信号線の接続端子、５ｂ・・・内部
制御信号線、ＡＯ〜Ａ９・・・並び替え前のアドレス信
号の・各ビット、ａＯ〜ａ９・・・並び替え後のアドレ
ス信号の各ビット。 特許出願人 日本電気ホームエレクトロニクス株式会社
Claims (4)
- （１）メモリ本体部と、 外部からの給電によって動作し、前記メモリ本体部に対
する一連のメモリアクセスに先立って所定のビット並び
替え規則が設定され、以後のメモリアクセスに際し外部
から供給されるアドレス信号について各ビットを前記所
定のビット並び替え規則に従って並び替えながら前記メ
モリ本体部のアドレス入力端子に供給するアドレスビッ
ト並び替え手段とを備えたことを特徴とするメモリ装置
。 - （２）メモリ本体部と、 外部からの給電によって動作し、前記メモリ本体部に対
する一連のメモリアクセスに先立って所定のビット並び
替え規則が設定され、以後のメモリアクセスに伴って前
記メモリ本体部のデータ信号端子と外部データ信号線と
の間を転送されるデータ信号の各ビットを前記所定のビ
ット並び替え規則に従って並び替えるデータビット並び
替え手段とを備えたことを特徴とするメモリ装置。 - （３）メモリ本体部と、 外部からの給電によって動作し、前記メモリ本体部に対
する一連のメモリアクセスに先立って所定のビット並び
替え規則が設定され、以後のメモリアクセスに際し外部
から供給されるアドレス信号について各ビットを前記所
定のビット並び替え規則に従って並び替えながら前記メ
モリのアドレス入力端子に供給するアドレスビット並び
替え手段と、 外部からの給電によって動作し、前記メモリ本体部に対
する一連のメモリアクセスに先立って所定のビット並び
替え規則が設定され、以後のメモリアクセスに伴って前
記メモリのデータ信号端子と外部データ信号線との間を
転送されるデータ信号の各ビットを前記所定のビット並
び替え規則に従って並び替えるデータビット並び替え手
段とを備えたことを特徴とするメモリ装置。 - （４）前記メモリ装置は前記メモリ本体部に対するバッ
クアップ電源を備えたメモリカードであることを特徴と
する特許請求の範囲第１項、第２項又は第３項記載のメ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265189A JPH02110753A (ja) | 1988-10-20 | 1988-10-20 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265189A JPH02110753A (ja) | 1988-10-20 | 1988-10-20 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02110753A true JPH02110753A (ja) | 1990-04-23 |
Family
ID=17413795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265189A Pending JPH02110753A (ja) | 1988-10-20 | 1988-10-20 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02110753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009025812A (ja) * | 2007-06-18 | 2009-02-05 | Shansun Technology Co | デジタル情報の保護方法、装置およびコンピュータによるアクセス可能な記録媒体 |
| JP2011248591A (ja) * | 2010-05-26 | 2011-12-08 | Advantest Corp | ビット並べ替え回路およびそれを用いた試験装置 |
-
1988
- 1988-10-20 JP JP63265189A patent/JPH02110753A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009025812A (ja) * | 2007-06-18 | 2009-02-05 | Shansun Technology Co | デジタル情報の保護方法、装置およびコンピュータによるアクセス可能な記録媒体 |
| JP2011248591A (ja) * | 2010-05-26 | 2011-12-08 | Advantest Corp | ビット並べ替え回路およびそれを用いた試験装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4891506A (en) | Multi-use portable electronic device | |
| US5148534A (en) | Hardware cartridge representing verifiable, use-once authorization | |
| CN101655775B (zh) | 卡和主机设备 | |
| TW323359B (ja) | ||
| KR100205740B1 (ko) | 복수의 마이크로 프로세서들간에 애플리케이션 데이터 및 절차들을 공유하기 위한 보안성 애플리케이션 카드 | |
| JPS6118794B2 (ja) | ||
| GB2004394B (en) | Portable data carrier provided with a microprocessor and a programmable read-only memory | |
| JPS6138519B2 (ja) | ||
| JPH113284A (ja) | 情報記憶媒体およびそのセキュリティ方法 | |
| JPH03503220A (ja) | メッセージの完全性をチェックする方法及び携帯装置 | |
| KR920008755B1 (ko) | 다목적 휴대용 데이타 캐리어 장치 | |
| JPH06502032A (ja) | 複数のアプリケーション間で集積回路のメモリを分配する方法 | |
| Logue et al. | Hardware implementation of a small system in programmable logic arrays | |
| JPH02110753A (ja) | メモリ装置 | |
| JPH06187510A (ja) | 情報記録再生システム | |
| JP2677342B2 (ja) | 携帯形半導体記憶装置システム | |
| JP2537200B2 (ja) | 携帯可能電子装置 | |
| EP0403456A2 (en) | Encryption circuit | |
| JP2609645B2 (ja) | 携帯可能電子装置 | |
| EP0268140B1 (en) | Hardware cartridge representing verifiable, use-once authorization | |
| US5485588A (en) | Memory array based data reorganizer | |
| JPH11110091A (ja) | 複数情報記憶媒体処理システム、複数情報記憶媒体処理装置、複数ｉｃカード処理システム、複数ｉｃカード処理装置及び複数ｉｃカードアクセス方法 | |
| JPS63155344A (ja) | Ｉｃカ−ド | |
| JPH04367045A (ja) | 半導体記憶装置 | |
| JPH0416833B2 (ja) |