JPH0129444B2 - - Google Patents
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- JPH0129444B2 JPH0129444B2 JP58210337A JP21033783A JPH0129444B2 JP H0129444 B2 JPH0129444 B2 JP H0129444B2 JP 58210337 A JP58210337 A JP 58210337A JP 21033783 A JP21033783 A JP 21033783A JP H0129444 B2 JPH0129444 B2 JP H0129444B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Description
【発明の詳細な説明】
本発明は擬似ランダム符号発生装置、特に最長
周期系列（Ｍ系列）の擬似ランダム符号（PN符
号）を発生する符号発生器に、同一符号の連なり
を一定ビツト数以下に制限する手段を付加した擬
似ランダム符号発生装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a pseudo-random code generator, particularly a code generator that generates a pseudo-random code (PN code) with the longest periodic sequence (M-sequence), in which a series of identical codes is reduced to a certain number of bits or less. The present invention relates to a pseudo-random code generator with additional limiting means.
Ｍ系列のPN符号は、ある段数のシフトレジス
タにより発生される最長周期の符号系列であつ
て、発生が容易で特性の優れたPN符号として各
種用途に広く用いられている。この符号系列の長
さはシフトレジスタの段数をｎとすると2n―１ビ
ツトであつて、この系列中の「１」、「０」の統計
的分布および連続した同一符号の連なりの出現回
数は一定であり、最大ｎビツトの同一符号の連な
りが存在する。PN符号の用途の中には、例えば
テレビ映像信号を走査線ごとにPN符号で極性反
転して伝送するスクランブル方式（特願昭58―
90940号（特開昭59―216389号）「映像信号伝送方
式」参照）のように、同一符号の長い連なり、特
に非反転走査に該当する符号例えば「１」の長い
連なりは、通常の受信装置による画像の判読を容
易にするため望ましくない場合がある。更にｎ段
シフトレジスタで発生されるＭ系列のPN符号
は、周期内の全部の符号を知らなくても2n＋１
ビツトの連続した符号が判れば2n−１ビツトの符
号系列を容易に解読できる性質があり、本来秘密
通信には適さないという欠点がある。 The M-sequence PN code is a code sequence with the longest period generated by a shift register with a certain number of stages, and is widely used in various applications as a PN code that is easy to generate and has excellent characteristics. The length of this code series is 2 n -1 bits, where n is the number of stages of the shift register, and the statistical distribution of "1" and "0" in this series and the number of consecutive occurrences of the same code are It is constant, and there are a maximum of n bits of the same code. Among the uses of PN codes, for example, there is a scrambling method (patent application 1982-
90940 (Refer to ``Video Signal Transmission System'' in Japanese Patent Application Laid-Open No. 59-216389), long sequences of the same code, especially long sequences of codes corresponding to non-inverted scanning, such as "1", cannot be used with normal receiving equipment. This may be undesirable in order to make the image easier to read. Furthermore, the M-sequence PN code generated by the n-stage shift register is 2n+1 even if you do not know all the codes in the period.
It has the property of being able to easily decipher a code sequence of 2 n -1 bits if the code of consecutive bits is known, so it has the disadvantage that it is not originally suitable for secret communication.
本発明の目的は、発生の容易なＭ系列の符号発
生器の出力に、連続した同一符号の連なりを検出
して符号を反転する回路を設けることによつて上
述の欠点を除去し、構成が簡単で秘匿性のよい擬
似ランダム符号発生装置を提供することである。 An object of the present invention is to eliminate the above-mentioned drawbacks by providing a circuit for detecting a series of consecutive identical codes and inverting the codes at the output of an M-series code generator that is easy to generate. It is an object of the present invention to provide a simple pseudorandom code generator with good confidentiality.
本発明の擬似ランダム符号発生装置は、ｎ段の
シフトレジスタと半加算器を含む帰還回路とによ
りＭ系列のPN符号を発生する符号発生器と、こ
の符号発生器と同一のクロツク信号で駆動され前
記符号発生器の出力を順次記憶する検出用シフト
レジスタと、この検出用シフトレジスタの連続し
たｍ段（ｍ＜ｎ）の出力と前記検出用シフトレジ
スタの入力または前記符号発生器の出力とが同一
符号であることを検出して出力する論理回路と、
この論理回路の出力で前記検出用シフトレジスタ
の入力を反転する反転手段とを備え、少なくとも
一方の符号がｍ個を越えて連続しないようにして
構成される。 The pseudorandom code generator of the present invention includes a code generator that generates M-sequence PN codes using an n-stage shift register and a feedback circuit including a half adder, and a code generator that is driven by the same clock signal as the code generator. a detection shift register that sequentially stores the output of the code generator, and an output of m consecutive stages (m<n) of the detection shift register and an input of the detection shift register or an output of the code generator; a logic circuit that detects and outputs the same sign;
and inverting means for inverting the input of the detection shift register with the output of this logic circuit, and is configured so that at least one of the codes does not exceed m consecutive codes.
次に図面を参照して本発明を詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.
第１図は本発明の第１の実施例のブロツク図
で、ｎ段のシフトレジスタ１1，１2，……，１o
と半加算器２1，２3，……，２o-1を含む帰還回
路（図には多タツプ単純型の帰還回路の一般的な
構成を示してあり、Ｍ系列の符号を発生するため
の半加算器の数、帰還タツプの結線箇所は多数の
選択が可能である。又、半加算器をシフトレジス
タの段間に配置する帰間結線法も知られている。）
とから成りＭ系列のPN符号を発生する符号発生
器３と、その出力に接続されたｍ＋１個のＤ形フ
リツプフロツプ（Ｄ―FFと略記する）４0，４1，
……，４nから成るｍ＋１段のシフトレジスタと、
この各段出力の論理積を求めるAND回路５と、
AND回路５とＤ―FFのリセツト端子との間に設
けられたOR回路６とから構成されている。第１
図において、参照番号１００1，１００2，……，
１００nはシフトレジスタ１1，１2，……１oの並
列入力端子であつて、リセツト入力（RESET）
１０１によつて各シフトレジスタの初期状態を入
力する（すべてが「０」となる状態は除く）。各
シフトレジスタはクロツク信号（CLOCK）１０
２で駆動されＭ系列のPN符号を出力１０３に送
出する。この出力はクロツク信号１０２で駆動さ
れるＤ―FF４0，４1，……４nに順次記憶され、
すべての出力が「１」となるとAND回路５の出
力によつて「０」にリセツトされる。この装置の
PN符号出力（PN OUT）１０４は第１段目の
Ｄ―FF４0の出力から得られ、「１」が連続して
発生するとｍ＋１個目の「１」が「０」に変わる
ように構成されている。OR回路６は符号発生器
３のリセツト入力１０１によつて各Ｄ―FFをリ
セツトしてそれ以前の記憶を消去し、新らしい符
号列の頭初の符号の乱れを防止するために設けら
れている。上述の回路において、Ｄ―FF４1，…
…，４nはｍ段の検出用シフトレジスタを構成し、
第１段目のＤ―FF４0は検出用シフトレジスタの
入力の「１」を「０」に反転する反転手段を構成
している。この回路によれば連続した「１」の連
なりはｍビツトを越えて発生しないが「０」の連
なりはそのままであり、Ｍ系列符号に比し「０」
の出現数が多くなる。Ｍ系列符号の性質から長い
同一符号の連なりの発生回数は多くなり、例えば
シフトレジスタの段数ｎ＝10とすると、一周期内
の６ビツト以上の「１」又は「０」の連なりの発
生回数はそれぞれ８回（７ビツト以上は４回）で
あり、８個の「１」が「０」に変わる。この数は
全ビツト数2o−１＝1023に対して大きな割合を占
めるものではなく、従つてＭ系列のPN符号の持
つ特性と大きく異なるものではないが、少ないビ
ツト数の情報から全系列の符号を解読することは
困難となり秘匿性が増す。 FIG. 1 is a block diagram of a first embodiment of the present invention, in which n-stage shift registers 1 1 , 1 2 , . . . , 1 o
and a feedback circuit including half adders 2 1 , 2 3 , ..., 2 o-1 (the figure shows a general configuration of a multi-tap simple feedback circuit, and is used to generate M-sequence codes. (The number of half adders and the connection points of the feedback taps can be selected from a number of options.Furthermore, a feedback connection method in which half adders are placed between stages of a shift register is also known.)
a code generator 3 that generates M-sequence PN codes, and m+1 D-type flip-flops (abbreviated as D-FF) 4 0 , 4 1 , connected to the output thereof.
. . . , an m+1 stage shift register consisting of 4 n ,
an AND circuit 5 that calculates the logical product of the outputs of each stage;
It consists of an AND circuit 5 and an OR circuit 6 provided between the reset terminal of D-FF. 1st
In the figure, reference numbers 100 1 , 100 2 , ...,
100 n is a parallel input terminal of shift registers 1 1 , 1 2 , ... 1 o , and a reset input (RESET).
101, the initial state of each shift register is input (excluding the state in which all are "0"). Each shift register receives 10 clock signals (CLOCK)
2 and sends an M-sequence PN code to the output 103. This output is sequentially stored in D-FF4 0 , 4 1 , . . . 4 n driven by the clock signal 102,
When all the outputs become "1", they are reset to "0" by the output of the AND circuit 5. of this device
The PN code output (PN OUT) 104 is obtained from the output of the first stage D- FF40 , and is configured so that when "1" occurs continuously, the m+1th "1" changes to "0". ing. The OR circuit 6 is provided in order to reset each D-FF by the reset input 101 of the code generator 3, erase the previous memory, and prevent the first code from being disturbed at the beginning of a new code string. There is. In the above circuit, D-FF4 1 ,...
..., 4 n constitutes an m-stage detection shift register,
The D- FF40 in the first stage constitutes an inverting means for inverting the input "1" of the detection shift register to "0". According to this circuit, a series of consecutive "1"s does not occur for more than m bits, but a series of "0s" remains as is, and compared to the M-sequence code, "0"
The number of occurrences increases. Due to the nature of M-sequence codes, the number of occurrences of long sequences of the same code is large. For example, if the number of stages of a shift register is n = 10, the number of occurrences of a sequence of 6 or more bits "1" or "0" in one cycle is Each bit is changed 8 times (4 times for 7 bits or more), and 8 "1"s are changed to "0". This number does not account for a large proportion of the total number of bits 2 o - 1 = 1023, and is therefore not significantly different from the characteristics of the M-series PN code, but it is possible to It becomes difficult to decipher the code, increasing secrecy.
第２図は本発明の第２の実施例のブロツク図
で、第１図において符号反転の反転手段として用
いた第１段目のＤ―FF４0の代りに抑止回路７を
用いたものであり、第１図と同一のものは同じ参
照番号で示してある。第２図において、AND回
路５′は検出用シフトレジスタ４1，……４nの出
力と符号発生器３の出力１０３とがすべて「１」
となつたとき抑止回路７を制御してその出力を
「０」に変え、反転制御された符号列が出力１０
４に送出される。第１図の実施例では出力が第１
段目のＤ―FFの出力から得られ、符号発生器３
の出力に対して１クロツクの遅れがあるのに対し
て、本実施例は時間遅れがない特徴がある。 FIG. 2 is a block diagram of a second embodiment of the present invention, in which a suppression circuit 7 is used in place of the first stage D- FF40 used as the sign inversion means in FIG. , parts that are the same as in FIG. 1 are designated with the same reference numerals. In FIG. 2, in the AND circuit 5', the outputs of the detection shift registers 4 1 , . . . 4 n and the output 103 of the code generator 3 are all "1".
When this happens, the inhibit circuit 7 is controlled to change its output to "0", and the inverted code string is output 10.
Sent on 4th. In the embodiment shown in FIG.
It is obtained from the output of the D-FF of the stage, and the code generator 3
While there is a one-clock delay with respect to the output of the clock, this embodiment is characterized by having no time delay.
第３図は本発明の第３の実施例のブロツク図で
あり、第１及び第２の実施例が連続した「１」の
連なりの発生を防止しているのに対し、本実施例
は連続した「１」及び「０」の発生を防止した回
路である。第３図において、Ｄ―FF４1，……，
４nの各出力と符号発生器３の出力１０３はAND
回路５′、NOR回路８及びOR回路９から成る一
致論理回路に加えられ、すべての出力が「１」又
は「０」のとき、反転回路１０によつて出力１０
４の符号の「１」と「０」が反転されるよう構成
されている。参照番号１１は符号発生器３がリセ
ツト信号１０１によりリセツトされたとき、符号
列の初めの符号が検出用レジスタ４1，……，４n
の残留記憶によつて乱されるのを防ぐための防止
回路であり、カウンタとゲート回路で構成され、
リセツト後ｍクロツクの間はOR回路９の出力を
反転回路１０に送出しないように制御している。
反転回路１０はAND回路、NAND回路、OR回
路から成り、制御信号１０５が「１」のときは符
号発生器３の出力１０３を反転して出力１０４及
び検出用レジスタ入力に伝達し、制御信号１０５
が「０」のときは反転することなくそのまま伝達
するよう構成されている。この回路によれば連続
したｍ個の「１」及び「０」の後のｍ＋１個目に
は必ず反対の符号「０」及び「１」が出力される
こととなり、第１及び第２の実施例に比べて
「１」と「０」の分布の差が少なくなる。 FIG. 3 is a block diagram of the third embodiment of the present invention, and while the first and second embodiments prevent the occurrence of consecutive "1"s, this embodiment This circuit prevents the occurrence of "1" and "0". In Figure 3, D-FF4 1 ,...,
4. Each output of n and the output 103 of code generator 3 are ANDed.
It is added to a matching logic circuit consisting of circuit 5', NOR circuit 8 and OR circuit 9, and when all outputs are "1" or "0", output 10 is output by inverting circuit 10.
4 is configured so that the codes "1" and "0" are inverted. Reference number 11 indicates that when the code generator 3 is reset by the reset signal 101, the first code of the code string is detected by the detection registers 4 1 , . . . , 4 n
This is a prevention circuit to prevent disturbances caused by residual memory, and consists of a counter and a gate circuit.
The output of the OR circuit 9 is controlled not to be sent to the inverting circuit 10 for m clocks after the reset.
The inversion circuit 10 consists of an AND circuit, a NAND circuit, and an OR circuit, and when the control signal 105 is "1", the output 103 of the code generator 3 is inverted and transmitted to the output 104 and the detection register input, and the control signal 105 is
When is "0", the configuration is such that the signal is transmitted as is without being inverted. According to this circuit, opposite signs "0" and "1" are always outputted at the m+1th mark after m consecutive "1's" and "0", and the first and second implementations The difference between the distributions of "1" and "0" is smaller than in the example.
第４図は本発明の第４の実施例のブロツク図
で、第１の実施例において、連続したｍ個の
「１」の後には「０」が２ビツト続くようにした
回路である。第４図において、Ｄ―FF４1，…
…，４n+1はｍ＋１段構成の検出用シフトレジス
タであり、AND回路１２は４1，……４nの連続
したｍ段のレジスタ出力と４1の入力の論理積を、
AND回路１３は４2，……，４n+1の連続したｍ
段のレジスタ出力と４1の入力の論理積を求め、
OR回路１４でその論理和をとつて第１段目のＤ
―FF４0をリセツトするよう構成されている。こ
れにより連続した長い「１」の連なりはｍ＋１番
目とｍ＋２番目の「１」が「０」に変えられ、ｍ
個の「１」の後には最低２ビツトの「０」が読く
ことになる。OR回路１５は符号発生器３のリセ
ツト信号１０１によつて、Ｄ―FF４０も同時に
リセツトするために設けられている。 FIG. 4 is a block diagram of a fourth embodiment of the present invention, which is a circuit in which m consecutive "1"s are followed by two "0" bits in the first embodiment. In Figure 4, D-FF4 1 ,...
..., 4 n+1 is a detection shift register having m+1 stages, and the AND circuit 12 performs the logical product of the register outputs of consecutive m stages of 4 1 , ... 4 n and the input of 4 1 .
The AND circuit 13 has 4 2 , ..., 4 n+1 consecutive m
Find the AND of the register output of the stage and the input of 4 1 ,
The OR circuit 14 calculates the logical sum, and the first stage D
- Configured to reset FF40 . As a result, the m+1st and m+2nd "1"s in a series of long consecutive "1"s are changed to "0", and m
At least two bits of "0" will be read after each "1". The OR circuit 15 is provided to simultaneously reset the D-FF 40 using the reset signal 101 of the code generator 3.
以上第１〜第４の実施例において、Ｍ系列の符
号発生器３はリセツト入力１０１と初期値設定の
ための並列入力端子１００1，１００2，……，１
００oを備えているものとしたが、これらは必ず
しも必要でなく、又、リセツトごとに初期値を一
定の順番で変えるようにしてもよい。又、第１図
においてはAND回路５の出力によりＤ―FF４0，
４1，……４nのすべてをリセツトするように構成
されているが、第４図の回路のように４0のみを
リセツトしても同じ効果が得られることは明らか
である。更に、いずれの実施例もＭ系列の符号発
生器３のリセツト時に、発生される符号系列の最
初の部分がリセツト前の状態に影響されないよう
に、リセツト信号１０１によつて検出用シフトレ
ジスタをリセツトするか、又は防止回路１１を設
けているが、これらは得られた符号系列の最初の
部分を使用しない場合には無くても差支えない。
なお、本発明は上述の実施例に限定されるもので
なく、本発明を構成する検出用レジスタの入力を
反映する反転手段およびこれを制御する論理回路
も実施例以外の構成が使用可能なことは言うまで
もない。 In the first to fourth embodiments described above, the M-sequence code generator 3 has a reset input 101 and parallel input terminals 100 1 , 100 2 , . . . , 1 for initial value setting.
00 o , but these are not necessarily necessary, and the initial values may be changed in a fixed order every time a reset is made. In addition, in FIG. 1, the output of the AND circuit 5 causes D-FF4 0 ,
Although the circuit is configured to reset all of 4 1 , . Furthermore, in any of the embodiments, when the M-sequence code generator 3 is reset, the detection shift register is reset by the reset signal 101 so that the first part of the generated code sequence is not affected by the state before the reset. Alternatively, a prevention circuit 11 is provided, but these may be omitted if the first part of the obtained code sequence is not used.
It should be noted that the present invention is not limited to the above-described embodiments, and the inverting means that reflects the input of the detection register constituting the present invention and the logic circuit that controls the same may also have a configuration other than the embodiments. Needless to say.
以上詳細に説明したように、本発明の擬似ラン
ダム符号発生装置によれば、構成の簡単なシフト
レジスタを用いたＭ系列の符号発生器の出力に、
検出用シフトレジスタと反転手段を付加すること
によつて、周期が長く同一符号の連なりを一定数
以下に制限したPN符号を発生することができる
効果があり、例えば走査線ごとに極性反転して映
像信号を伝送するスクランブル方式のPN符号発
生装置として用いれば秘匿性も良く特に有効であ
る。 As explained in detail above, according to the pseudo-random code generator of the present invention, the output of the M-sequence code generator using a shift register with a simple configuration,
By adding a detection shift register and an inverting means, it is possible to generate a PN code with a long period and a series of identical codes limited to a certain number or less. For example, by inverting the polarity for each scanning line, It is particularly effective when used as a scrambling PN code generator for transmitting video signals because of its good confidentiality.
第１図は本発明の第１の実施例のブロツク図、
第２図は本発明の第２の実施例のブロツク図、第
３図は本発明の第３の実施例のブロツク図、第４
図は本発明の第４の実施例のブロツク図である。
１1〜１o…シフトレジスタ、２1〜２o-1…半加
算器、３…符号発生器、４0，４1〜４n+1…Ｄ形
フリツプフロツプ（Ｄ―FF）、５，５′，１２，
１３…AND回路、６，９，１４，１５…OR回
路、７…抑止回路、８…NOR回路、１０…反転
回路、１１…防止回路。
FIG. 1 is a block diagram of a first embodiment of the present invention;
FIG. 2 is a block diagram of a second embodiment of the invention, FIG. 3 is a block diagram of a third embodiment of the invention, and FIG. 4 is a block diagram of a third embodiment of the invention.
The figure is a block diagram of a fourth embodiment of the present invention. 1 1 to 1 o ...Shift register, 21 to 2 o-1 ...Half adder, 3...Code generator, 40 , 41 to 4 n+1 ...D flip-flop (D-FF), 5,5 ',12,
13...AND circuit, 6,9,14,15...OR circuit, 7...inhibition circuit, 8...NOR circuit, 10...inversion circuit, 11...prevention circuit.
Claims (1)
回路とにより最長周期系列の擬似ランダム符号を
発生する符号発生器と、この符号発生器と同一の
クロツク信号で駆動され前記符号発生器の出力を
順次記憶する検出用シフトレジスタと、この検出
用シフトレジスタの連続したｍ段（ｍ＜ｎ）の出
力と前記検出用シフトレジスタの入力または前記
符号発生器の出力とが同一符号であることを検出
して出力する論理回路と、この論理回路の出力で
前記検出用シフトレジスタの入力を反転する反転
手段とを備え、少なくとも一方の符号がｍ個を越
えて連続しないよう構成したことを特徴とする擬
似ランダム符号発生装置。1. A code generator that generates a pseudo-random code with the longest periodic sequence using a feedback circuit including an n-stage shift register and a half adder; A detection shift register that stores sequentially and detects that the output of m consecutive stages (m<n) of this detection shift register and the input of the detection shift register or the output of the code generator have the same code. and an inverting means for inverting the input of the detection shift register using the output of the logic circuit, and configured so that at least one of the codes does not exceed m consecutive codes. Pseudo-random code generator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210337A JPS60102015A (en) | 1983-11-09 | 1983-11-09 | Pseudo random code generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210337A JPS60102015A (en) | 1983-11-09 | 1983-11-09 | Pseudo random code generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60102015A JPS60102015A (en) | 1985-06-06 |
| JPH0129444B2 true JPH0129444B2 (en) | 1989-06-12 |
Family
ID=16587738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58210337A Granted JPS60102015A (en) | 1983-11-09 | 1983-11-09 | Pseudo random code generator |
Country Status (1)
| Country | Link |
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Families Citing this family (5)
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|---|---|---|---|---|
| JPS62222734A (en) * | 1986-03-25 | 1987-09-30 | Toshiba Corp | Random number generation controller |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111153U (en) * | 1980-12-26 | 1982-07-09 |
-
1983
- 1983-11-09 JP JP58210337A patent/JPS60102015A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60102015A (en) | 1985-06-06 |
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