JPH0122656B2 - - Google Patents
Info
- Publication number
- JPH0122656B2 JPH0122656B2 JP58161757A JP16175783A JPH0122656B2 JP H0122656 B2 JPH0122656 B2 JP H0122656B2 JP 58161757 A JP58161757 A JP 58161757A JP 16175783 A JP16175783 A JP 16175783A JP H0122656 B2 JPH0122656 B2 JP H0122656B2
- Authority
- JP
- Japan
- Prior art keywords
- data transfer
- input
- data
- control circuit
- disk
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 26
- 230000007246 mechanism Effects 0.000 claims description 20
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は入出力データ転送方式、特に計算機シ
ステムに接続される入出力装置システムにおい
て、データ転送時の入出力制御装置のデータ要求
に上位装置が応答できずにデータが失われ、デー
タオーバラン状態が生じたとき、該データ転送の
再試行を、直接入出力装置をアクセスすることな
く半導体メモリをアクセスすることによつて行
い、オーバラン再試行の処理時間低減を可能とし
た入出力データ転送方式に関するものである。Detailed Description of the Invention (A) Technical Field of the Invention The present invention relates to an input/output data transfer method, particularly in an input/output device system connected to a computer system, in which a host device responds to a data request from an input/output control device during data transfer. When data is lost due to failure of the controller to respond and a data overrun state occurs, the data transfer is retried by accessing the semiconductor memory without directly accessing the input/output device, and the overrun retry is performed. This invention relates to an input/output data transfer method that enables reduction of processing time.
(B) 従来技術と問題点
第１図は入出力装置システムの例、第２図は従
来のデイスクキヤツシユ機構のブロツク図、第３
図は従来方式の問題点説明図を示す。(B) Prior art and problems Figure 1 shows an example of an input/output device system, Figure 2 is a block diagram of a conventional disk cache mechanism, and Figure 3 shows an example of an input/output device system.
The figure shows a diagram explaining the problems of the conventional method.
第１図図示入出力装置システム１は、計算機の
外部記憶装置として用いられる磁気デイスク・サ
ブシステムの接続構成例である。本発明は、これ
に限られるわけではないが、以下、第１図のよう
なシステム構成を例にして説明する。図中、２は
デイスク制御装置（DKC）、３はデイスク装置
（DKU）、４はデイスクキヤツシユ機構（DCF：
Disk Cache Feature）を表わす。 The input/output device system 1 shown in FIG. 1 is an example of a connection configuration of a magnetic disk subsystem used as an external storage device of a computer. Although the present invention is not limited to this, the system configuration shown in FIG. 1 will be described below as an example. In the figure, 2 is the disk controller (DKC), 3 is the disk unit (DKU), and 4 is the disk cache mechanism (DCF).
Disk Cache Feature).
デイスク制御装置２は、上位装置であるチヤネ
ルからの指示により、デイスク装置３に記憶され
ているデータの読み出し、あるいはデータの書き
込みを制御する装置である。デイスクキヤツシユ
機構４は、デイスク装置３の機械的動作に伴うデ
ータアクセス時間を短縮するための装置であつ
て、デイスク制御装置２の指示により、デイスク
装置３から読み出され、デイスク制御装置２へ送
出されるデータを取り込み、デイスクキヤツシユ
機構４内の半導体メモリに貯える。そして、次に
チヤネルからの指示により読み取り要求があつた
データが、既に半導体メモリに貯えられていれ
ば、デイスク装置３をアクセスすることなく、該
データをデイスク制御装置２へ送出する。 The disk control device 2 is a device that controls reading or writing of data stored in the disk device 3 based on instructions from a channel, which is a higher-level device. The disk cache mechanism 4 is a device for shortening the data access time associated with the mechanical operation of the disk device 3. The disk cache mechanism 4 is a device for shortening the data access time associated with the mechanical operation of the disk device 3, and the data is read from the disk device 3 and transferred to the disk controller 2 according to instructions from the disk controller 2. The sent data is captured and stored in the semiconductor memory within the disk cache mechanism 4. If the next data requested to be read by an instruction from the channel is already stored in the semiconductor memory, the data is sent to the disk controller 2 without accessing the disk device 3.
従来のデイスクキヤツシユ機構４の内部構成
は、第２図図示の如くになつている。命令制御実
行部５は、指令線TAGOUTを介してデイスク制
御装置から送られてくる指令を解読し、実行する
ものである。データ転送制御回路６は、デイスク
装置から読み出されたデータを、デイスク制御装
置へ転送すると同時に、半導体メモリ７にも転送
し記憶させる回路である。また、ライト時におい
て、半導体メモリ７の内容とデイスク装置上のデ
ータとを一致させるための、いわゆるライトスル
ーについても、命令制御実行部５の制御に基き、
データ転送制御回路６が制御する。半導体メモリ
７は例えば4MBの大きさを持ち、アクセスがあ
つたデイスク装置上のデータを、１トラツク単位
で保持する。 The internal structure of the conventional disk cache mechanism 4 is as shown in FIG. The command control execution unit 5 decodes and executes commands sent from the disk control device via the command line TAGOUT. The data transfer control circuit 6 is a circuit that transfers data read from the disk device to the disk control device and also transfers the data to the semiconductor memory 7 and stores it therein. Furthermore, so-called write-through for matching the contents of the semiconductor memory 7 and the data on the disk device at the time of writing is also performed based on the control of the instruction control execution unit 5.
Data transfer control circuit 6 controls. The semiconductor memory 7 has a size of, for example, 4 MB, and holds data on the accessed disk device in units of one track.
例えば、従来、データオーバランが生じると、
第３図図示の如く制御されていた。第３図中、
IMはデイスク・トラツク上のインデツクス・マ
ーク、Ｒはレコードを表わす。例えばRo-1，Ro，
Ro+1の３レコードの読み出し要求があつて、レ
コードRoを読み出しているときに、チヤネル等
の上位装置が、何らかの原因で応答できずに、デ
ータオーバランが発生したとする。デイスク制御
装置とチヤネルとの結合は、オーバランが検出さ
れると一旦解除され、再試行要求が出される。こ
のとき、レコードRoとレコードRo+1のデータ転
送シーケンスを保証する必要があるので、第３図
にデバイス動作として示すように、次にレコード
Roが現われるまでの回転待ち時間を必要とする。
そのため、例えば１回の再試行につき、10nsない
し20nsの時間的ロスが生じるという問題があつ
た。 For example, conventionally, when a data overrun occurs,
It was controlled as shown in FIG. In Figure 3,
IM represents an index mark on the disk track, and R represents a record. For example, R o-1 , R o ,
Assume that there is a request to read three records of R o+1 , and while reading record R o , a higher-level device such as a channel cannot respond for some reason and a data overrun occurs. When an overrun is detected, the connection between the disk controller and the channel is temporarily released and a retry request is issued. At this time, it is necessary to guarantee the data transfer sequence of record R o and record R o+1 , so as shown in the device operation in Figure 3, the next record
Requires rotational waiting time until R o appears.
Therefore, there was a problem in that, for example, each retry resulted in a time loss of 10 to 20 ns .
(C) 本発明の目的と構成
本発明は上記問題点の解決を図り、入出力デー
タ転送におけるデータオーバラン発生時の再試行
に対して、入出力制御装置と入出力装置との間に
設けられた半導体メモリからデータを読み出して
転送することにより、再試行時間を短縮し、計算
機システムの使用効率を高めることを目的として
いる。そのため、本発明の入出力データ転送方式
は、入出力制御装置と入出力装置間に半導体メモ
リを配置し、上記入出力装置の動作によるデータ
転送遅延を吸収するキヤツシユ機構をそなえた入
出力装置システムにおいて、上記キヤツシユ機構
は、上記入出力制御装置と上記半導体メモリ間の
データ転送を制御する第１のデータ転送制御回路
と、上記半導体メモリと上記入出力装置間のデー
タ転送を制御する第２のデータ転送制御回路とを
そなえ、上記第２のデータ転送制御回路は、上位
装置へのデータ転送におけるデータオーバラン発
生時に、上記入出力装置から送られてくるデータ
を、上記半導体メモリに書き込む制御を続行する
ように構成され、上記第１のデータ転送制御回路
は、上記データオーバラン発生時における上記入
出力制御装置からのデータ転送再試行要求に対
し、データオーバランが発生した以降のデータを
逐次上記半導体メモリから読み出して、上記入出
力制御装置へ送る制御を行うように構成されてい
ることを特徴としている。以下図面を参照しつつ
実施例に従つて説明する。(C) Object and structure of the present invention The present invention aims to solve the above-mentioned problems, and provides a system between an input/output control device and an input/output device for retrying when a data overrun occurs in input/output data transfer. The purpose of this is to read and transfer data from a semiconductor memory, thereby reducing retry time and increasing the efficiency of computer system usage. Therefore, the input/output data transfer method of the present invention is an input/output device system in which a semiconductor memory is arranged between an input/output control device and an input/output device, and a cache mechanism is provided to absorb data transfer delays caused by the operation of the input/output device. The cache mechanism includes a first data transfer control circuit that controls data transfer between the input/output control device and the semiconductor memory, and a second data transfer control circuit that controls data transfer between the semiconductor memory and the input/output device. The second data transfer control circuit continues to control writing of data sent from the input/output device to the semiconductor memory when a data overrun occurs during data transfer to the host device. The first data transfer control circuit is configured to sequentially transfer data after the occurrence of the data overrun to the semiconductor memory in response to a data transfer retry request from the input/output control device when the data overrun occurs. It is characterized in that it is configured to perform control to read data from the input/output control device and send it to the input/output control device. Embodiments will be described below with reference to the drawings.
(D) 発明の実施例
第４図は本発明の一実施例構成ブロツク図、第
５図は本発明の一実施例制御説明図を示す。(D) Embodiment of the Invention FIG. 4 shows a configuration block diagram of an embodiment of the invention, and FIG. 5 shows a control diagram of an embodiment of the invention.
図中、符号２ないし５，７は第１図および第２
図に対応し、１０は第１のデータ転送制御回路、
１１は第２のデータ転送制御回路を表わす。 In the figure, numerals 2 to 5, 7 refer to figures 1 and 2.
Corresponding to the figure, 10 is a first data transfer control circuit;
11 represents a second data transfer control circuit.
デイスクキヤツシユ機構４には、各々独立に動
作することが可能な第１のデータ転送制御回路１
０と、第２のデータ転送制御回路１１とが設けら
れる。第１のデータ転送制御回路１０は、命令制
御実行部５の制御のもとに、デイスク制御装置２
と、半導体メモリ７および第２のデータ転送制御
回路１１との間のデータ転送を制御する。一方、
第２のデータ転送制御回路１１は、半導体メモリ
７および第１のデータ転送制御回路１０と、デイ
スク装置３との間のデータ転送を制御する。第１
のデータ転送制御回路１０は、通常デイスク制御
装置２および第２のデータ転送制御回路１１と連
動して動作する。 The disk cache mechanism 4 includes a first data transfer control circuit 1 that can operate independently.
0 and a second data transfer control circuit 11 are provided. The first data transfer control circuit 10 controls the disk control device 2 under the control of the instruction control execution unit 5.
, the semiconductor memory 7 and the second data transfer control circuit 11 . on the other hand,
The second data transfer control circuit 11 controls data transfer between the semiconductor memory 7 and the first data transfer control circuit 10 and the disk device 3. 1st
The data transfer control circuit 10 normally operates in conjunction with the disk control device 2 and the second data transfer control circuit 11.
デイスク装置３からデータを読み出す場合、デ
イスク制御装置２から読み出し指令が、指令線
TAGOUTを介して、デイスク装置３および命令
制御実行部５へ送られる。これにより、デイスク
装置３から読み出されたデータが、第２のデータ
転送制御回路１１に入り、第２のデータ転送制御
回路１１は、このデータを半導体メモリ７に格納
するとともに、第１のデータ転送制御回路１０へ
も送出する。第１のデータ転送制御回路１０は、
受け取つたデータをデイスク制御装置２へ送出す
る。 When reading data from the disk device 3, the read command from the disk control device 2 is sent via the command line.
It is sent to the disk device 3 and the command control execution unit 5 via TAGOUT. As a result, the data read from the disk device 3 enters the second data transfer control circuit 11, and the second data transfer control circuit 11 stores this data in the semiconductor memory 7, and also stores the data in the first data transfer control circuit 11. It is also sent to the transfer control circuit 10. The first data transfer control circuit 10 is
The received data is sent to the disk controller 2.
ここでデイスク制御装置２のデータ要求に対し
て、上位装置のチヤネルの応答が遅れ、デイスク
制御装置でオーバランが検出されたとする。この
場合、デイスク制御装置２は、デイスクキヤツシ
ユ機構４に対し再度同じレコードのデータ読み出
し指示を送出する。一方、デイスク装置３に対し
ては、通常の場合と同様に、次のレコードのデー
タを読み出す指示を出す。 Assume here that the response of the channel of the host device is delayed in response to a data request from the disk control device 2, and an overrun is detected in the disk control device. In this case, the disk control device 2 sends a data read instruction for the same record again to the disk cache mechanism 4. On the other hand, an instruction to read the data of the next record is issued to the disk device 3, as in the normal case.
デイスクキヤツシユ機構４は、上記読み出し指
示に対して、オーバランが発生したレコードのデ
ータを半導体メモリ７から取り出し、デイスク制
御装置２へ第１のデータ転送制御回路１０を通し
て送出する。また、デイスク装置３から送られて
くるデータは、第２のデータ転送制御回路１１を
通して半導体メモリ７に貯え、次のデイスク制御
装置２へのデータ転送に備える。なお、第１のデ
ータ転送制御回路１０および第２のデータ転送制
御回路１１の内部回路については、それぞれ第２
図に示した周知のデータ転送制御回路６と同様な
技術で構成できるので、詳しい説明は省略する。
命令制御実行部５についても同様である。 In response to the read instruction, the disk cache mechanism 4 retrieves the data of the record in which the overrun has occurred from the semiconductor memory 7 and sends it to the disk controller 2 through the first data transfer control circuit 10. Further, data sent from the disk device 3 is stored in the semiconductor memory 7 through the second data transfer control circuit 11 in preparation for data transfer to the next disk control device 2. Note that the internal circuits of the first data transfer control circuit 10 and the second data transfer control circuit 11 are
Since it can be constructed using the same technology as the well-known data transfer control circuit 6 shown in the figure, detailed explanation will be omitted.
The same applies to the instruction control execution unit 5.
上記の如く、デイスクキヤツシユ機構４のデー
タ転送制御回路を２系統に分けることにより、デ
イスクキヤツシユ機構４の半導体メモリ７の読み
出し／書き込みを時分割ではあるが実質的に同時
動作させ、データオーバラン発生時に、デイスク
記憶媒体の回転待ちを伴うことなく、再試行処理
を行うことが可能となる。 As described above, by dividing the data transfer control circuit of the disk cache mechanism 4 into two systems, the reading/writing of the semiconductor memory 7 of the disk cache mechanism 4 can be performed substantially simultaneously, albeit in a time-sharing manner, and data overflow can be avoided. At the time of occurrence, it becomes possible to perform retry processing without waiting for rotation of the disk storage medium.
すなわち、本発明の場合、データオーバラン発
生に対して、例えば第５図のタイムチヤートに示
す如く処理される。レコードRoでデータオーバ
ランが発生しても、チヤネルとの再結合後、半導
体メモリからレコードRoのデータが読み出され
て転送される。この動作に並行して、レコード
Ro+1のデータが、半導体メモリに書き込まれ、
次のレコードのデータ要求に対する準備が行われ
る。従つて、チヤネル転送実時間は変らないが、
デバイス動作時間すなわちデイスク装置のデータ
転送のための動作時間は、大幅に短縮される。 That is, in the case of the present invention, the occurrence of data overrun is processed as shown in the time chart of FIG. 5, for example. Even if a data overrun occurs in record Ro , the data in record Ro is read from the semiconductor memory and transferred after recombination with the channel. In parallel to this operation, record
The data of R o+1 is written to the semiconductor memory,
Preparations are made for the next record's data request. Therefore, although the actual channel transfer time does not change,
The device operating time, ie, the operating time of the disk device for data transfer, is significantly reduced.
以上、磁気デイスク・サブシステムを例に説明
したが、他のキヤツシユ機構を有する入出力装置
システムにも同様に適用できる。 Although the above description has been made using a magnetic disk subsystem as an example, the present invention can be similarly applied to input/output device systems having other cache mechanisms.
(E) 発明の効果
以上説明した如く、本発明によれば、入出力制
御装置とのデータ転送を制御する上位側データ転
送制御回路と、入出力装置とのデータ転送を制御
する下位側データ転送制御装置とが、キヤツシユ
機構内に個別に用意され、これらが並行して動作
するので、データオーバランによる再試行の処理
時間を大幅に短縮することができ、計算機システ
ムの使用効率を高めることが可能となる。(E) Effects of the Invention As explained above, according to the present invention, the upper data transfer control circuit controls the data transfer with the input/output control device, and the lower data transfer control circuit controls the data transfer with the input/output device. The control device is prepared separately within the cache mechanism and operates in parallel, so the processing time for retries due to data overruns can be significantly reduced, making it possible to increase the efficiency of computer system usage. becomes.
第１図は入出力装置システムの例、第２図は従
来のデイスクキヤツシユ機構のブロツク図、第３
図は従来方式の問題点説明図、第４図は本発明の
一実施例構成ブロツク図、第５図は本発明の一実
施例制御説明図を示す。
図中、２はデイスク制御装置、３はデイスク装
置、４はデイスクキヤツシユ機構、５は命令制御
実行部、７は半導体メモリ、１０は第１のデータ
転送制御回路、１１は第２のデータ転送制御回路
を表わす。
Figure 1 is an example of an input/output device system, Figure 2 is a block diagram of a conventional disk cache mechanism, and Figure 3 is a block diagram of a conventional disk cache mechanism.
4 is a block diagram illustrating the configuration of an embodiment of the present invention, and FIG. 5 is a diagram illustrating control of an embodiment of the present invention. In the figure, 2 is a disk control device, 3 is a disk device, 4 is a disk cache mechanism, 5 is an instruction control execution unit, 7 is a semiconductor memory, 10 is a first data transfer control circuit, and 11 is a second data transfer. Represents a control circuit.
Claims (1)
リを配置し、上記入出力装置の動作によるデータ
転送遅延を吸収するキヤツシユ機構をそなえた入
出力装置システムにおいて、 上記キヤツシユ機構は、上記入出力制御装置と
上記半導体メモリ間のデータ転送を制御する第１
のデータ転送制御回路と、 上記半導体メモリと上記入出力装置間のデータ
転送を制御する第２のデータ転送制御回路とをそ
なえ、 上記第２のデータ転送制御回路は、上位装置へ
のデータ転送におけるデータオーバラン発生時
に、上記入出力装置から送られてくるデータを、
上記半導体メモリに書き込む制御を続行するよう
に構成され、 上記第１のデータ転送制御回路は、上記データ
オーバラン発生時における上記入出力制御装置か
らのデータ転送再試行要求に対し、データオーバ
ランが発生した以降のデータを逐次上記半導体メ
モリから読み出して、上記入出力制御装置へ送る
制御を行うように構成されていることを特徴とす
る入出力データ転送方式。[Scope of Claims] 1. In an input/output device system comprising a semiconductor memory disposed between an input/output control device and an input/output device, and a cache mechanism for absorbing data transfer delays caused by operations of the input/output device, the cache mechanism is a first controller that controls data transfer between the input/output control device and the semiconductor memory;
a data transfer control circuit, and a second data transfer control circuit that controls data transfer between the semiconductor memory and the input/output device, and the second data transfer control circuit controls data transfer to the host device. When a data overrun occurs, the data sent from the above input/output device is
The first data transfer control circuit is configured to continue writing control to the semiconductor memory, and the first data transfer control circuit responds to a data transfer retry request from the input/output control device when the data overrun occurs. An input/output data transfer system characterized in that the following data is sequentially read from the semiconductor memory and controlled to be sent to the input/output control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161757A JPS6054062A (en) | 1983-09-02 | 1983-09-02 | Input and output data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161757A JPS6054062A (en) | 1983-09-02 | 1983-09-02 | Input and output data transfer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6054062A JPS6054062A (en) | 1985-03-28 |
| JPH0122656B2 true JPH0122656B2 (en) | 1989-04-27 |
Family
ID=15741311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58161757A Granted JPS6054062A (en) | 1983-09-02 | 1983-09-02 | Input and output data transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054062A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2767587B2 (en) * | 1988-02-02 | 1998-06-18 | 富士通株式会社 | Local terminal simulator |
| JPH01204167A (en) * | 1988-02-09 | 1989-08-16 | Fujitsu Ltd | Simulation system for input/output action of local terminal simulator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123633A (en) * | 1977-04-04 | 1978-10-28 | Mitsubishi Electric Corp | Information transfer system |
-
1983
- 1983-09-02 JP JP58161757A patent/JPS6054062A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123633A (en) * | 1977-04-04 | 1978-10-28 | Mitsubishi Electric Corp | Information transfer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6054062A (en) | 1985-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7240139B2 (en) | Disk array control device with two different internal connection systems | |
| EP0869438B1 (en) | Heterogeneous computer system, heterogeneous input/output system and data back-up method for the systems | |
| US6604171B1 (en) | Managing a cache memory | |
| US6591335B1 (en) | Fault tolerant dual cache system | |
| JPH0427580B2 (en) | ||
| US6615327B1 (en) | Method and system for backing up data of data processing devices including fixed length block format data conversion to variable length block format | |
| JPH07281840A (en) | Dual-disk recording device | |
| JP2000187608A (en) | Storage device sub-system | |
| JPH0122656B2 (en) | ||
| JP3250859B2 (en) | Disk array device, computer system and data storage device | |
| JPS58125128A (en) | Computer system | |
| JPS6331806B2 (en) | ||
| JPH1091363A (en) | Parity generation system and disk array controller using the system | |
| JPS61134859A (en) | Backup controlling system of memory | |
| JPS58161058A (en) | Apparatus for and method of controlling cash buffer for memory subsystem | |
| JP2811678B2 (en) | Data processing device with cache memory | |
| JP2637934B2 (en) | Cache control unit | |
| JPH10293656A (en) | Disk storage system and duplexing method applied to the storage system | |
| JP3012402B2 (en) | Information processing system | |
| JPH056328A (en) | Shared memory device | |
| JPH0668738B2 (en) | Light back control system of file controller | |
| JPS5831017B2 (en) | Cartridge copy method | |
| JPS6041123A (en) | Magnetic disc control device | |
| JPS63148348A (en) | Data write back system | |
| JPH05233159A (en) | Duplex auxiliary storage system |