JPH01140272A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は画像処理装置に関し、特に複数のプロセッサユ
ニットを備え、分割した画像データの並列画像処理を行
う画像処理装置に関する。

［従来の技術］ 第６図は従来のこの種の画像処理装置のブロック構成図
である。図において、１はホストＣＰＵであり、並列画
像処理装置の全体を制御する。

２はメモリであり、ホストＣＰＵＩが実行する制御プロ
グラム等を格納する。８はＣＲＴ表示装置（ＣＲＴ）で
あり、処理済の画像を表示する。

３は画像メモリであり、処理前の画像又は処理済の画像
データを記憶する。４は表示コントローラであり、ＣＲ
Ｔ表示の制御をする。９−１〜９−ｎはｎ個のローカル
メモリであり、夫々は画像メモリ３から分割して読み出
した部分画像データを記憶する。５−１〜５−ｎはｎ個
のプロセッサユニット（ＰＵ）であり、夫々は対応する
ローカルメモリ９−１〜９−ｎの部分画像データを画像
処理する。７はシステムバスであり、各ブロック構成間
を接続する。６はバスアービタであり、ホストＣＰＵ　
１、表示コントローラ４、ｎ個のＰＵ５−１〜５−ｎに
よるシステムバス７の使用要求を制御する。

第７図は画像の分割の一態様を示す図である。

従来の並列画像処理装置では、１画像１０を例えばＰＵ
の台数分の部分画像１０−１〜１’Ｏ−ｎに分割し、こ
れらをｎ台のＰＵで並列処理していた。しかし、第６図
の構成で並列処理を行うと以下の手順によらなくてはな
らない。即ち、ＰＵ５−１〜５−ｎは夫々が画像メモリ
３から部分画像データ１０−１〜１０〜ｎを読み出して
ローカルメモリ９−１〜９−ｎに書き込み、各部分画像
データ１０−１〜１０〜ｎについて画像処理を行い、該
処理結果の部分画像データを画像メモリ３に再度書き込
む。このためシステムバス７の負荷が非常に重くなり、
処理効率が低下するという重大な欠点があった。

［発明が解決しようとする問題点］ 本発明は上述した従来技術の欠点を除去するものであり
、その目的とする所は、少ない画像メモリで、かつ高速
の画像並列処理及び表示出力が行える画像処理装置を提
供することにある。

［問題点を解決するための手段］ 本発明の画像処理装置は上記の目的を達成するために、
画像データを分割して記憶する複数の画像メモリと、前
記複数の画像メモリに夫々直結して当該画像メモリに対
する複数手段からのメモリアクセス要求を制御する複数
のバス制御手段と、前記複数のバス制御手段に夫々接続
して対応する画像メモリをアクセス可能に構成された複
数のサブプロセッサ手段と、前記複数のバス制御手段を
介して何れの画像メモリに対してもデータアクセス可能
に構成されたホストプロセッサ手段と、前記複数のバス
制御手段を介して何れの画像メモリからもデータ読出可
能に構成されたデータ読出手段を備えることをその概要
とする。

また好ましくは、バス制御手段はデータ読出手段からの
データ読出要求を最優先許可することをその一態様とす
る。

［作用］ かかる構成において、複数の画像メモリは１画像データ
を適当なサイズに分割して記憶する。

複数のバス制御手段は前記複数の画像メモリに夫々直結
して当該画像メモリに対する後述複数手段からのメモリ
アクセス要求を制御する。複数のサブプロセッサ手段は
前記複数のバス制御手段に夫々接続して対応する画像メ
モリをアクセスし、部分画像の並列処理を行う。ホスト
プロセッサ手段は前記複数のバス制御手段を介して何れ
の画像メモリに対してもデータアクセスを行う。

好ましくは、ホストプロセッサ手段は、外部から入力す
る１画像データを適当に分割して複数の画像メモリに直
接分配する。データ読出手段は前記複数のバス制御手段
を介して何れの画像メモリからもデータを読み出す。好
ましくは、データ読出手段は、表示手段のために高速で
部分画像を順次読み出す。

また好ましくは、バス制御手段はデータ読出手段からの
データ読出要求を最優先許可する。

［実施例の説明コ 以下、添付図面に従って本発明による実施例を詳細に説
明する。

［第１実施例］ 第１図は本発明による第１実施例の画像処理装置のブロ
ック構成図である。図において、１はホストＣＰＵ　（
ホストプロセッサ手段）であり、画像処理装置全体の制
御を行う。またホストＣＰＵは予め外部から入力する１
画像データを適当に分割して後述する複数のローカルメ
モリ９−１〜９−ｎに直接分配する。２はメモリであり
、ホストＣＰＵ　１が実行する制御プログラム等を格納
する。５−１〜５−ｎはｎ個のプロセッサユニット（Ｐ
Ｕ）（サブプロセッサ手段）であり、各ＰＵは内部にＣ
ＰＵ、メモリ及び周辺回路等を備える。６−１〜６−ｎ
はｎ個のバスアービタ（バス制御手段）であり、夫々は
一方においてローカルメモリ９−１〜９−ｎと直結して
おり、また他方において複数のバスを介してホストＣＰ
ＵＩ、後述する表示コントローラ４、及び各対応するＰ
Ｕ５−１〜５−ｎと接続しており、これらからのローカ
ルメモリ９へのデータアクセス要求を制御する。９−１
〜９−ｎはローカルメモリ（画像メモリ）であ、す、夫
々はＰＵ５−１〜５−ｎが専ら処理するための部分画像
データを格納する。７はシステムバスであり、ホストＣ
ＰＵ１はシステムバス７を介して何れのローカルメモリ
９−１〜９−ｎに対してもデータアクセス可能である。

８はＣＲＴ表示装置であり、ローカルメモリ９−１〜９
−ｎが記憶している処理前又は処理後の１画像を表示す
る。４は表示コントローラ（データ読出手段）であり、
ＣＲＴ８への画像の表示制御を行い、ビデオバス１１を
介して何れのローカルメモリ９−１〜９−ｎからも画像
データを読出可能である。

第２図は第１図のＰＵ５−１、バスアービタ６−１、ロ
ーカルメモリ９−１の詳細を示すブロック構成図である
。図において、２０はＰＵ５−１とバスアービタ６−１
間を接続するＰＵババスあり、ＰＵアドレスバス２１と
、ＰＵデータバス２２と、ＰＵメモリアクセスリクエス
ト信号２３と、ＰＵメモリアクセスアクノリッジ信号２
４と、ＰＵメモリリード信号２５と、ＰＬＩメモリライ
ト侶号２６のラインを有する。３０はホストＣＰＵＩと
とバスアービタ６−１間を接続するシステムバスであり
、システムアドレスバス３１と、システムデータバス３
２と、システムメモリアクセスリクエスト信号３３と、
システムメモリアクセスアクノリッジ信号３４と、シス
テムメモリリード信号３５と、システムメモリライト信
号３６のラインを有する。４ｏは表示コントローラ４と
バスアービタ６−１間を接続するビデオバスであり、ビ
デオアドレスバス４１と、ビデオデータバス４２と、ビ
デオメモリアクセスリクエスト信号４３と、ビデオメモ
リアクセスアクノリッジ信号４４のラインを有する。５
゜はバスアービタ６−１とローカルメモリ９−１間を直
結するローカルバスであり、ローカルアドレスバス５１
と、ローカルデータバス５２と、ローカルメモリリード
信号５３と、ローカルメモリライト信号５４のラインを
有する。

以上の構成により、予め、ホストＣＰＵＩは、例えば第
７図のように画像１０を部分画像１０−１〜１０−ｎに
均等分割し、部分画像１ｏ−１をローカルメモリ９−１
へ、部分画像１０−２をローカルメモリ９−２へという
ようにして部分画像を順次書き込む。こうして書き込ま
れた部分画像１０−１〜１０−　ｎはＰ　Ｕ　５−１〜
５−　ｎによる画像の処理前、処理中又は処理後におい
て、表示コントローラ４により所定シーケンスで読み出
され、１画像１０として合成した態様でＣＲＴ８に表示
される。一方、ＰＩ３−１〜５−ｎはホストＣＰＵＩか
らの指示に基づき並列に画像処理（デイザ階調処理等）
を実行する。必要なら処理結果はローカルメモリ９−１
〜９−ｎの所定領域（表示コントローラ４による読出領
域）に書き込まれる。

第３図は実施例のバスアービタ６−１のバス制御手順を
説明するフローチャートである。バスアービタ６−１の
基本的動作は、リアルタイムの画像表示を停止しないた
めに表示コントローラ４を最高の優先度にして、次にホ
ストｃｐｕｔ、ＰＩ３−１の順でローカメモリ９−１へ
のアクセスリクエストの制御を行うことである。かかる
バスアービタ６−１は、好ましくは高速動作のためにハ
ードウェアで構成されるが、バスの優先制御アルゴリズ
ムを明確に示すために第３図の工程図に従って説明を行
う。図において、ステップＳ１ではビデオバス４０のビ
デオメモリリクエスト信号４３を調べる。該信号４３が
ＨＩＧＨレベルならアクセスリクエスト中であり、ステ
ップＳ２に進み、システムアクノリッジ信号３４とＰＵ
アクノリッジ信号２４を共にＬＯＷレベルにする。

これによりホストＣＰＵＩ及びＰＩ３−１からのローカ
ルメモリ９−１へのアクセスリクエストは禁止される旨
が通知される。ステップＳ３ではホストＣＰＵＩのシス
テムメモリリクエスト信号及びＰＩ３−１のＰＵメモリ
リクエスト信号２３が供にＬＯＷレベルになるのを待ち
、これらからのローカルメモリ９−１へのアクセス停止
状態（バス開放状態）を確認する。そして条件を満足す
るとステップＳ４に進み、ビデオバス４ｏとメモリバス
５０を接続する。

ステップＳ１の判別でビデオメモリリクエスト信号４３
がＬＯＷレベルの場合はステップｓ５に進み、次の優先
順位のシステムメモリリクエスト信号３３を調べる。該
信号３３がＨＩＧＨレベルならアクセスリクエスト中で
あり、ステップｓ６に進み、ＰＵアクノリッジ信号２４
をＬＯＷレベルにする。ステップｓ７ではＰＩ３−１の
ＰＵメモリリクエスト信号２３がＬＯＷレベルになるの
を待ち、ローカルメモリ９−１へのアクセス停止状態を
確認する。そして条件を満足するとステップＳ８に進み
、システムバス３０とメモリバス５０を接続する。ステ
ップＳ８ではシステムアクノリッジ信号３４をＨＩＧＨ
レベルにし、ホストＣＰＵ　１のローカルメモリ９−１
へのアクセスを許可する。

ステップＳ５の判別でシステムメモリリクエスト信号３
３がＬＯＷレベルの場合はステップＳＩＯに進み、ＰＵ
メモリリクエスト信号２３を調べる。該信号２３がＨＩ
ＧＨレベルならアクセスリクエスト中であり、ステップ
Ｓ１１に進み、ＰＵババス０とメモリバス５０を接続す
る。

ステップＳ１２ではＰＵアクノリッジ信号２３をＨＩＧ
Ｈレベルにし、ＰＵ５−１のローカルメモリ９−１への
アクセスを許可する。

第４図は画像１０を二次元的に分割する態様を示す図で
ある。表示コントローラ４による読出方法をタイアップ
させれば画像の分割方法にはかなりの自由度がある。

またホストｃｐｕｔからの制御でバスアービタ６−１〜
６−ｎの優先順位を変えられるようにすれば、例えば−
時的にホストＣＰＵＩの優先順位を最高にして画像１０
を高速に更新できる。

また−時的にＰＵ５−１〜５−ｎの優先順位を最高にし
て画像処理を高速に行える。

［第２実施例］ 第５図は本発明による第２実施例の画像処理装置のブロ
ック構成図である。第１図と同一構成には同一番号を付
して説明を省略する。第５図において、６０はホストＣ
ＰＵＩとＰＵ５−１〜５−ｎ及び表示コントローラ４′
間を接続するプロセッサ間通信路６０であり、ホストＣ
ＰＵ　１は画像の分割パラメータ、画像の処理パラメー
タ、画像の読出パラメータ等を送ることにより、あるい
は特定のＰＵのみ処理開始させる等の制御により柔軟な
画像処理及び表示が可能になる。

［発明の効果］ 以上述べた如く本発明によれば、ローカルメモリを画像
メモリとして直接表示するのでメモリ容量が少ない。ま
た画像データの転送も最小限の回数、時間で行える。

また本発明によればシステムバスとビデオバスが独立別
系統にあるので画像処理と表示の平行制御が効率良く行
われる。好ましくは実施例のように表示コントローラの
読出しを最優先順位にするので、画像表示が乱されない
。

【図面の簡単な説明】

第１図は本発明による第１実施例の画像処理装置のブロ
ック構成図、 第２図は第１図のＰＵ５−１、バスアービタ６−１、ロ
ーカルメモリ９−１の詳細を示すブロック構成図、 第３図は第２図のバスアービタ６−１の動作を説明する
フローチャート、 第４図は画像１０を二次元的に分割する態様を示す図、 第５図は本発明による第２実施例の画像処理装置のブロ
ック構成図、 第６図は従来の並列画像処理装置のブロック構成図、 第７図は画像の分割の一態様を示す図である。 図中、１・・・ホストｃｐｕｔ、２・・・メモリ、３・
・・画像メモリ、４・・・表示コントローラ、５−１〜
５−ｎ・・・プロセッサユニット（ＰＵ）、６−１〜６
−ｎ・・・バスアービタ、７・・・システムバス、８・
・・ＣＲＴ、　　９−１〜９−　ｎ・・−ローカルメモ
リ、１０・・・画像、１Ｏ−１〜１０−ｎ・・・部分画
像、１１・・・ビデオバス、２０・・・ＰＵババス２１
・・・ＰＵアドレスバス、２２・・・ＰＵデータバス、
２３・・・ＰＵメモリリクエスト信号、２４・・・ＰＵ
アクノリッジ信号、２５・・・ＰＵリード信号、２６・
・−ＰＵライト信号、３０・・・システムバス、３１・
・・システムアドレスバス、３２・・・システムデータ
バス、３３・・・システムメモリリクエスト信号、３４
・・・システムア・クツリッジ信号、３５・・・システ
ムリード信号、３６・・・システムライト信号、４０・
・・ビデオバス、４１・・・ビデオアドレスバス、４２
・・・ビデオデータバス、４３・・・ビデオメモリリク
エスト信号、４４・・・メそリリード信号、５０・・・
メモリバス、５１・・・メモリアドレスバス、５２・・
・メモリデータバス、５３・・・メモリリード信号、５
４・・・メモリライト信号、６０・・・プロセッサ間通
信路である。

Claims (2)

【特許請求の範囲】
1. （１）画像データを分割して記憶する複数の画像メモリ
   と、 前記複数の画像メモリに夫々直結して当該画像メモリに
   対する複数手段からのメモリアクセス要求を制御する複
   数のバス制御手段と、 前記複数のバス制御手段に夫々接続して対応する画像メ
   モリをアクセス可能に構成された複数のサブプロセッサ
   手段と、 前記複数のバス制御手段を介して何れの画像メモリに対
   してもデータアクセス可能に構成されたホストプロセッ
   サ手段と、 前記複数のバス制御手段を介して何れの画像メモリから
   もデータ読出可能に構成されたデータ読出手段を備える
   ことを特徴とする画像処理装置。
2. （２）バス制御手段はデータ読出手段からのデータ読出
   要求を最優先許可することを特徴とする特許請求の範囲
   第１項記載の画像処理装置。