JPH01133366A - Manufacture of mos semiconductor device - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- 239000012535 impurity Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 11
- 238000002844 melting Methods 0.000 abstract description 7
- 230000008018 melting Effects 0.000 abstract description 7
- 229910052751 metal Inorganic materials 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 7
- 229910021332 silicide Inorganic materials 0.000 abstract description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 6
- 239000011574 phosphorus Substances 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 abstract description 3
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 229910052721 tungsten Inorganic materials 0.000 abstract description 2
- 229910020968 MoSi2 Inorganic materials 0.000 abstract 1
- 229910008479 TiSi2 Inorganic materials 0.000 abstract 1
- 229910008814 WSi2 Inorganic materials 0.000 abstract 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＩ Ｔ Ｌ Ｄ Ｄ （Ｉｎｖｅｒｓｅ−Ｔ
ｇａｔｅ Ｌｉｇｈｔｌｙ［）ｏｐｅｄ Ｄｒａｉｎ
）構造のＭＯＳ半導体装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Industrial application field
gateLightly[)oped Drain
) structure.
（ロ）従来の技術
近年、ＭＯ３半導体装置が微細化されるに伴い、ドレイ
ン領域近傍でのチャンネル領域における強電界によって
生じるホットキャリアの発生に伴うしきい値電圧の変動
等の諸特性の劣化が問題となっている。断る問題を解決
するためにＬＤＤ構造のＭＯＳ半導体装置が提案された
。このＬＤＤ構造はＭＯＳ半導体装置のドレイン領域（
およびソース領域）をチャンネル領域近傍の低濃度不純
物領域とこの低濃度不純物領域に隣接する高濃度不純物
領域とから構成したものである。このＬＤＤ構造のＭＯ
５半導体装置はチャンネル領域における強電界を緩和す
ることができるので、ショートチャンネルにおける種々
の問題を解消できる。(B) Conventional technology In recent years, as MO3 semiconductor devices have been miniaturized, various characteristics have deteriorated, such as fluctuations in threshold voltage due to the generation of hot carriers caused by a strong electric field in the channel region near the drain region. This has become a problem. In order to solve this problem, a MOS semiconductor device with an LDD structure was proposed. This LDD structure is the drain region (
(and source region) is composed of a low concentration impurity region near the channel region and a high concentration impurity region adjacent to this low concentration impurity region. MO of this LDD structure
Since the No. 5 semiconductor device can alleviate the strong electric field in the channel region, various problems in short channels can be solved.
しかしながらＬＤＤ構造のＭＯＳ半導体装置においても
ゲート電極の下に低不純物濃度のソースドレイン領域が
ないので、低不純物濃度のソースドレイン領域がゲート
電極、高不純物濃度のソースドレイン領域および基板の
３者の電界で制御され、ｇｍの劣化、しきい値電圧の変
動等の緒特性の劣化が十分に改善されていない。However, even in an LDD structure MOS semiconductor device, there is no source/drain region with a low impurity concentration under the gate electrode, so the source/drain region with a low impurity concentration is connected to the electric field between the gate electrode, the source/drain region with a high impurity concentration, and the substrate. However, deterioration of internal characteristics such as gm deterioration and threshold voltage fluctuation has not been sufficiently improved.
そこでＬＤＤ構造の更に改善したＩＴＬＤＤ構造がゼロ
ックスバロ アルド リサーチセンタよりＩＥＤＭ ８
６ Ｐ７４２〜７４５で提案された。以下に第２図Ａ
乃至第２図Ｆを参照してＩＴＬＤＤ構造のＭＯＳ半導体
装置の製造方法を説明する。Therefore, the ITLDD structure, which is a further improvement of the LDD structure, was developed by Xerox Baro Aldo Research Center as IEDM 8.
6 Proposed in P742-745. Below is Figure 2A
A method of manufacturing an ITLDD structure MOS semiconductor device will be described with reference to FIGS. 2F to 2F.
まず第２図Ａに示す如く、Ｐ型シリコン基板（５１）表
面に約２００人のゲート酸化膜（５２）を熱酸化により
形成し、ゲート酸化膜（５２）上にＬＰＣＶＤ法により
約４０００人の厚みにリンドープしたポリシリコン層（
５３）を付着し、ポリシリコン層（５３）上に約５００
人のシリコン酸化膜（５４）をＬＰＣＶＤ法で付着する
。また予定のチャンネル領域上のシリコン酸化膜（５４
〉上には選択的にレジスト１（５５）を付着する。First, as shown in FIG. 2A, a gate oxide film (52) of approximately 200 layers is formed on the surface of a P-type silicon substrate (51) by thermal oxidation, and a gate oxide film (52) of approximately 4,000 layers is formed on the gate oxide film (52) by LPCVD. Thick phosphorus-doped polysilicon layer (
53) and about 500 nm on the polysilicon layer (53).
A silicon oxide film (54) is deposited using the LPCVD method. In addition, a silicon oxide film (54
>A resist 1 (55) is selectively deposited thereon.
次に第２図Ｂに示す如く、レジストＦｊ（５５）をマス
クとしてポリシリ′：ｚ＞Ｎ！Ｉ（５３）の異方性エツ
チング（例えばＲＩＥ）を行い、レジストｆｉ（５５）
で被ｍされないポリシリ：１２層（５３）は約１０００
人の厚みまでエツチングされ、薄いポリシリコン層（５
３１）を形成する。なおレジスト層（５５）下には厚い
ポリシリコン層（５３２）が残る。Next, as shown in FIG. 2B, using the resist Fj (55) as a mask, polysilicon ':z>N! Perform anisotropic etching (for example, RIE) of I(53) and remove resist fi(55).
Polysilicon not covered with m: 12 layers (53) is about 1000
It is etched to the thickness of a person, and a thin polysilicon layer (5
31). Note that a thick polysilicon layer (532) remains under the resist layer (55).
次に第２図Ｃに示す如く、厚いポリシリコン層（５３２
）をマスクとしてリンを加速電圧１１０ＫｅＶ。Next, as shown in FIG. 2C, a thick polysilicon layer (532
) was used as a mask to accelerate phosphorus at a voltage of 110 KeV.
ドーズ量Ｉ Ｘ １０ ”ｃｍ−”でイオン注入して、
薄いポリシリコンＦ７（５３１）下にＮ−型のソースド
レイン領域（５５）（５６）を形成する。Ｎ−型ソース
ドレイン領域（５５）（５６）は略厚いポリシリコン層
（５３２）の幅だけ離間した短チヤンネル構造を形成す
る。Ion implantation was performed at a dose of I x 10 "cm-",
N- type source/drain regions (55) (56) are formed under the thin polysilicon F7 (531). The N-type source/drain regions (55, 56) form a short channel structure spaced apart by the width of the thick polysilicon layer (532).
次に第２図りに示す如く、厚いポリシリコン層（５３２
）の側面にサイドウオール膜（５７）を形成する。この
サイドウオール膜（５７）は全面にＬＰＣＶＤ法により
シリコン酸化膜を約３００ｏ人の厚みに付着した後、反
応性イオンエツチング（ＲＩＥ）を行って形成される。Next, as shown in the second diagram, a thick polysilicon layer (532
) A sidewall film (57) is formed on the side surface of the film. This sidewall film (57) is formed by depositing a silicon oxide film on the entire surface to a thickness of about 300 degrees by LPCVD, and then performing reactive ion etching (RIE).
次に第２図Ｅに示す如く、逆Ｔ （Ｉｎｖｅｒｓｅ−Ｔ
）状のゲート電極（６０）を形成する。厚いポリシリ
コンＪｆｆｌ （５３２）を被膜するシリコン酸化膜（
５４）およびサイドウオール膜（５７）をマスクとして
反応性イオンエツチング（ＲＩＥ）を行い、サイドウオ
ール膜（５７）で被覆きれない薄いポリシリコン層（５
３１）をエツチング除去し、逆Ｔ字状のゲート電極（６
０）を得る。Next, as shown in Figure 2E, an inverse T (Inverse-T
)-shaped gate electrode (60) is formed. Silicon oxide film (532) covering thick polysilicon Jffl (532)
54) and the sidewall film (57) as a mask, reactive ion etching (RIE) is performed to remove the thin polysilicon layer (54) that cannot be completely covered by the sidewall film (57).
31) is etched away, and an inverted T-shaped gate electrode (6
0) is obtained.
更に第２図Ｆに示す如く、ゲート電極（６０）およびサ
イドウオール膜（５７）をマスクとしてイオン注入をし
てＮ＋型のソースドレイン領域（５８）（５９）を形成
する。イオン注入はリンを加速電圧７０ＫｅＶ。Furthermore, as shown in FIG. 2F, ions are implanted using the gate electrode (60) and sidewall film (57) as masks to form N+ type source/drain regions (58) and (59). Ion implantation accelerates phosphorus at a voltage of 70 KeV.
ドーズ量５ Ｘ １０ ”ｃｙｎ−”で行い、サイドウ
オール膜（５７）の幅だけ外側にＮ＋型のソースドレイ
ン領域（５８）（５９）を形成している。This is carried out at a dose of 5×10 “cyn−”, and N+ type source/drain regions (58) (59) are formed outside by the width of the sidewall film (57).
衛士の如く、Ｎ−型のソースドレイン領域（５５）（５
６）上にもゲート電極（６０）を有するＩＴＬＤＤ構造
のＭＯ３半導体装置を形成できる。Like a guard, N-type source/drain regions (55) (5
6) An MO3 semiconductor device having an ITLDD structure having a gate electrode (60) can also be formed thereon.
（ハ）発明が解決しようとする問題点
しかしながら衛士したＩＴＬＤＤ構造のＭＯ３半導体装
置の製造方法においては、第２図りに示す様にサイドウ
オール膜（５７）をシリコン酸化膜等の絶縁物で形成し
ているので、ゲート電極の低抵抗化に全く寄与できない
問題点を有していた。(c) Problems to be Solved by the Invention However, in the manufacturing method of an MO3 semiconductor device with a sophisticated ITLDD structure, the sidewall film (57) is formed of an insulating material such as a silicon oxide film, as shown in the second diagram. Therefore, there was a problem that it could not contribute at all to lowering the resistance of the gate electrode.
（ニ）問題点を解決するための手段
本発明は斯る問題点に鑑みてなされ、サイドウオール膜
を高融点金属またはそのシリサイド層で形成することに
より、従来の問題点を改善したＩＴＬＤＤ構造のＭＯＳ
半導体装置の製造方法を提供するものである。(d) Means for Solving the Problems The present invention was made in view of these problems, and provides an ITLDD structure that improves the conventional problems by forming the sidewall film with a high melting point metal or its silicide layer. M.O.S.
A method for manufacturing a semiconductor device is provided.
（ネ）作用
本発明に依れば、高融点金属またはそのシリサイドを用
いてサイドウオール膜を形成するので、Ｎ０型のソース
ドレイン領域のイオン注入のマスクとゲート電極の配線
材料とを兼用できゲート電極の低抵抗化に寄与できるこ
とを特徴とする。(f) Function According to the present invention, since the sidewall film is formed using a high melting point metal or its silicide, it can be used both as a mask for ion implantation of the N0 type source/drain region and as a wiring material for the gate electrode. The feature is that it can contribute to lowering the resistance of the electrode.
（へ）実施例
本発明に依るＩＴＬＤＤ構造のＭＯ３半導体装置の製造
方法を第１図Ａ乃至第１図Ｆを参照して詳述する。(F) Embodiment A method of manufacturing an MO3 semiconductor device having an ITLDD structure according to the present invention will be described in detail with reference to FIGS. 1A to 1F.
まず第１図Ａに示す如く、Ｐ型シリコン基板（１）表面
に約２００人のゲート酸化膜（２）を熱酸化により形成
し、ゲート酸化膜（２）上にＬＰＣＶＤ法により約４０
００人の厚みにリンドープしたポリシリコンＷＪ（３）
を付着し、ポリシリコン層（３）上に約５００人のシリ
コン酸化膜（４）をＬＰＣＶＤ法で付着する。また予定
のチャンネル領域上のシリコン酸化膜（４）上には選択
的にレジスト層（５）を付着する。First, as shown in FIG. 1A, about 200 gate oxide films (2) are formed on the surface of a P-type silicon substrate (1) by thermal oxidation, and about 400 gate oxide films (2) are formed on the gate oxide film (2) by LPCVD.
Polysilicon WJ doped with phosphorus to a thickness of 0.00 mm (3)
A silicon oxide film (4) of approximately 500 layers is deposited on the polysilicon layer (3) by the LPCVD method. Further, a resist layer (5) is selectively deposited on the silicon oxide film (4) on the intended channel region.
次に第１図Ｂに示す如く、レジスト層（５）をマスクと
してポリシリコン層（３）の異方性エツチング（例えば
ＲＩＥ）を行い、レジスト層（５）で被覆されないポリ
シリコン層（３）は約１０００人の厚みまでエツチング
きれ５．薄いポリシリコン層（３１）を形成する。なお
レジスト層（５）下には厚いポリシリコン層（３２）が
残る。Next, as shown in FIG. 1B, anisotropic etching (for example, RIE) of the polysilicon layer (3) is performed using the resist layer (5) as a mask, and the polysilicon layer (3) that is not covered with the resist layer (5) is etched. Etched to a thickness of about 1,000 people 5. A thin polysilicon layer (31) is formed. Note that a thick polysilicon layer (32) remains under the resist layer (5).
次に第１図Ｃに示す如く、厚いポリシリコン層（３２）
をマスクとしてリンを加速電圧１１０ＫｅＶ。Next, as shown in FIG. 1C, a thick polysilicon layer (32) is formed.
Accelerate phosphorus at a voltage of 110 KeV using as a mask.
ドーズ量ｌ Ｘ Ｉ Ｑ １４ｃｍ−”でイオン注入し
て、薄いポリシリコン層（３１）下にＮ−型のソースド
レイン領域（５）（６）を形成する。Ｎ−型ソースドレ
イン領域（５）（６）は略厚いポリシリコン層（３２）
の幅だけ離間した短チヤンネル構造を形成する。N-type source/drain regions (5) (6) are formed under the thin polysilicon layer (31) by ion implantation at a dose of 1.times.I.sub.Q 14 cm. (6) is a substantially thick polysilicon layer (32)
form short channel structures spaced apart by a width of .
次に第１図りに示す如く、厚いポリシリコン層（３２）
の側面にサイドウオール膜（７）を形成する。Next, as shown in the first diagram, a thick polysilicon layer (32) is formed.
A sidewall film (7) is formed on the side surface.
このサイドウオール膜（７）は全面にスパッタまたはＣ
ＶＤ法により高融点金属（Ｍｏ、Ｗ等）またはそのシリ
サイド（ＷＳｉｘ ｒ ＭｏＳｉ、 、 ＴｉＳｉｘ等
）を約３０００人の厚みに付着した後、反応性イオンエ
ツチング（ＲＩＥ）を行って形成きれる。This sidewall film (7) is coated with sputtering or C
After depositing a high melting point metal (Mo, W, etc.) or its silicide (WSixr, MoSi, TiSix, etc.) to a thickness of approximately 3000 mm using the VD method, reactive ion etching (RIE) is performed to complete the formation.
本工程は本発明の最も特徴とする工程であり、例えばタ
ングステンシリサイド（ＷＳｉ、）をＣＶＤ法で基板温
度３６０″Ｃで付着した後、反応性イオンエツチング（
ＲＩＥ）によりサイドウオール膜（７）を形成する。こ
のときタングステンシリサイドは薄いポリシリコン層り
３１）上にサイドウオール膜（７）を形成しているので
、ｗＳｉ１／ポリシリコンのポリサイド構造となり、ｗ
ｓｉ、／シリコン酸化膜構造によるＷ５ｉ、のはがれや
トランジスタ特性の劣化の障害を除去できる。This step is the most characteristic step of the present invention. For example, tungsten silicide (WSi) is deposited by CVD at a substrate temperature of 360"C, and then reactive ion etching (
A sidewall film (7) is formed by RIE). At this time, since the tungsten silicide forms a sidewall film (7) on the thin polysilicon layer 31), it becomes a polycide structure of wSi1/polysilicon, and w
It is possible to eliminate obstacles such as peeling of W5i due to the Si/silicon oxide film structure and deterioration of transistor characteristics.
次に第１図Ｅに示す如く、逆Ｔ （Ｉｎｖｅｒｓａ−Ｔ
）状のゲート電極（８）を形成する。厚いポリシリコ
ン層（３２）および薄いポリシリコン層（３１）を被覆
するサイドウオール膜（７）を含むタングステンシリサ
イド層をマスクとして反応性イオンエツチング（ＲＩＥ
）を行い、露出された薄いポリシリコン層（３１）をエ
ツチング除去して逆Ｔ字状のゲート電極（８）を得。る
、なおタングステンシリサイド層はそのまま残してゲー
ト電極（８）の配線材料として利用するので、ポリシリ
コンのシート抵抗約２０Ω／口より１桁以上の低抵抗化
を図れる。Next, as shown in Figure 1E, an inversa-T
)-shaped gate electrode (8) is formed. Reactive ion etching (RIE) is performed using a tungsten silicide layer including a sidewall film (7) covering a thick polysilicon layer (32) and a thin polysilicon layer (31) as a mask.
), and the exposed thin polysilicon layer (31) is removed by etching to obtain an inverted T-shaped gate electrode (8). However, since the tungsten silicide layer is left as is and used as a wiring material for the gate electrode (8), the sheet resistance can be lowered by one order of magnitude or more compared to the sheet resistance of polysilicon, which is approximately 20 Ω/gate.
更に第１図Ｆに示す如く、ゲート電極（８）およびサイ
ドウオール膜（７）をマスクとしてイオン注入してＮ′
″型のソースドレイン領域（９）（１０）を形成する。Furthermore, as shown in FIG. 1F, ions are implanted using the gate electrode (8) and sidewall film (7) as masks to form N'
'' type source/drain regions (9) and (10) are formed.
イオン注入はリンを加速電圧７０ Ｋｅｙ。For ion implantation, phosphorus is accelerated at a voltage of 70 Key.
ドーズ量５×１０″ｃｒ１１″″で行い、サイドウオー
ル膜（７）の幅だけ外側にＮ＋型のソースドレイン領域
（９）（１０）を形成している。This is done at a dose of 5×10″cr11″″, and N+ type source/drain regions (9) and (10) are formed outside by the width of the sidewall film (7).
断上の如く、Ｎ−型のソースドレイン領域（５）＜６＞
上にもゲート電極（８）を有するＩＴＬＤＤ構造のＭＯ
Ｓ半導体装置を形成できる。As shown above, N-type source/drain regions (5) <6>
MO of ITLDD structure with gate electrode (8) also on top
S semiconductor devices can be formed.
（ト）発明の効果
本発明に依れば、サイドウオール膜（７）を高融点金属
またはそのシリサイドで形成しているので、サイドウオ
ール膜（７）をゲート電極（８）の配線材料と兼用でき
、ゲート電極（８）を低抵抗化できる利点を有する。(G) Effects of the Invention According to the present invention, since the sidewall film (7) is formed of a high melting point metal or its silicide, the sidewall film (7) can also be used as the wiring material for the gate electrode (8). This has the advantage that the resistance of the gate electrode (8) can be reduced.
またサイドウオール膜（８）を高融点金属またはシリサ
イドで形成するので、ＷＳｉ＊／ポリシリコンのポリサ
イド構造のＩＴＬＤＤ構造を得られる利点も有する。Furthermore, since the sidewall film (8) is formed of a high melting point metal or silicide, there is also an advantage that an ITLDD structure of a polycide structure of WSi*/polysilicon can be obtained.
第１図Ａ乃至第１図Ｆは本発明によるＭＯ５半導体装置
の製造方法を説明する断面図、第２図Ａ乃至第２図Ｆは
従来のＭＯ３半導体装１δの製造方法を説明する断酷図
である。
（１）は半導体基板、 （２）はゲート絶縁膜、（３）
はポリシリコン層、 （３１）は薄いポリシリコン層、
（３２）は厚いポリシリコン層、 （４）はシリコ
ン酸化膜、（５）（６）はＮ−型のソース、ドレイン領
域、（７）はサイドウオール膜、 （８）はゲート電極
、 （９）（１０）はＮ１型のソース、ドレイン領域
である。1A to 1F are cross-sectional views illustrating a method for manufacturing an MO5 semiconductor device according to the present invention, and FIGS. 2A to 2F are severe views illustrating a conventional method for manufacturing an MO3 semiconductor device 1δ. It is. (1) is a semiconductor substrate, (2) is a gate insulating film, (3)
is a polysilicon layer, (31) is a thin polysilicon layer,
(32) is a thick polysilicon layer, (4) is a silicon oxide film, (5) and (6) are N- type source and drain regions, (7) is a sidewall film, (8) is a gate electrode, (9 )(10) are N1 type source and drain regions.
Claims (1)
てポリシリコン層を形成する工程、 前記ポリシリコン層の予定のチャンネル領域上の部分を
除いて薄くエッチングする工程、 前記厚いポリシリコン層をマスクとして前記薄いポリシ
リコン層および前記ゲート絶縁膜を通して前記半導体基
板表面に低不純物濃度のソースドレイン領域を形成する
工程、 前記厚いポリシリコン層の側面に高融点金属またはその
シリサイドより成るサイドウォール膜を形成する工程、 前記厚いポリシリコン層およびサイドウォール膜をマス
クとして前記ゲート絶縁膜を通して高不純物濃度のソー
スドレイン領域を形成する工程とを有することを特徴と
するＭＯＳ半導体装置の製造方法。(1) A step of forming a polysilicon layer on the surface of a semiconductor substrate of one conductivity type via a gate insulating film, a step of etching the polysilicon layer thinly except for a portion above the intended channel region, and the thick polysilicon layer. forming a source/drain region with a low impurity concentration on the surface of the semiconductor substrate through the thin polysilicon layer and the gate insulating film using the polysilicon layer as a mask; 1. A method for manufacturing a MOS semiconductor device, comprising: forming a source/drain region with a high impurity concentration through the gate insulating film using the thick polysilicon layer and sidewall film as a mask.
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| JP29093187A JPH01133366A (en) | 1987-11-18 | 1987-11-18 | Manufacture of mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29093187A JPH01133366A (en) | 1987-11-18 | 1987-11-18 | Manufacture of mos semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133366A true JPH01133366A (en) | 1989-05-25 |
Family
ID=17762361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29093187A Pending JPH01133366A (en) | 1987-11-18 | 1987-11-18 | Manufacture of mos semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133366A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524984A (en) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Low GIDLMOSFET structure and manufacturing method |
| EP2447773A1 (en) | 2010-11-02 | 2012-05-02 | Fujifilm Corporation | Photosensitive resin composition, method for producing pattern, MEMS structure, method for producing the structure, method for dry etching, method for wet etching, MEMS shutter device, and image display apparatus |
| CN105742299A (en) * | 2016-05-16 | 2016-07-06 | 京东方科技集团股份有限公司 | Pixel unit as well as manufacturing method, array substrate and display device thereof |
-
1987
- 1987-11-18 JP JP29093187A patent/JPH01133366A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524984A (en) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Low GIDLMOSFET structure and manufacturing method |
| JP4678875B2 (en) * | 2003-01-15 | 2011-04-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | MOSFET device with low gate induced drain leakage (GIDL) current |
| EP2447773A1 (en) | 2010-11-02 | 2012-05-02 | Fujifilm Corporation | Photosensitive resin composition, method for producing pattern, MEMS structure, method for producing the structure, method for dry etching, method for wet etching, MEMS shutter device, and image display apparatus |
| CN105742299A (en) * | 2016-05-16 | 2016-07-06 | 京东方科技集团股份有限公司 | Pixel unit as well as manufacturing method, array substrate and display device thereof |
| US10416515B2 (en) | 2016-05-16 | 2019-09-17 | Boe Technology Group Co., Ltd. | Pixel unit, array substrate, and display device, and fabrication methods thereof |
| CN105742299B (en) * | 2016-05-16 | 2019-11-29 | 京东方科技集团股份有限公司 | A kind of pixel unit and preparation method thereof, array substrate and display device |
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