JPH01106247A - Memory card - Google Patents
Memory cardInfo
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- JPH01106247A JPH01106247A JP62265592A JP26559287A JPH01106247A JP H01106247 A JPH01106247 A JP H01106247A JP 62265592 A JP62265592 A JP 62265592A JP 26559287 A JP26559287 A JP 26559287A JP H01106247 A JPH01106247 A JP H01106247A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶素子を用い、誤り訂正機能を有する
記憶装置のメモリカードに関し、特に記憶素子の障害時
に於けるチップ切替え手段の構成をとっているメモリカ
ードに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a memory card of a storage device using a semiconductor storage element and having an error correction function, and in particular to a structure of a chip switching means in the event of a failure of the storage element. Regarding memory cards.
近年は、コンピュータシステムの信顆度向上の一環とし
て、主記憶装置に於ける１ビット誤り訂正・２ビット誤
り検出符号（ＳＥＣ−ＤＥＤ）方式は今や当り前となり
、今後は固定単一ビット障害、をシステム運用中に於い
て放置しておくのではなく、いかにシステム運用をスト
ップせずして当該障害ビットの除去を代替えビットへ移
行させるかが問題となってきている。In recent years, as part of efforts to improve the reliability of computer systems, the 1-bit error correction/2-bit error detection code (SEC-DED) method in main memory has become commonplace, and fixed single-bit failures will be eliminated in the future. The problem has become how to shift the removal of the faulty bit to a replacement bit without stopping the system operation, rather than leaving it as is while the system is in operation.
従来の記憶装置では、単一ビット障害が発生した場合に
は、ＥＣＣに依り障害時のアドレス情報とビット位置情
報を一時保持回路に登録すると共に、システム全般のサ
ービス支援を行うサービスプロセッサ（ｓｖｐ）に通知
を行い、保持回路上の情報を転送し、ＳＶＰ内の記憶部
に登録しておき、定期保守時に保守員に依ってＳＶＰ内
の１ビット障害時の履歴情報を採取して記憶装置の電源
を遮断し、障害ビットに対応するメモリカードの交換を
行って対処している。In conventional storage devices, when a single bit failure occurs, a service processor (SVP) registers the address information and bit position information at the time of failure in a temporary holding circuit using ECC, and also provides service support for the overall system. The information on the holding circuit is transferred and registered in the storage section of the SVP, and during regular maintenance, maintenance personnel collect history information of 1-bit failures in the SVP and store it in the storage device. The problem was resolved by cutting off the power and replacing the memory card corresponding to the faulty bit.
此の様な対応に於ては、２４時間運転等のシステムでは
、仮に１ビット固定障害のまま、運転していてデータ系
の共通制御回路や、あるいは、記憶部で障害ビットと同
じワード線上にある他のビット（記憶素子）で間欠的に
１ビット障害が発生すると、複数ビット障害となり、場
合によってはシステムダウンに波及する恐れがある。従
って、此の様な場合には、１ビット固定障害が検出され
た場合には、即、何等かの方法で代替用ビット（記憶素
子）に切り替える事が望まれる。In dealing with this, in a system that operates 24 hours a day, if a single bit is fixedly faulty and the system is running, the common control circuit of the data system, or the memory section, is connected to the same word line as the faulty bit. If a one-bit failure occurs intermittently in some other bit (storage element), it becomes a multiple-bit failure, and in some cases, there is a possibility that the system will go down. Therefore, in such a case, when a fixed 1-bit failure is detected, it is desirable to immediately switch to an alternative bit (storage element) by some method.
本発明のメモリカードは、誤り訂正機能を有する記憶装
置に用いられ、データの記憶保持を行う半導体記憶素子
のアレイを１チツプＸ（Ｎ＋１）ビット構成とし、此等
アレイに対して、パッケージ端子からのアドレス信号及
び動作タイミングを供給する手段と、端子からの書込デ
ータ（Ｎビット）を、各アレイに対して供給する手段と
共に、第１の選択回路にも供給し、本回路の出力を前記
アレイの付加１ビットの記憶素子へ転送する手段と、ア
レイからの各記憶素子の読出データ（Ｎビット）と付加
記憶素子からの読出データ（１ビット）とを各々第２の
選択回路へ供給し、この回路出力を端子へ転送する手段
と、前記付加記憶素子の読出データと当該ビットへ振り
分けを行われている対応する前記アレイの記憶素子の読
出データとを各々入力とし、端子からの制御信号に依り
比較一致を行う回路と、この回路出力を端子へ転送する
手段と、端子から供給されるビット選択を前記第１およ
び第２の選択回路へ供給する手段と、端子から供給され
る選択制御信号を前記第２の選択回路へ供給する手段か
ら成る構成を有する。The memory card of the present invention is used in a storage device having an error correction function, and has an array of semiconductor memory elements for storing and retaining data in a 1-chip x (N+1) bit configuration, and the array is connected to a package terminal from a package terminal. means for supplying address signals and operation timings, and means for supplying write data (N bits) from the terminals to each array, and also to the first selection circuit, and the output of this circuit is supplied to the first selection circuit. means for transferring data to an additional 1-bit storage element of the array; supplying read data (N bits) of each storage element from the array and read data (1 bit) from the additional storage element to a second selection circuit; , a means for transferring this circuit output to a terminal, inputting the read data of the additional memory element and the read data of the corresponding memory element of the array that is distributed to the bit, and transmitting a control signal from the terminal. a circuit for performing a comparison match based on the circuit, means for transferring the output of this circuit to a terminal, means for supplying a bit selection supplied from the terminal to the first and second selection circuits, and a selection control supplied from the terminal. It has a configuration comprising means for supplying a signal to the second selection circuit.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図に本発明の一実施例であるメモリカードの構成を
示し、以下比等の構成並びに機能について説明する。FIG. 1 shows the structure of a memory card which is an embodiment of the present invention, and the structure and functions, such as ratios, will be explained below.
１−１・・・Ｉ Ｎ＋１はデータの記憶保持機能を有
する記憶素子であり、特に１−Ｎや１は他の１−１・・
・ＩＮの内、固定障害が発生した場合に、当該記憶素子
を切り離して代替用ビットに置換される付加ビット記憶
素子である。２−！・・・２ｐｉは制御部より供給され
る書込みデータビット情報であり、此等は各々対応する
記憶素子１−、・・・ＩＮの書込データビンに印加され
ると共に、５の第１の選択回路にも印加される。３およ
び４は各々記憶素子に印加されるアドレス情報および動
作タイミング信号である。1-1...I N+1 is a memory element that has a data storage function, and in particular, 1-N and 1 are used for other 1-1...
・This is an additional bit storage element in the IN that, when a fixed failure occurs, the storage element is separated and replaced with an alternative bit. 2-! ...2pi is write data bit information supplied from the control unit, and these are applied to the write data bins of the corresponding storage elements 1-, ...IN, respectively, and are applied to the first selection of 5. Also applied to the circuit. 3 and 4 are address information and operation timing signals applied to the storage element, respectively.
６−１・・・６Ｎや、は記憶素子から出力される読出デ
ータビット情報であり、此等は第２の選択回路である７
−１・・・７Ｎの一方の入力に印加される。８＋・・・
８ｓは第２の選択回路の出力であり、各々制御部へ転送
されるメモリカードからの読出データビット情報である
。１０はメモリカード内の固定障害ビット位置指定を行
うデコーダ回路であり、９−１・・・９Ｎはデコーダ回
路１０の出力であり、各々７１・・・７Ｎの選択回路の
切り否信号となる。１１は第１の選択回路５の出力信号
であり、付加ビット記憶素子への書込データビット信号
である。6-1...6N are read data bit information output from the storage element, and these are the second selection circuit 7.
-1...7N is applied to one input. 8+...
8s is the output of the second selection circuit, and is read data bit information from the memory card, which is transferred to each control section. 10 is a decoder circuit for specifying the position of a fixed failure bit in the memory card, and 9-1...9N are outputs of the decoder circuit 10, which serve as turn-off signals for the selection circuits 71...7N, respectively. 11 is an output signal of the first selection circuit 5, which is a write data bit signal to the additional bit storage element.
１２は制御部より印加される信号で、カードに搭載され
ている記憶素子の内、障害ビットに対する指定信号とな
る。１３は、−時保持回路であり、障害ビット指定信号
１２を記憶しておく。１４は一時保持回路１３の出力で
あり、第１の選択回路５の切替信号になると共に、デコ
ーダ回路１０へ入力される。１５は制御部より印加され
る制御信号であり、デコーダ回路１０へ印加され、出力
９１・・・９Ｎのイネーブル信号となる。Reference numeral 12 is a signal applied by the control unit, which is a designation signal for a faulty bit in the memory element mounted on the card. Reference numeral 13 denotes a negative time holding circuit, which stores the failure bit designation signal 12. 14 is the output of the temporary holding circuit 13, which serves as a switching signal for the first selection circuit 5 and is also input to the decoder circuit 10. Reference numeral 15 denotes a control signal applied from the control section, which is applied to the decoder circuit 10 and becomes an enable signal for the outputs 91 . . . 9N.
１つは付加記憶素子の読出データと１−１ ・・・ＩＮ
の内の任意の１ビットの記憶素子の（本実施例では、１
−１に対応するビットと付加ビットを同じにしている）
読出データとを各々入力とし、制御部より転送される制
御ストローブ信号１８に依って両者入力の比較一致を行
う一致回路であり、その出力を２０として制御部へ転送
する。One is the read data of the additional storage element and 1-1...IN
of any 1 bit storage element (in this example, 1
The bit corresponding to -1 and the additional bit are the same)
This is a matching circuit which takes read data as input and compares and matches both inputs based on a control strobe signal 18 transferred from the control section, and transfers the output as 20 to the control section.
以上述べたメモリカードの構成に於いて、以下メモリカ
ードが装置に於いて運用されていて、仮に１−１の記憶
素子が固定単一ビット障害が発生した場合の代替付加ビ
ット記憶素子Ｉ Ｎ＋１へ切り替える方法について説
明する。In the configuration of the memory card described above, if the memory card is operated in the device and a fixed single bit failure occurs in the storage element 1-1, the alternative additional bit storage element I N+1 is used. We will explain how to switch.
先ず、障害が無い場合の動作に於いては、制御部よりビ
ット選択信号１２を書込データ２−１が付加記憶素子へ
印加される様に第１選択回路５に与えておき、１−１と
１−ｓ＋４の各々の記憶素子からの読出しデータを、−
数回路１９に印加されている様にしておき、又、読出動
作に於いては、制御部より読出データストローブ信号１
８が転送される様にしておく。従って、付加記憶素子を
含む記憶素子群については、通常の書込動作、及び読出
動作が実行される。即ち、付加記憶素子については、他
の記憶素子群が書込動作を実行している場合には、１−
、へ書込まれるデータと同じデータが書込れる事になる
。First, in the operation when there is no fault, the bit selection signal 12 is applied from the control section to the first selection circuit 5 so that the write data 2-1 is applied to the additional storage element. and 1-s+4, the read data from each storage element is -
In addition, in the read operation, the read data strobe signal 1 is applied to the control section 19.
8 will be transferred. Therefore, normal write and read operations are performed on the memory element group including the additional memory element. That is, for the additional memory element, if another memory element group is executing a write operation, 1-
The same data will be written to .
一方、他の記憶素子が読出動作を実行する場合には、付
加記憶素子も読出し動作を行い、対応するビットの１−
１の付加記憶素子と、読出データが一致回路１９に入力
され、読出データスロトーブ信号１８に依り、その時の
両者の論理値一致／不一致の結果が制御部に２０の信号
を通して報告される。即ち、通常動作（書込／読出動作
）に於いては、代替用付加記憶素子は、そのメモリカー
ドにアクセスされた番地に対してｉｓと同じ書込み・読
出し動作が実施されて診断検査を行い、予め代替付加記
憶素子の正常性を検査している。On the other hand, when another storage element performs a read operation, the additional storage element also performs a read operation, and the corresponding bit is set to 1-1.
The additional memory element No. 1 and the read data are inputted to the matching circuit 19, and the result of whether the logical values of the two match or do not match at that time is reported to the control section through the signal No. 20, depending on the read data slottobe signal 18. That is, in normal operation (write/read operation), the alternative additional storage element performs a diagnostic test by performing the same write/read operation as IS for the address accessed on the memory card. The normality of the alternative additional storage element is checked in advance.
この検査結果は、制御部に転送され、ここで監視されて
いる。従って、制御部に於いては、メモリカードの付加
記憶素子に障害が無い状態で、他の記憶素子に固定単一
ビット障害があれば、その障害記憶素子を付加記憶素子
に切替える事が可能となる。The test results are transferred to the control unit and monitored there. Therefore, in the control unit, if there is a fixed single bit failure in another storage element while there is no failure in the additional storage element of the memory card, it is possible to switch the faulty storage element to the additional storage element. Become.
一方、付加記憶素子で障害がある場合で、他の記憶素子
に障害があれば、切り替えは不可能となる。On the other hand, if there is a failure in the additional memory element and another memory element has a failure, switching becomes impossible.
次に、切り替えの方法について説明する。Next, the switching method will be explained.
先ず、制御部から制御信号１５を“０″として印加され
、且つ、障害ビット指定信号１２が１−１に対応する情
報がメモリカードに印加される。その後、制御部は１−
！に付与されている全アドレス空間を再書込・読出動作
にして、逐次、アドレスを昇順して読出し、・その読出
データを誤り訂正回路へ印加して障害ビットの情報を訂
正す。First, the control signal 15 is applied as "0" from the control section, and information corresponding to the failure bit designation signal 12 being 1-1 is applied to the memory card. After that, the control unit 1-
! The entire address space assigned to the address space is rewritten and read, and the addresses are sequentially read in ascending order.The read data is applied to the error correction circuit to correct the information of the faulty bit.
る。尚、この読出動作の場合には、メモリカード上の１
−１・・・ＩＮの記憶情報が各々７−１ ・・・７Ｎを
経て制御部へ送られる（即ち、デコーダ回路１０はイネ
ーブル信号１５が論理値“０″となっている為、第２の
選択回路は各々６−！ ・・・６Ｎを出力する）。Ru. In addition, in the case of this read operation, 1 on the memory card
-1...IN storage information is sent to the control unit via 7-1...7N (that is, the decoder circuit 10 uses the second The selection circuits each output 6-!...6N).
一方、再書込読出動作を行っている為、アクセスアドレ
スの読出データは誤り訂正回路を経て、再びＥＣＣ符号
を発生してメモリカードに書込む為、１＋の記憶素子に
対するビットの誤りを訂正され、そのビットへの書込デ
ータは第１の選択回路５に於て、出力は２−１に対応す
るビット情報となって出力される。即ち、１−１の障害
ビットはＩ Ｎ＋１の付加記憶素子へ書き込まれるこ
とになる。On the other hand, since a rewrite/read operation is being performed, the read data at the access address passes through an error correction circuit, generates an ECC code again, and writes it to the memory card, so the bit error in the 1+ storage element is corrected. , the write data to that bit is outputted in the first selection circuit 5 as bit information corresponding to 2-1. That is, the 1-1 faulty bits will be written to the I N+1 additional storage element.
この様な再書込読出動作を１−１の全アドレス空間につ
いて実行すれば、１−１の全データはＩ Ｎ＋１へ訂
正されて書込まれる。従って、この時点で障害ビットは
メモリカード上から無くなる事になり、その後の動作と
しては、読出データビットの置換を１−１の出力データ
を外部制御部へ転送するのではなく、１−１に対しては
ＩＮ＋□からの読出データに転送する様にイネーブル信
号１５を１′°として印加されれば、制御部に対しては
、通常の運用と同じ読出データを送る事が可能となる。If such a rewrite/read operation is executed for the entire address space of 1-1, all the data of 1-1 will be corrected and written to IN+1. Therefore, at this point, the faulty bit disappears from the memory card, and the subsequent operation is to replace the read data bit with 1-1 instead of transferring the output data of 1-1 to the external control unit. On the other hand, if the enable signal 15 is applied at 1'° so as to transfer the read data from IN+□, it becomes possible to send the same read data to the control unit as in normal operation.
以上説明したように本発明は、メモリカード内に交換用
記憶素子を付加すると共に、当該記憶素子の診断回路を
具備することにより、装置当りの記憶素子の固定障害時
に於ける切替用記憶素子を多く備える事が可能で、且つ
、切替え前に此等の記憶素子の診断が可能であり、装置
或はシステムの信頼度を向上させる事が出来るという効
果がある。As explained above, the present invention adds a replacement memory element to the memory card and also includes a diagnostic circuit for the memory element, thereby making it possible to replace the memory element for switching in the event of a fixed failure of the memory element per device. It is possible to have a large number of storage elements, and it is also possible to diagnose these storage elements before switching, which has the effect of improving the reliability of the device or system.
第１図は本発明の一実施例のメモリカード内の構成図で
ある。
Ｉｓ・・・１−Ｎ＋１・・・記憶素子、２＋・・・２ｓ
・・・制御装置から供給される書込データ、３・・・ア
ドレス信号線、４・・・動作タイミング信号線、５・・
・書込データのビット選択回路（第１選択回路）、６−
１・・・６ Ｎｉｌ・・・記憶素子からの読出データ
、７−１・・・７Ｎ・・・読出データのビット選択回路
（第２選択回路）、８−１・・・８Ｎ・・・制御装置へ
の読出データ、９−１・・・９Ｎ・・・読出データビッ
トの選択信号、１０・・・デコーダ回路、１１・・・付
加記憶素子への書込データ、１２・・・制御装置からの
ビット選択信号、１３・・・−時保持回路、１４・・・
１３の出力信号、１５・・・１０に供給するイネーブル
選択制御信号、１８・・・制御装置より供給されるスト
ローブ制御信号、１９・・・比較−数回路、２０・・・
−数回路出力信号。FIG. 1 is a diagram showing the internal structure of a memory card according to an embodiment of the present invention. Is...1-N+1...Storage element, 2+...2s
...Write data supplied from the control device, 3.Address signal line, 4.Operation timing signal line, 5..
・Write data bit selection circuit (first selection circuit), 6-
1...6 Nil...Read data from storage element, 7-1...7N...Read data bit selection circuit (second selection circuit), 8-1...8N...Control Read data to the device, 9-1... 9N... Read data bit selection signal, 10... Decoder circuit, 11... Write data to the additional storage element, 12... From the control device bit selection signal, 13... - time holding circuit, 14...
13 output signal, 15... enable selection control signal supplied to 10, 18... strobe control signal supplied from the control device, 19... comparison-number circuit, 20...
-Several circuit output signals.
Claims (1)
、データの記憶保持を行う半導体記憶素子のアレイを１
チップ×（Ｎ＋１）ビット構成とし、此等アレイに対し
て端子からのアドレス信号および動作タイミングを供給
する手段と、端子からの書込データ（Ｎビット）を、前
記各アレイに対して供給する手段と共に第１の選択回路
にも供給し、この回路の出力を前記アレイの付加１ビッ
トの記憶素子へ転送する手段と、前記アレイからの各読
出データ（Ｎビット）と前記付加記憶素子からの読出デ
ータ（１ビット）とを各々第２の選択回路へ供給し、こ
の回路の出力を端子へ転送する手段と、端子から供給さ
れるビット選択信号および選択制御信号を前記第１およ
び第２の選択回路へ供給する手段と、前記付加記憶素子
の読出データと当該ビットに対応するアレイの記憶素子
の読出データとを各々入力として此等の間で比較出力を
行う一致回路とを含んで構成される事を特徴とするメモ
リカード。In a memory card, which is a storage device with an error correction function, an array of semiconductor storage elements that stores and retains data is used.
It has a chip×(N+1) bit configuration, and means for supplying address signals and operation timing from terminals to these arrays, and means for supplying write data (N bits) from the terminals to each of the arrays. and a means for transmitting the output of the circuit to an additional 1-bit storage element of the array; and means for transmitting each read data (N bits) from the array and from the additional storage element; means for supplying data (1 bit) to each second selection circuit and transferring the output of this circuit to a terminal; and means for transmitting a bit selection signal and a selection control signal supplied from the terminal to the first and second selection circuits; and a matching circuit that inputs the read data of the additional memory element and the read data of the memory element of the array corresponding to the bit and compares and outputs the data between them. A memory card that features:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265592A JPH01106247A (en) | 1987-10-20 | 1987-10-20 | Memory card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265592A JPH01106247A (en) | 1987-10-20 | 1987-10-20 | Memory card |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01106247A true JPH01106247A (en) | 1989-04-24 |
Family
ID=17419262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62265592A Pending JPH01106247A (en) | 1987-10-20 | 1987-10-20 | Memory card |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01106247A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312757A (en) * | 1989-06-09 | 1991-01-21 | Nec Corp | Memory card |
| JPH04312146A (en) * | 1991-04-11 | 1992-11-04 | Mitsubishi Electric Corp | Recording device and array type recording device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672359A (en) * | 1979-11-17 | 1981-06-16 | Fujitsu Ltd | Supervising system for spare unit |
| JPS5958697A (en) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | Memory control system |
-
1987
- 1987-10-20 JP JP62265592A patent/JPH01106247A/en active Pending
Patent Citations (2)
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| JPS5672359A (en) * | 1979-11-17 | 1981-06-16 | Fujitsu Ltd | Supervising system for spare unit |
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