JP7388216B2

JP7388216B2 - nitride semiconductor device

Info

Publication number: JP7388216B2
Application number: JP2020017335A
Authority: JP
Inventors: 健太渡邉; 峰司大川
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2020-02-04
Filing date: 2020-02-04
Publication date: 2023-11-29
Anticipated expiration: 2040-02-04
Also published as: JP2021125536A

Description

本明細書が開示する技術は、窒化物半導体装置に関する。 The technology disclosed in this specification relates to a nitride semiconductor device.

特許文献１には、ｐ型ＧａＮとｎ型ＡｌＧａＮとゲート絶縁膜とゲート電極が積層したチャネル部を備える窒化物半導体装置が開示されている。 Patent Document 1 discloses a nitride semiconductor device including a channel portion in which p-type GaN, n-type AlGaN, a gate insulating film, and a gate electrode are laminated.

特開２００４－２６０１４０号公報Japanese Patent Application Publication No. 2004-260140

特許文献１の窒化物半導体装置は、ｐ型ＧａＮとｎ型ＡｌＧａＮの間の界面近傍に生成される２次元電子ガス層をチャネルとして利用することができる。よりオン抵抗の低い窒化物半導体装置が必要とされている。 The nitride semiconductor device of Patent Document 1 can utilize a two-dimensional electron gas layer generated near the interface between p-type GaN and n-type AlGaN as a channel. Nitride semiconductor devices with lower on-resistance are needed.

本明細書が開示する窒化物半導体装置は、第１ボディ部分と第２ボディ部分とゲート絶縁膜とゲート電極が積層したチャネル部を備えることができる。前記第１ボディ部分は、ｐ型の窒化物半導体である。前記第２ボディ部分は、前記第１ボディ部分よりもバンドギャップが広いｐ型の窒化物半導体である。 The nitride semiconductor device disclosed in this specification can include a channel portion in which a first body portion, a second body portion, a gate insulating film, and a gate electrode are stacked. The first body portion is a p-type nitride semiconductor. The second body portion is a p-type nitride semiconductor having a wider band gap than the first body portion.

上記窒化物半導体装置は、前記第１ボディ部分と前記第２ボディ部分の間の界面近傍に生成される２次元電子ガス層をチャネルとして利用することができる。さらに、上記窒化物半導体装置は、前記第２ボディ部分と前記ゲート絶縁膜の間の界面近傍に生成される反転層もチャネルとして利用することができる。このように、上記窒化物半導体装置は、２次元電子ガス層と反転層のダブルチャネル構造を有している。この結果、上記窒化物半導体装置は、低いオン抵抗という特性を有することができる。 The nitride semiconductor device can utilize a two-dimensional electron gas layer generated near the interface between the first body portion and the second body portion as a channel. Further, in the nitride semiconductor device, an inversion layer generated near the interface between the second body portion and the gate insulating film can also be used as a channel. As described above, the nitride semiconductor device has a double channel structure including a two-dimensional electron gas layer and an inversion layer. As a result, the nitride semiconductor device can have a characteristic of low on-resistance.

窒化物半導体装置の一実施形態の要部断面図を模式的に示す。1 schematically shows a cross-sectional view of a main part of an embodiment of a nitride semiconductor device. チャネル部の要部拡大断面図を模式的に示す。FIG. 3 schematically shows an enlarged cross-sectional view of a main part of a channel part. 図１の窒化物半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。2 schematically shows a cross-sectional view of a main part in one manufacturing process of the method for manufacturing the nitride semiconductor device of FIG. 1. FIG. 図１の窒化物半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。2 schematically shows a cross-sectional view of a main part in one manufacturing process of the method for manufacturing the nitride semiconductor device of FIG. 1. FIG. 図１の窒化物半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。2 schematically shows a cross-sectional view of a main part in one manufacturing process of the method for manufacturing the nitride semiconductor device of FIG. 1. FIG. 図１の窒化物半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。2 schematically shows a cross-sectional view of a main part in one manufacturing process of the method for manufacturing the nitride semiconductor device of FIG. 1. FIG.

以下、図面を参照して本実施形態の半導体装置を説明する。各図面において、図示明瞭化を目的とし、共通する構成要素についてはそれらの１つの構成要素にのみ符号を付すことがある。 The semiconductor device of this embodiment will be described below with reference to the drawings. In each drawing, for the purpose of clarity of illustration, only one common component may be labeled with a reference numeral.

図１に、窒化物半導体装置１の要部断面図を示す。窒化物半導体装置１は、窒化物半導体層２０、窒化物半導体層２０の裏面を被覆するように設けられているドレイン電極３２、窒化物半導体層２０の表面を被覆するように設けられているソース電極３４、及び、窒化物半導体層２０の表面上の一部に設けられている絶縁ゲート部３６を備えている。窒化物半導体層２０は、ＧａＮ基板１２とＧａＮエピ層１４とＡｌＧａＮエピ層１６が積層して構成された半導体層であり、ｎ型のドレイン領域２１、ｎ型のドリフト領域２２、ｎ型のＪＦＥＴ領域２３、ｐ型のボディ領域２４、ｎ型のソース領域２５、及び、ｐ型のボディコンタクト領域２６を有している。ＧａＮ基板１２とＧａＮエピ層１４は、窒化ガリウム（ＧａＮ）を材料としている。ＡｌＧａＮエピ層１６は、窒化アルミニウムガリウム（Ａｌ_ＸＧａ_１－ＸＮ（０＜Ｘ＜１））を材料としている。 FIG. 1 shows a cross-sectional view of essential parts of a nitride semiconductor device 1. As shown in FIG. The nitride semiconductor device 1 includes a nitride semiconductor layer 20, a drain electrode 32 provided to cover the back surface of the nitride semiconductor layer 20, and a source provided to cover the surface of the nitride semiconductor layer 20. It includes an electrode 34 and an insulated gate portion 36 provided on a portion of the surface of the nitride semiconductor layer 20 . The nitride semiconductor layer 20 is a semiconductor layer formed by laminating a GaN substrate 12, a GaN epitaxial layer 14, and an AlGaN epitaxial layer 16, and includes an n-type drain region 21, an n-type drift region 22, and an n-type JFET. It has a region 23, a p-type body region 24, an n-type source region 25, and a p-type body contact region 26. The GaN substrate 12 and the GaN epitaxial layer 14 are made of gallium nitride (GaN). The AlGaN epitaxial layer 16 is made of aluminum gallium nitride (Al _x Ga _1-x N (0<X<1)).

ドレイン領域２１は、窒化物半導体層２０の裏面に露出する位置に設けられており、ドレイン電極３２にオーミック接触している。後述するように、ドレイン領域２１は、ＧａＮエピ層１４とＡｌＧａＮエピ層１６をエピタキシャル成長させるための基板として準備された部分である。 Drain region 21 is provided at a position exposed on the back surface of nitride semiconductor layer 20 and is in ohmic contact with drain electrode 32 . As will be described later, the drain region 21 is a portion prepared as a substrate for epitaxially growing the GaN epi layer 14 and the AlGaN epi layer 16.

ドリフト領域２２は、ドレイン領域２１上に設けられており、ドレイン領域２１とＪＦＥＴ領域２３の間、且つ、ドレイン領域２１とボディ領域２４の間に配置されている。ドリフト領域２２のｎ型不純物の濃度は、ドレイン領域２１よりも薄い。ドリフト領域２２は、ＧａＮエピ層１４に設けられている。 The drift region 22 is provided on the drain region 21 and is arranged between the drain region 21 and the JFET region 23 and between the drain region 21 and the body region 24. The concentration of n-type impurities in the drift region 22 is lower than that in the drain region 21. Drift region 22 is provided in GaN epilayer 14 .

ＪＦＥＴ領域２３は、ドリフト領域２２上に設けられており、ドリフト領域２２の表面から窒化物半導体層２０の表面、即ちＡｌＧａＮエピ層１６の表面まで厚み方向に延びており、ドリフト領域２２の表面から突出した形態を有している。換言すると、ＪＦＥＴ領域２３は、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２まで延びている。この例では、ＪＦＥＴ領域２３の不純物濃度は、ドリフト領域２２の不純物濃度と等しく、ドリフト領域２２の一部と言うことができる。ＪＦＥＴ領域２３は、ＧａＮエピ層１４とＡｌＧａＮエピ層１６に跨って設けられている。 The JFET region 23 is provided on the drift region 22 and extends in the thickness direction from the surface of the drift region 22 to the surface of the nitride semiconductor layer 20, that is, the surface of the AlGaN epitaxial layer 16. It has a prominent shape. In other words, JFET region 23 extends from the surface of nitride semiconductor layer 20 through body region 24 to drift region 22 . In this example, the impurity concentration of the JFET region 23 is equal to the impurity concentration of the drift region 22, and can be said to be a part of the drift region 22. The JFET region 23 is provided spanning the GaN epi layer 14 and the AlGaN epi layer 16.

ボディ領域２４は、ドリフト領域２２上に設けられており、ＪＦＥＴ領域２３の側面に隣接している。ボディ領域２４は、ＧａＮエピ層１４とＡｌＧａＮエピ層１６に跨って設けられている。 Body region 24 is provided on drift region 22 and adjacent to the side surface of JFET region 23 . The body region 24 is provided spanning the GaN epi layer 14 and the AlGaN epi layer 16.

ソース領域２５は、ボディ領域２４上に設けられており、ボディ領域２４によってドリフト領域２２及びＪＦＥＴ領域２３から隔てられている。ソース領域２５は、ＧａＮエピ層１４とＡｌＧａＮエピ層１６に跨って設けられている。換言すると、ソース領域２５は、ＡｌＧａＮエピ層１６の表面からＧａＮエピ層１４とＡｌＧａＮエピ層１６の界面を超えて形成されており、ＡｌＧａＮエピ層１６の膜厚よりも厚く形成されている。ソース領域２５は、ソース電極３４にオーミック接触している。 Source region 25 is provided on body region 24 and separated from drift region 22 and JFET region 23 by body region 24 . The source region 25 is provided spanning the GaN epi layer 14 and the AlGaN epi layer 16. In other words, the source region 25 is formed from the surface of the AlGaN epi layer 16 beyond the interface between the GaN epi layer 14 and the AlGaN epi layer 16, and is formed thicker than the AlGaN epi layer 16. Source region 25 is in ohmic contact with source electrode 34 .

ボディコンタクト領域２６は、ボディ領域２４上に設けられている。ボディコンタクト領域２６は、ＧａＮエピ層１４とＡｌＧａＮエピ層１６に跨って設けられている。換言すると、ボディコンタクト領域２６は、ＡｌＧａＮエピ層１６の表面からＧａＮエピ層１４とＡｌＧａＮエピ層１６の界面を超えて形成されており、ＡｌＧａＮエピ層１６の膜厚よりも厚く形成されている。ボディコンタクト領域２６は、ソース電極３４にオーミック接触している。 Body contact region 26 is provided on body region 24 . The body contact region 26 is provided spanning the GaN epi layer 14 and the AlGaN epi layer 16. In other words, the body contact region 26 is formed from the surface of the AlGaN epi layer 16 beyond the interface between the GaN epi layer 14 and the AlGaN epi layer 16, and is formed thicker than the AlGaN epi layer 16. Body contact region 26 is in ohmic contact with source electrode 34 .

絶縁ゲート部３６は、窒化物半導体層２０の表面上の一部、すなわち、ＡｌＧａＮエピ層１６の表面上の一部に設けられており、酸化シリコンのゲート絶縁膜３６ａ及びポリシリコンのゲート電極３６ｂを有する。ゲート電極３６ｂは、ＪＦＥＴ領域２３とソース領域２５を隔てる部分のボディ領域２４、及び、ＪＦＥＴ領域２３にゲート絶縁膜３６ａを介して対向している。 The insulated gate portion 36 is provided on a portion of the surface of the nitride semiconductor layer 20, that is, a portion of the surface of the AlGaN epitaxial layer 16, and is provided with a silicon oxide gate insulating film 36a and a polysilicon gate electrode 36b. has. The gate electrode 36b faces the body region 24 separating the JFET region 23 and the source region 25 and the JFET region 23 with the gate insulating film 36a interposed therebetween.

図２に、ＪＦＥＴ領域２３とソース領域２５の間に位置するチャネル部の要部拡大断面図を示す。図２に示されるように、ＪＦＥＴ領域２３とソース領域２５の間に位置するボディ領域２４の部分は、ＧａＮエピ層１４で構成される第１ボディ部分２４ａとＡｌＧａＮエピ層１６で構成される第２ボディ部分２４ｂを有している。このように、チャネル部は、第１ボディ部分２４ａと第２ボディ部分２４ｂとゲート絶縁膜３６ａとゲート電極３６ｂが積層して構成されている。 FIG. 2 shows an enlarged sectional view of a main part of the channel portion located between the JFET region 23 and the source region 25. As shown in FIG. 2, a portion of the body region 24 located between the JFET region 23 and the source region 25 has a first body portion 24a made of a GaN epi layer 14 and a first body portion 24a made of an AlGaN epi layer 16. It has two body parts 24b. In this way, the channel portion is configured by laminating the first body portion 24a, the second body portion 24b, the gate insulating film 36a, and the gate electrode 36b.

次に、窒化物半導体装置１の動作を説明する。使用時には、ドレイン電極３２に正電圧が印加され、ソース電極３４が接地される。ゲート電極３６ｂにゲート閾値電圧よりも高い正電圧が印加されると、図２に示されるように、第２ボディ部分２４ｂとゲート絶縁膜３６ａの間の界面近傍に反転層が形成される。さらに、窒化物半導体装置１では、ＧａＮエピ層１４で構成される第１ボディ部分２４ａとＡｌＧａＮエピ層１６で構成される第２ボディ部分２４ｂがヘテロ接合を形成していることから、第１ボディ部分２４ａと第２ボディ部分２４ｂの間の界面近傍に２次元電子ガス層が生成される。これら反転層と２次元電子ガス層を介してソース領域２５からＪＦＥＴ領域２３に電子が流入する。ＪＦＥＴ領域２３に流入した電子は、そのＪＦＥＴ領域２３を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通し、窒化物半導体装置１がターンオンする。ゲート電極３６ｂが接地されると、反転層及び２次元電子ガス層が消失し、窒化物半導体装置１がターンオフする。このように、窒化物半導体装置１は、ゲート電極３６ｂに印加する電圧に基づいてドレイン電極３２とソース電極３４の間のオンとオフを切り換えるスイッチング動作を実行することができる。 Next, the operation of nitride semiconductor device 1 will be explained. In use, a positive voltage is applied to the drain electrode 32 and the source electrode 34 is grounded. When a positive voltage higher than the gate threshold voltage is applied to the gate electrode 36b, an inversion layer is formed near the interface between the second body portion 24b and the gate insulating film 36a, as shown in FIG. Furthermore, in the nitride semiconductor device 1, since the first body portion 24a made of the GaN epi layer 14 and the second body portion 24b made of the AlGaN epi layer 16 form a heterojunction, the first body portion 24a A two-dimensional electron gas layer is generated near the interface between the portion 24a and the second body portion 24b. Electrons flow from the source region 25 to the JFET region 23 via the inversion layer and the two-dimensional electron gas layer. The electrons flowing into the JFET region 23 flow vertically through the JFET region 23 toward the drain electrode 32 . As a result, the drain electrode 32 and the source electrode 34 are electrically connected, and the nitride semiconductor device 1 is turned on. When the gate electrode 36b is grounded, the inversion layer and the two-dimensional electron gas layer disappear, and the nitride semiconductor device 1 is turned off. In this way, the nitride semiconductor device 1 can perform a switching operation of switching on and off between the drain electrode 32 and the source electrode 34 based on the voltage applied to the gate electrode 36b.

図２を参照して説明したように、窒化物半導体装置１では、第２ボディ部分２４ｂがｐ型で構成されていることから、第２ボディ部分２４ｂとゲート絶縁膜３６ａの間の界面近傍に反転層が形成される。さらに、第１ボディ部分２４ａと第２ボディ部分２４ｂの間のヘテロ接合の界面近傍に２次元電子ガス層が生成される。このように、窒化物半導体装置１は、反転層と２次元電子ガス層のダブルチャネル構造を有していることから、低いオン抵抗という特性を有することができる。 As described with reference to FIG. 2, in the nitride semiconductor device 1, since the second body portion 24b is made of p-type, the An inversion layer is formed. Furthermore, a two-dimensional electron gas layer is generated near the interface of the heterojunction between the first body portion 24a and the second body portion 24b. As described above, since the nitride semiconductor device 1 has the double channel structure of the inversion layer and the two-dimensional electron gas layer, it can have a characteristic of low on-resistance.

また、窒化物半導体装置１の閾値電圧の大きさは、反転層のチャネル生成に依存する。即ち、ゲート電極３６ｂに印加される正電圧が増加する過程では、反転層のチャネルが生じた後に、２次元電子ガス層が生成される。ＡｌＧａＮエピ層１６がｐ型であり、且つ、ＡｌＧａＮエピ層１６の膜厚が３ｎｍよりも大きく、５０ｎｍよりも小さい（３ｎｍ＜ＡｌＧａＮエピ層１６の膜厚＜５０ｎｍ）であると、窒化物半導体装置１の閾値電圧の大きさが反転層のチャネル生成に依存することができる。ここで、窒化物半導体装置１では、窒化物半導体層２０の最表面がＡｌＧａＮエピ層１６であり、ＡｌＧａＮエピ層１６とゲート絶縁膜３６ａが接触している。ＡｌＧａＮはＧａＮよりも熱的に安定な材料である。このため、製造プロセスに起因した熱負荷等が加わっても、ＡｌＧａＮエピ層１６とゲート絶縁膜３６ａの界面に界面準位が形成されることが抑えられる。この結果、窒化物半導体装置１では、反転層が形成される界面、即ち、ＡｌＧａＮエピ層１６とゲート絶縁膜３６ａの界面の界面準位の形成が抑えられているので、閾値電圧の変動が抑えられ、閾値電圧の制御性が高いという特徴を有することができる。 Furthermore, the magnitude of the threshold voltage of the nitride semiconductor device 1 depends on channel generation in the inversion layer. That is, in the process of increasing the positive voltage applied to the gate electrode 36b, a two-dimensional electron gas layer is generated after a channel of the inversion layer is generated. When the AlGaN epi layer 16 is p-type and the thickness of the AlGaN epi layer 16 is greater than 3 nm and smaller than 50 nm (3 nm<the thickness of the AlGaN epi layer 16<50 nm), the nitride semiconductor device The magnitude of the threshold voltage of 1 can depend on the channel generation of the inversion layer. Here, in the nitride semiconductor device 1, the outermost surface of the nitride semiconductor layer 20 is the AlGaN epi layer 16, and the AlGaN epi layer 16 and the gate insulating film 36a are in contact with each other. AlGaN is a more thermally stable material than GaN. Therefore, even if heat load or the like due to the manufacturing process is applied, the formation of interface states at the interface between the AlGaN epitaxial layer 16 and the gate insulating film 36a can be suppressed. As a result, in the nitride semiconductor device 1, the formation of an interface state at the interface where the inversion layer is formed, that is, the interface between the AlGaN epitaxial layer 16 and the gate insulating film 36a, is suppressed, so fluctuations in the threshold voltage are suppressed. It is possible to have a feature of high controllability of the threshold voltage.

（窒化物半導体装置の製造方法）
まず、図３に示されるように、エピタキシャル成長技術を利用して、ＧａＮ基板１２の表面からｎ型ＧａＮのＧａＮエピ層１４及びｎ型ＡｌＧａＮのＡｌＧａＮエピ層１６をこの順で積層し、窒化物半導体層２０を形成する。 (Method for manufacturing nitride semiconductor device)
First, as shown in FIG. 3, a GaN epi layer 14 of n-type GaN and an AlGaN epi layer 16 of n-type AlGaN are laminated in this order from the surface of a GaN substrate 12 using epitaxial growth technology, and a nitride semiconductor is formed. Form layer 20.

次に、図４に示されるように、イオン注入技術を利用して、ボディ領域２４、ボディコンタクト領域２６及びソース領域２５を形成する。次に、窒化物半導体層２０の表面と裏面に例えば窒化アルミニウム（ＡｌＮ）の保護膜（図示省略）を成膜し、ボディ領域２４、ボディコンタクト領域２６及びソース領域２５を活性化するためのアニール処理を実施する。アニール温度は、１３００℃以上であってもよい。アニール処理後に、保護膜（図示省略）を除去する。 Next, as shown in FIG. 4, body region 24, body contact region 26, and source region 25 are formed using ion implantation technology. Next, a protective film (not shown) of aluminum nitride (AlN), for example, is formed on the front and back surfaces of the nitride semiconductor layer 20, and annealing is performed to activate the body region 24, body contact region 26, and source region 25. Perform processing. The annealing temperature may be 1300°C or higher. After the annealing treatment, the protective film (not shown) is removed.

次に、図５に示されるように、蒸着技術を利用して、窒化物半導体層２０の表面を被覆するように窒化物半導体層２０の表面上にゲート絶縁膜３６ａを成膜する。蒸着技術としては、原子層堆積法又はプラズマＣＶＤ法が利用される。次に、アニール処理を実施してゲート絶縁膜３６ａの膜質を改善する。アニール温度は、８００℃以上であってもよい。 Next, as shown in FIG. 5, a gate insulating film 36a is formed on the surface of the nitride semiconductor layer 20 so as to cover the surface of the nitride semiconductor layer 20 using a vapor deposition technique. As the vapor deposition technique, an atomic layer deposition method or a plasma CVD method is used. Next, an annealing process is performed to improve the film quality of the gate insulating film 36a. The annealing temperature may be 800°C or higher.

次に、図６に示されるように、蒸着技術を利用して、ゲート絶縁膜３６ａの表面上にゲート電極３６ｂを成膜する。さらに、エッチング技術を利用して、ゲート絶縁膜３６ａ及びゲート電極３６ｂを加工し、絶縁ゲート部３６を形成する。この後、既知の製造技術を利用して、ドレイン電極３２及びソース電極３４を形成することで、図１に示す窒化物半導体装置１を製造することができる。 Next, as shown in FIG. 6, a gate electrode 36b is formed on the surface of the gate insulating film 36a using a vapor deposition technique. Further, the gate insulating film 36a and the gate electrode 36b are processed using etching technology to form the insulated gate portion 36. Thereafter, by forming the drain electrode 32 and the source electrode 34 using known manufacturing techniques, the nitride semiconductor device 1 shown in FIG. 1 can be manufactured.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely illustrative and do not limit the scope of the claims. The techniques described in the claims include various modifications and changes to the specific examples illustrated above. Further, the technical elements described in this specification or the drawings exhibit technical usefulness singly or in various combinations, and are not limited to the combinations described in the claims as filed. Furthermore, the techniques illustrated in this specification or the drawings can achieve multiple objectives simultaneously, and achieving one of the objectives has technical utility in itself.

１：窒化物半導体装置
２０：窒化物半導体層
２１：ドレイン領域
２２：ドリフト領域
２３：ＪＦＥＴ領域
２４：ボディ領域
２４ａ：第１ボディ部分
２４ｂ：第２ボディ部分
２５：ソース領域
２６：ボディコンタクト領域
３２：ドレイン電極
３４：ソース電極
３６：絶縁ゲート部
３６ａ：ゲート絶縁膜
３６ｂ：ゲート電極 1: Nitride semiconductor device 20: Nitride semiconductor layer 21: Drain region 22: Drift region 23: JFET region 24: Body region 24a: First body portion 24b: Second body portion 25: Source region 26: Body contact region 32 :Drain electrode 34 :Source electrode 36 :Insulated gate part 36a :Gate insulating film 36b :Gate electrode

Claims

A nitride semiconductor device,
an n-type drift region;
a channel portion provided on the drift region, in which a first body portion, a second body portion, a gate insulating film, and a gate electrode are laminated in this order ;
an n-type JFET region provided on the drift region and adjacent to the first body portion and the second body portion of the channel portion;
The first body portion is a p-type nitride semiconductor,
The second body portion is a nitride semiconductor device, wherein the second body portion is a p-type nitride semiconductor having a wider band gap than the first body portion.