JP7021484B2 - Luminous components, printheads and image forming equipment - Google Patents
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Description
本発明は、発光部品、プリントヘッド及び画像形成装置に関する。 The present invention relates to a light emitting component, a print head and an image forming apparatus.
特許文献１には、しきい電圧もしくはしきい電流が外部から制御可能な発光素子多数個を、一次元、二次元、もしくは三次元的に配列し、各発光素子のしきい電圧もしくはしきい電流を制御する電極を互いに電気的手段にて接続し、各発光素子に、外部から電圧もしくは電流を印加させるクロックラインを接続した、発光素子アレイが記載されている。
In
特許文献２には、基板と基板上にアレイ状に配設された面発光型半導体レーザと基板上に配列され前記面発光型半導体レーザの発光を選択的にオン・オフさせるスイッチ素子としてのサイリスタとを備える自己走査型の光源ヘッドが記載されている。
特許文献３には、ｐｎｐｎｐｎ６層半導体構造の発光素子を構成し、両端のｐ型第１層とｎ型第６層、および中央のｐ型第３層およびｎ型第４層に電極を設け、ｐｎ層に発光ダイオード機能を担わせ、ｐｎｐｎ４層にサイリスタ機能を担わせた自己走査型発光装置が記載されている。
In
ところで、例えば、発光素子と、発光素子のオン・オフを制御して発光素子を駆動するサイリスタとを積層すると、発光素子からの光によりサイリスタが励起されてサイリスタが発光することにより、発光素子の発光スペクトルを乱すおそれがあった。
そこで本発明は、発光素子と発光素子を駆動するサイリスタとを積層する構成において、光吸収層を設けない場合に比べて、発光素子の発光スペクトルへのサイリスタの発光による光の混入が抑制された発光部品などを提供する。
By the way, for example, when a light emitting element and a thyristor that controls on / off of the light emitting element to drive the light emitting element are laminated, the thyristor is excited by the light from the light emitting element and the thyristor emits light. There was a risk of disturbing the emission spectrum.
Therefore, in the present invention, in the configuration in which the light emitting element and the cyclist for driving the light emitting element are laminated, the mixing of light due to the light emitted by the cyclist into the light emitting spectrum of the light emitting element is suppressed as compared with the case where the light absorbing layer is not provided. Provide light emitting parts and the like.
請求項１に記載の発明は、発光素子と、前記発光素子の発光する波長に相当するバンドギャップエネルギ以下の半導体層を含み、オン状態になることで当該発光素子を発光、又は、当該発光素子の発光量を増加させるサイリスタと、前記発光素子と前記サイリスタとが積層されるように当該発光素子と当該サイリスタとの間に設けられ、当該発光素子が発光する光を吸収する光吸収層とを備える発光部品である。
請求項２に記載の発明は、前記光吸収層は、バンドギャップエネルギが前記発光素子の発光する波長に相当するバンドギャップエネルギ以下の半導体層を含むことを特徴とする請求項１に記載の発光部品である。
請求項３に記載の発明は、前記発光素子及び前記サイリスタは、それぞれ複数の半導体層が積層されて構成され、前記光吸収層は、前記発光素子側において接する当該発光素子を構成する半導体層と、前記サイリスタ側において接する当該サイリスタを構成する半導体層との、いずれか一方の半導体層と同じ導電型を有するとともに、当該いずれか一方の半導体層よりも不純物濃度が高い半導体層を含むことを特徴とする請求項１又は２に記載の発光部品である。
請求項４に記載の発明は、前記発光素子及び前記サイリスタは、それぞれ複数の半導体層が積層されて構成され、前記光吸収層は、前記発光素子側において接する当該発光素子を構成する半導体層と、前記サイリスタ側において接する当該サイリスタを構成する半導体層とを直接接合させた場合における電流の流れやすい方向が維持されるように構成されていることを特徴とする請求項１乃至３のいずれか１項に記載の発光部品である。
請求項５に記載の発明は、前記発光素子、前記サイリスタ及び前記光吸収層は、それぞれ複数の半導体層が積層されて構成され、前記サイリスタを構成する複数の半導体層のうち前記光吸収層に接する半導体層と、当該光吸収層を構成する複数の半導体層のうち当該サイリスタに接する半導体層とは、同じ導電型を有し、前記発光素子を構成する複数の半導体層のうち前記光吸収層に接する半導体層と、当該光吸収層を構成する複数の半導体層のうち当該発光素子に接する半導体層とは、同じ導電型を有し、前記光吸収層を構成する複数の半導体層のそれぞれは、前記発光素子を構成する複数の半導体層のうち当該光吸収層に接する半導体層、及び、前記サイリスタを構成する複数の半導体層のうち当該光吸収層に接する半導体層よりも不純物濃度が高いことを特徴とする請求項１又は２に記載の発光部品である。
請求項６に記載の発明は、前記発光素子の発光のスペクトルと前記サイリスタの発光のスペクトルとが異なることを特徴とする請求項１乃至５のいずれか１項に記載の発光部品である。
請求項７に記載の発明は、順にオン状態が転送される複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数のサイリスタと、複数の当該サイリスタのそれぞれと接続され、複数の当該サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含む発光手段と、前記発光手段から出射される光を結像させる光学手段と、を備え、前記発光手段において、前記サイリスタは、前記発光素子の発光する波長に相当するバンドギャップエネルギ以下の半導体層を含み、前記発光素子と前記サイリスタとは、当該発光素子と当該サイリスタの間に、当該発光素子が発光する光を吸収する光吸収層を有して積層されていることを特徴とするプリントヘッドである。
請求項８に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、順にオン状態が転送される複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数のサイリスタと、複数の当該サイリスタのそれぞれと接続され、複数の当該サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含み、光学手段を介して前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、前記露光手段において、前記サイリスタは、前記発光素子の発光する波長に相当するバンドギャップエネルギ以下の半導体層を含み、前記発光素子と前記サイリスタとは、当該発光素子と当該サイリスタの間に、当該発光素子が発光する光を吸収する光吸収層を有して積層されていることを特徴とする画像形成装置である。
The invention according to
The invention according to
According to the third aspect of the present invention, the light emitting element and the thyristor are each configured by laminating a plurality of semiconductor layers, and the light absorbing layer is a semiconductor layer constituting the light emitting element in contact with the light emitting element side. It is characterized by having the same conductive type as one of the semiconductor layers of the semiconductor layer constituting the thyristor in contact with the thyristor side, and including a semiconductor layer having a higher impurity concentration than the one of the semiconductor layers. The light emitting component according to
According to the fourth aspect of the present invention, the light emitting element and the thyristor are each configured by laminating a plurality of semiconductor layers, and the light absorbing layer is a semiconductor layer constituting the light emitting element in contact with the light emitting element side. 1. It is a light emitting component described in the section.
According to the fifth aspect of the present invention, the light emitting element, the psyllista, and the light absorbing layer are configured by laminating a plurality of semiconductor layers, respectively, and the light absorbing layer is formed among the plurality of semiconductor layers constituting the psyllista. The semiconductor layer in contact with the semiconductor layer and the semiconductor layer in contact with the thyrister among the plurality of semiconductor layers constituting the light absorption layer have the same conductive type, and the light absorption layer among the plurality of semiconductor layers constituting the light emitting element. The semiconductor layer in contact with the light absorbing layer and the semiconductor layer in contact with the light emitting element among the plurality of semiconductor layers constituting the light absorbing layer have the same conductive type, and each of the plurality of semiconductor layers constituting the light absorbing layer has the same conductivity type. The impurity concentration is higher than that of the semiconductor layer in contact with the light absorbing layer among the plurality of semiconductor layers constituting the light emitting element and the semiconductor layer in contact with the light absorbing layer among the plurality of semiconductor layers constituting the thyristor. The light emitting component according to
The invention according to claim 6 is the light emitting component according to any one of
According to the seventh aspect of the present invention, a plurality of transfer elements whose on-states are sequentially transferred and a plurality of transfer elements are connected to each other, and the transfer elements are turned on, thereby shifting to the on-state. A light emitting means including a plurality of thyristors that are in a possible state and a plurality of light emitting elements that are connected to each of the plurality of the thyristors and that emit light or increase the amount of light emitted when the plurality of the thyristors are turned on, and the light emission thereof. The thyristor includes an optical means for forming an image of light emitted from the means, and the thyristor includes a semiconductor layer having a band gap energy or less corresponding to the light emitting wavelength of the light emitting device, and the light emitting device and the light emitting device. The thyristor is a print head characterized in that a light absorbing layer for absorbing the light emitted by the light emitting element is provided and laminated between the light emitting element and the thyristor.
The invention according to claim 8 comprises an image holder, a charging means for charging the image holder, a plurality of transfer elements to which an on state is sequentially transferred, and a plurality of transfer elements, each of which is connected to the transfer element. When the transfer element is turned on, it is connected to each of a plurality of thyristors that can be switched to the on state and each of the plurality of thyristors, and when the plurality of thyristors are turned on, the light emission or the amount of light emission is emitted. An exposure means that includes an increasing number of light emitting elements and exposes the image holder via optical means, and a developing means that develops an electrostatic latent image exposed by the exposure means and formed on the image holder. In the exposure means, the thyristor is a semiconductor having a band gap energy or less corresponding to the emission wavelength of the light emitting device. An image including a layer, wherein the light emitting element and the thyristor are laminated with a light absorbing layer that absorbs light emitted by the light emitting element between the light emitting element and the thyristor. It is a forming device.
請求項１の発明によれば、発光素子と発光素子を駆動するサイリスタとを積層する構成において、光吸収層を設けない場合に比べて、発光素子の発光スペクトルへのサイリスタの発光による光の混入が抑制される。
請求項２の発明によれば、バンドギャップエネルギ以下の半導体層を含まない場合に比べて、吸収する光の量が多くなる。
請求項３の発明によれば、不純物濃度が高い層を含まない場合に比べて、吸収する光の量が多くなる。
請求項４の発明によれば、電流の流れやすい方向が維持されない場合に比べ、駆動電圧が低くなる。
請求項５の発明によれば、接する層同士が異なる導電型で構成されている場合に比べ、駆動電圧が低くなる。
請求項６の発明によれば、発光のスペクトルが同じ場合に比べて、発光素子の発光する波長の設定が容易になる。
請求項７の発明によれば、光吸収層を設けない場合に比べて、光学系が設計しやすい。
請求項８の発明によれば、光吸収層を設けない場合に比べて、形成される画像の画質への悪影響が抑制される。
According to the invention of
According to the second aspect of the present invention, the amount of light absorbed is larger than that in the case where the semiconductor layer having the bandgap energy or less is not included.
According to the third aspect of the present invention, the amount of light absorbed is larger than that in the case where the layer having a high impurity concentration is not included.
According to the fourth aspect of the present invention, the drive voltage is lower than that in the case where the direction in which the current easily flows is not maintained.
According to the fifth aspect of the present invention, the driving voltage is lower than that in the case where the layers in contact with each other are made of different conductive types.
According to the sixth aspect of the present invention, it becomes easier to set the emission wavelength of the light emitting element as compared with the case where the emission spectra are the same.
According to the invention of claim 7, it is easier to design an optical system as compared with the case where the light absorption layer is not provided.
According to the invention of claim 8, the adverse effect on the image quality of the formed image is suppressed as compared with the case where the light absorption layer is not provided.
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
なお、以下では、アルミニウムをＡｌとするなど、元素記号を用いて表記する。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
In the following, it will be described using element symbols such as aluminum being Al.
［第１の実施の形態］
（画像形成装置１）
図１は、第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備える。
[First Embodiment]
(Image forming apparatus 1)
FIG. 1 is a diagram showing an example of the overall configuration of the
画像形成プロセス部１０は、予め定められた間隔を置いて並列に配置される画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋ（区別しない場合は、画像形成ユニット１１と表記する。）を備える。画像形成ユニット１１は、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備える。各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙２５に多重転写させるために、この記録用紙２５を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させる駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙２５に転写させる転写手段の一例としての転写ロール２３と、記録用紙２５にトナー像を定着させる定着器２４とを備える。
The image forming
Further, the image forming
この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。
In the
各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙２５に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙２５上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙２５は、定着器２４まで搬送される。定着器２４に搬送された記録用紙２５上の合成トナー像は、定着器２４によって熱及び圧力による定着処理を受けて記録用紙２５上に定着され、画像形成装置１から排出される。
Each color toner image on the
After that, the
（プリントヘッド１４）
図２は、プリントヘッド１４の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（第１の実施の形態では、発光素子の一例としての発光ダイオードＬＥＤ）を備える光源部６３を備えた発光手段の一例としての発光装置６５、光源部６３から出射された光を感光体ドラム１２の表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備える。
発光装置６５は、前述した光源部６３、光源部６３を駆動する信号発生回路１１０（後述の図３参照）等を搭載する回路基板６２を備える。
(Print head 14)
FIG. 2 is a cross-sectional view showing an example of the configuration of the
The
ハウジング６１は、例えば金属で形成され、回路基板６２及びロッドレンズアレイ６４を支持し、光源部６３の発光素子の発光面がロッドレンズアレイ６４の焦点面となるように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向であって、後述する図３、図４（ｂ）のＸ方向）に沿って配置されている。
The
（発光装置６５）
図３は、発光装置６５の一例の上面図である。
図３に例として示す発光装置６５では、光源部６３は、回路基板６２上に、４０個の発光部品の一例としての発光チップＣ１～Ｃ４０（区別しない場合は、発光チップＣと表記する。）が、主走査方向であるＸ方向に二列に千鳥状に配置して構成されている。発光チップＣ１～Ｃ４０の構成は同じであってよい。
本明細書では、「～」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「～」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップＣ１～Ｃ４０は、発光チップＣ１から番号順に発光チップＣ４０までを含む。
(Light emitting device 65)
FIG. 3 is a top view of an example of the
In the
In the present specification, "-" indicates a plurality of components, each of which is distinguished by a number, and means that those described before and after "-" and those having a number in between are included. For example, the light emitting chips C1 to C40 include light emitting chips C1 to light emitting chips C40 in numerical order.
なお、第１の実施の形態では、発光チップＣの数として、合計４０個を用いたが、これに限定されない。
そして、発光装置６５は、光源部６３を駆動する信号発生回路１１０を搭載している。信号発生回路１１０は、例えば集積回路（ＩＣ）などで構成されている。なお、発光装置６５が信号発生回路１１０を搭載していなくともよい。このときは、信号発生回路１１０は、発光装置６５の外部に設けられ、発光チップＣを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置６５は信号発生回路１１０を備えるとして説明する。
発光チップＣの配列についての詳細は後述する。
In the first embodiment, a total of 40 light emitting chips C are used, but the number is not limited to this.
The
Details of the arrangement of the light emitting chips C will be described later.
図４は、発光チップＣの構成、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成の一例を示した図である。図４（ａ）は発光チップＣの構成を示し、図４（ｂ）は発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を示す。なお、図４（ｂ）では、発光チップＣ１～Ｃ４０の内、発光チップＣ１～Ｃ９の部分を示している。
FIG. 4 is a diagram showing an example of the configuration of the light emitting chip C, the configuration of the
はじめに、図４（ａ）に示す発光チップＣの構成を説明する。
発光チップＣは、表面形状が矩形である基板８０の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子（第１の実施の形態では発光ダイオードＬＥＤ１～ＬＥＤ１２８（区別しない場合は、発光ダイオードＬＥＤと表記する。））を含んで構成される発光部１０２を備える。さらに、発光チップＣは、基板８０の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を備える。なお、これらの端子は、基板８０の一端部からφＩ端子、φ１端子の順に設けられ、基板８０の他端部からＶｇａ端子、φ２端子の順に設けられている。そして、発光部１０２は、φ１端子とφ２端子との間に設けられている。さらに、基板８０の裏面にはＶｓｕｂ端子として裏面電極９１（後述する図６参照）が設けられている。ここで、基板８０の表面において、発光素子（発光ダイオードＬＥＤ１～ＬＥＤ１２８）の配列の方向をｘ方向、ｘ方向と直交する方向をｙ方向とする。
First, the configuration of the light emitting chip C shown in FIG. 4A will be described.
The light emitting chip C is a plurality of light emitting elements (light emitting diodes in the first embodiment) provided in a row along the long side on the side close to one side of the long side on the surface of the
なお、「列状」とは、図４（ａ）に示したように複数の発光素子が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されている状態でもよい。例えば、発光素子の発光面（後述する図６における発光ダイオードＬＥＤの領域３１１）を画素としたとき、それぞれの発光素子が、列方向と直交する方向に数画素分、又は数十画素分のずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、又は複数の発光素子毎に、ジグザグに配置されていてもよい。
The term "row" is not limited to the case where a plurality of light emitting elements are arranged in a straight line as shown in FIG. 4A, and the light emitting elements of the plurality of light emitting elements are in the row direction. They may be arranged with different deviation amounts with respect to the orthogonal directions. For example, when the light emitting surface of the light emitting element (the
次に、図４（ｂ）により、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を説明する。
前述したように、発光装置６５の回路基板６２には、信号発生回路１１０及び発光チップＣ１～Ｃ４０が搭載され、信号発生回路１１０と発光チップＣ１～Ｃ４０とを接続する配線（ライン）が設けられている。
Next, the configuration of the
As described above, the
まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０には、画像出力制御部３０及び画像処理部４０（図１参照）より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路１１０は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１～Ｃ４０に、第１転送信号φ１、第２転送信号φ２を送信する転送信号発生部１２０を備える。
そしてまた、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１～Ｃ４０に、点灯信号φＩ１～φＩ４０（区別しない場合は、点灯信号φＩと表記する。）をそれぞれ送信する点灯信号発生部１４０を備える。
さらにまた、信号発生回路１１０は、発光チップＣ１～Ｃ４０に電位の基準となる基準電位Ｖｓｕｂを供給する基準電位供給部１６０、発光チップＣ１～Ｃ４０の駆動のための電源電位Ｖｇａを供給する電源電位供給部１７０を備える。
First, the configuration of the
Image-processed image data and various control signals are input to the
The
Further, the
Furthermore, the
次に、発光チップＣ１～Ｃ４０の配列について説明する。
奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…は、それぞれの基板８０の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…も、同様にそれぞれの基板８０の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…と偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…とは、発光チップＣに設けられた発光部１０２側の長辺が向かい合うように、互いに１８０°回転した状態で千鳥状に配列されている。そして、発光チップＣ間においても発光素子が主走査方向（Ｘ方向）に予め定められた間隔で並ぶように位置が設定されている。なお、図４（ｂ）の発光チップＣ１～Ｃ４０に、図４（ａ）に示した発光部１０２の発光素子の並び（第１の実施の形態では発光ダイオードＬＥＤ１～ＬＥＤ１２８の番号順）の方向を矢印で示している。
Next, the arrangement of the light emitting chips C1 to C40 will be described.
The odd-numbered light emitting chips C1, C3, C5, ... Are arranged in a row at intervals in the long side direction of the
信号発生回路１１０と発光チップＣ１～Ｃ４０とを接続する配線（ライン）について説明する。
回路基板６２には、発光チップＣの基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１（後述の図６参照）に接続され、基準電位Ｖｓｕｂを供給する電源ライン２００ａが設けられている。
そして、回路基板６２には、発光チップＣに設けられたＶｇａ端子に接続され、駆動のための電源電位Ｖｇａを供給する電源ライン２００ｂが設けられている。
The wiring (line) connecting the
The
The
回路基板６２には、信号発生回路１１０の転送信号発生部１２０から、発光チップＣ１～Ｃ４０のφ１端子に第１転送信号φ１を送信するための第１転送信号ライン２０１、発光チップＣ１～Ｃ４０のφ２端子に第２転送信号φ２を送信するための第２転送信号ライン２０２が設けられている。第１転送信号φ１、第２転送信号φ２は、発光チップＣ１～Ｃ４０に共通（並列）に送信される。
On the
そしてまた、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０から、各発光チップＣ１～Ｃ４０のそれぞれのφＩ端子に、それぞれ電流制限抵抗ＲＩを介して、点灯信号φＩ１～φＩ４０を送信する点灯信号ライン２０４－１～２０４－４０（区別しない場合は、点灯信号ライン２０４と表記する。）が設けられている。
Further, on the
以上説明したように、回路基板６２上のすべての発光チップＣ１～Ｃ４０に、基準電位Ｖｓｕｂ、電源電位Ｖｇａが共通に供給される。第１転送信号φ１、第２転送信号φ２も、発光チップＣ１～Ｃ４０に共通（並列）に送信される。一方、点灯信号φＩ１～φＩ４０は、発光チップＣ１～Ｃ４０にそれぞれ個別に送信される。
As described above, the reference potential Vsub and the power supply potential VGA are commonly supplied to all the light emitting chips C1 to C40 on the
（発光チップＣ）
図５は、第１の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ：Self-Scanning Light Emitting Device）が搭載された発光チップＣの回路構成を説明する等価回路図である。以下において説明する各素子は、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を除き、発光チップＣ上のレイアウト（後述する図６参照）に基づいて配置されている。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、信号発生回路１１０との接続の関係の説明のため、図中左端に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子を、基板８０の外に引き出して示している。
ここでは、信号発生回路１１０との関係において発光チップＣ１を例に、発光チップＣを説明する。そこで、図５において、発光チップＣを発光チップＣ１（Ｃ）と表記する。他の発光チップＣ２～Ｃ４０の構成は、発光チップＣ１と同じである。
(Light emitting chip C)
FIG. 5 is an equivalent circuit diagram illustrating a circuit configuration of a light emitting chip C on which a self-scanning light emitting device array (SLED: Self-Scanning Light Emitting Device) according to the first embodiment is mounted. Each element described below is arranged based on the layout on the light emitting chip C (see FIG. 6 described later) except for the terminals (φ1 terminal, φ2 terminal, VGA terminal, φI terminal). The positions of the terminals (φ1 terminal, φ2 terminal, VGA terminal, φI terminal) are different from those in FIG. 4A, but are shown at the left end in the figure for the purpose of explaining the relationship with the
Here, the light emitting chip C will be described by taking the light emitting chip C1 as an example in relation to the
発光チップＣ１（Ｃ）は、発光ダイオードＬＥＤ１～ＬＥＤ１２８で構成される発光部１０２（図４（ａ）参照）を備える。
そして、発光チップＣ１（Ｃ）は、駆動サイリスタＳ１～Ｓ１２８（区別しない場合は、駆動サイリスタＳと表記する。）を備える。発光ダイオードＬＥＤ１～ＬＥＤ１２８及び駆動サイリスタＳ１～Ｓ１２８は、同じ番号の発光ダイオードＬＥＤと駆動サイリスタＳとが直列接続されている。なお、駆動サイリスタＳをサイリスタと表記する場合がある。
なお、後述する図６（ｂ）に示すように、基板８０上に列状に配列された駆動サイリスタＳ上に発光ダイオードＬＥＤが積層されている。よって、発光ダイオードＬＥＤ１～ＬＥＤ１２８も列状に配列されている。
The light emitting chip C1 (C) includes a light emitting unit 102 (see FIG. 4A) composed of light emitting
The light emitting chip C1 (C) includes drive thyristors S1 to S128 (when not distinguished, they are referred to as drive thyristors S). In the light emitting
As shown in FIG. 6B described later, the light emitting diode LEDs are laminated on the drive thyristors S arranged in a row on the
そして、発光チップＣ１（Ｃ）は、発光ダイオードＬＥＤ１～ＬＥＤ１２８、駆動サイリスタＳ１～Ｓ１２８と同様に列状に配列された転送サイリスタＴ１～Ｔ１２８（区別しない場合は、転送サイリスタＴと表記する。）を備える。
なお、ここでは転送素子の一例として転送サイリスタＴを用いて説明するが、順にオン状態になる素子であれば他の回路素子であってもよく、例えば、シフトレジスタや複数のトランジスタを組み合わせた回路素子を用いてもよい。
また、発光チップＣ１（Ｃ）は、転送サイリスタＴ１～Ｔ１２８をそれぞれ番号順に２つをペアにして、それぞれのペアの間に結合ダイオードＤ１～Ｄ１２７（区別しない場合は、結合ダイオードＤと表記する。）を備える。
さらに、発光チップＣ１（Ｃ）は、電源線抵抗Ｒｇ１～Ｒｇ１２８（区別しない場合は、電源線抵抗Ｒｇと表記する。）を備える。
Then, the light emitting chip C1 (C) includes transfer thyristors T1 to T128 arranged in a row like the light emitting
Although the transfer thyristor T will be described here as an example of the transfer element, other circuit elements may be used as long as the elements are turned on in order, for example, a circuit in which a shift register or a plurality of transistors are combined. Elements may be used.
Further, in the light emitting chip C1 (C), two transfer thyristors T1 to T128 are paired in numerical order, and the coupling diodes D1 to D127 (when not distinguished, they are referred to as coupling diodes D) between the pairs. ).
Further, the light emitting chip C1 (C) includes power line resistances Rg1 to Rg128 (when not distinguished, it is referred to as power line resistance Rg).
また、発光チップＣ１（Ｃ）は、１個のスタートダイオードＳＤを備える。そして、後述する第１転送信号φ１が送信される第１転送信号線７２と第２転送信号φ２が送信される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗Ｒ１、Ｒ２を備える。
ここでは、駆動サイリスタＳ１～Ｓ１２８、転送サイリスタＴ１～Ｔ１２８、電源線抵抗Ｒｇ１～Ｒｇ１２８、結合ダイオードＤ１～Ｄ１２７、スタートダイオードＳＤ、電流制限抵抗Ｒ１、Ｒ２により転送部１０１が構成される。
Further, the light emitting chip C1 (C) includes one start diode SD. Further, it is provided to prevent an excessive current from flowing to the first
Here, the
発光部１０２の発光ダイオードＬＥＤ１～ＬＥＤ１２８、転送部１０１の及び駆動サイリスタＳ１～Ｓ１２８、転送サイリスタＴ１～Ｔ１２８は、図５中において、左側から番号順に配列されている。さらに、結合ダイオードＤ１～Ｄ１２７、電源線抵抗Ｒｇ１～Ｒｇ１２８も、図中左側から番号順に配列されている。
そして、図５において上から、転送部１０１、発光部１０２の順に並べられている。
The light emitting
Then, in FIG. 5, the
第１の実施の形態では、発光部１０２における発光ダイオードＬＥＤ、転送部１０１における駆動サイリスタＳ、転送サイリスタＴ、電源線抵抗Ｒｇはそれぞれ１２８個とした。なお、結合ダイオードＤの数は、転送サイリスタＴの数より１少ない１２７個である。
発光ダイオードＬＥＤなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタＴの数は、発光ダイオードＬＥＤの数より多くてもよい。
In the first embodiment, the light emitting diode LED in the
The number of light emitting diode LEDs and the like is not limited to the above, and may be a predetermined number. The number of transfer thyristors T may be larger than the number of light emitting diode LEDs.
上記の発光ダイオードＬＥＤは、アノード端子（アノード）及びカソード端子（カソード）を備える２端子の半導体素子、サイリスタ（駆動サイリスタＳ、転送サイリスタＴ）は、アノード端子（アノード）、ゲート端子（ゲート）及びカソード端子（カソード）の３端子を有する半導体素子、結合ダイオードＤ１及びスタートダイオードＳＤは、アノード端子（アノード）及びカソード端子（カソード）を備える２端子の半導体素子である。
なお、後述するように、発光ダイオードＬＥＤ、サイリスタ（駆動サイリスタＳ、転送サイリスタＴ）、結合ダイオードＤ１及びスタートダイオードＳＤは、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して（ ）内で表記する場合がある。
The above-mentioned light emitting diode LED is a two-terminal semiconductor element having an anode terminal (anode) and a cathode terminal (cathode), and the thyristor (drive thyristor S, transfer thyristor T) is an anode terminal (anode), a gate terminal (gate), and a gate terminal (gate). The semiconductor element having three terminals of the cathode terminal (cathode), the coupling diode D1 and the start diode SD are two-terminal semiconductor elements including an anode terminal (anode) and a cathode terminal (cathode).
As will be described later, the light emitting diode LED, the thyristor (drive thyristor S, transfer thyristor T), the coupling diode D1 and the start diode SD may not necessarily include an anode terminal, a gate terminal, and a cathode terminal configured as electrodes. be. Therefore, in the following, the terminals may be abbreviated and indicated in ().
では次に、発光チップＣ１（Ｃ）における各素子の電気的な接続について説明する。
転送サイリスタＴ、駆動サイリスタＳのそれぞれのアノードは、発光チップＣ１（Ｃ）の基板８０に接続される（アノードコモン）。
そして、これらのアノードは、基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１（後述の図６（ｂ）参照）を介して電源ライン２００ａ（図４（ｂ）参照）に接続される。この電源ライン２００ａは、基準電位供給部１６０から基準電位Ｖｓｕｂが供給される。
なお、この接続はｐ型の基板８０を用いた際の構成であり、ｎ型の基板を用いる場合は極性が逆となり、不純物を添加していないイントリンシック（ｉ）型の基板を用いる場合には、基板の転送部１０１及び発光部１０２が設けられる側に、基準電位Ｖｓｕｂを供給する電源ライン２００ａと接続される端子が設けられる。
Next, the electrical connection of each element in the light emitting chip C1 (C) will be described.
The anodes of the transfer thyristor T and the drive thyristor S are connected to the
Then, these anodes are connected to the
It should be noted that this connection is a configuration when the p-
転送サイリスタＴの配列に沿って、奇数番号の転送サイリスタＴ１、Ｔ３、…のカソードは、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１（図４（ｂ）参照）が接続され、転送信号発生部１２０から第１転送信号φ１が送信される。
一方、転送サイリスタＴの配列に沿って、偶数番号の転送サイリスタＴ２、Ｔ４、…のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２（図４（ｂ）参照）が接続され、転送信号発生部１２０から第２転送信号φ２が送信される。
Along the arrangement of the transfer thyristors T, the cathodes of the odd-numbered transfer thyristors T1, T3, ... Are connected to the first
On the other hand, along the arrangement of the transfer thyristors T, the cathodes of the even-numbered transfer thyristors T2, T4, ... Are connected to the second
発光ダイオードＬＥＤ１～ＬＥＤ１２８のカソードは、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。発光チップＣ１では、φＩ端子は、発光チップＣ１（Ｃ）の外側に設けられた電流制限抵抗ＲＩを介して点灯信号ライン２０４－１に接続され、点灯信号発生部１４０から点灯信号φＩ１が送信される（図４（ｂ）参照）。点灯信号φＩ１は、発光ダイオードＬＥＤ１～ＬＥＤ１２８に点灯のための電流を供給する。なお、他の発光チップＣ２～Ｃ４０のφＩ端子には、それぞれ電流制限抵抗ＲＩを介して点灯信号ライン２０４－２～２０４－４０が接続され、点灯信号発生部１４０から点灯信号φＩ２～φＩ４０が送信される（図４（ｂ）参照）。
The cathodes of the light emitting
転送サイリスタＴ１～Ｔ１２８のそれぞれのゲートＧｔ１～Ｇｔ１２８（区別しない場合は、ゲートＧｔと表記する。）は、同じ番号の設定ダイオードＳ１～Ｓ１２８のゲートＧｓ１～Ｇｓ１２８（区別しない場合は、ゲートＧｓと表記する。）に、１対１で接続されている。よって、ゲートＧｔ１～Ｇｔ１２８とゲートＧｓ１～Ｇｓ１２８とは、同じ番号のものが電気的に同電位になっている。よって、例えばゲートＧｔ１（ゲートＧｓ１）と表記して、電位が同じであることを示す。 The gates Gt1 to Gt128 of the transfer thyristors T1 to T128 (indicated as gate Gt when not distinguished) are referred to as gates Gs1 to Gs128 of the setting diodes S1 to S128 having the same number (when not distinguished, they are expressed as gate Gs). ), One-to-one connection. Therefore, the gates Gt1 to Gt128 and the gates Gs1 to Gs128 have the same electric potential. Therefore, for example, it is expressed as gate Gt1 (gate Gs1) to indicate that the potentials are the same.
転送サイリスタＴ１～Ｔ１２８のそれぞれのゲートＧｔ１～Ｇｔ１２８を番号順に２個ずつペアとしたゲートＧｔ間に、結合ダイオードＤ１～Ｄ１２７がそれぞれ接続されている。すなわち、結合ダイオードＤ１～Ｄ１２７はそれぞれがゲートＧｔ１～Ｇｔ１２８のそれぞれの間に挟まれるように直列接続されている。そして、結合ダイオードＤ１の向きは、ゲートＧｔ１からゲートＧｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤ２～Ｄ１２７についても同様である。 Coupled diodes D1 to D127 are connected between the gates Gt in which two gates Gt1 to Gt128 of the transfer thyristors T1 to T128 are paired in numerical order. That is, the coupling diodes D1 to D127 are connected in series so as to be sandwiched between the gates Gt1 to Gt128. The direction of the coupling diode D1 is connected in the direction in which the current flows from the gate Gt1 to the gate Gt2. The same applies to the other coupling diodes D2 to D127.
転送サイリスタＴのゲートＧｔ（ゲートＧｓ）は、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇを介して、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子には、電源ライン２００ｂ（図４（ｂ）参照）が接続され、電源電位供給部１７０から電源電位Ｖｇａが供給される。
The gate Gt (gate Gs) of the transfer thyristor T is connected to the
そして、転送サイリスタＴ１のゲートＧｔ１は、スタートダイオードＳＤのカソード端子に接続されている。一方、スタートダイオードＳＤのアノードは、第２転送信号線７３に接続されている。
The gate Gt1 of the transfer thyristor T1 is connected to the cathode terminal of the start diode SD. On the other hand, the anode of the start diode SD is connected to the second
図６は、第１の実施の形態に係る発光チップＣの平面レイアウト図及び断面図の一例である。図６（ａ）は、発光チップＣの平面レイアウト図、図６（ｂ）は、図６（ａ）のＶＩＢ－ＶＩＢ線での断面図である。ここでは、発光チップＣと信号発生回路１１０との接続関係を示さないので、発光チップＣ１を例とすることを要しない。よって、発光チップＣと表記する。
図６（ａ）では、発光ダイオードＬＥＤ１～ＬＥＤ４、駆動サイリスタＳ１～Ｓ４、転送サイリスタＴ１～Ｔ４を中心とした部分を示している。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端部に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子（裏面電極９１）は、基板８０の外に引き出して示している。図４（ａ）に対応させて端子を設けるとすると、φ２端子、φＩ端子、電流制限抵抗Ｒ２は、基板８０の右端部に設けられる。また、スタートダイオードＳＤは基板８０の右端部に設けられてもよい。
FIG. 6 is an example of a plan layout view and a cross-sectional view of the light emitting chip C according to the first embodiment. 6 (a) is a plan layout view of the light emitting chip C, and FIG. 6 (b) is a cross-sectional view taken along the line VIB-VIB of FIG. 6 (a). Here, since the connection relationship between the light emitting chip C and the
FIG. 6A shows a portion centered on the light emitting
図６（ａ）のＶＩＢ－ＶＩＢ線での断面図である図６（ｂ）では、図中下より発光ダイオードＬＥＤ１／駆動サイリスタＳ１、転送サイリスタＴ１、結合ダイオードＤ１及び電源線抵抗Ｒｇ１が示されている。なお、発光ダイオードＬＥＤ１と駆動サイリスタＳ１とは積層されている。ここでは、積層された発光ダイオードＬＥＤ１と駆動サイリスタＳ１とを、発光ダイオードＬＥＤ１／駆動サイリスタＳ１と表記する。他の場合も同様である。
そして、図６（ａ）、（ｂ）の図中には、主要な素子や端子を名前により表記している。なお、基板８０の表面において、発光ダイオードＬＥＤ（発光ダイオードＬＥＤ１～ＬＥＤ４）の配列の方向がｘ方向、ｘ方向と直交する方向がｙ方向である。そして、基板８０の裏面から表面に向かう方向をｚ方向とする。
In FIG. 6B, which is a cross-sectional view taken along the line VIB-VIB of FIG. 6A, a light emitting diode LED1 / drive thyristor S1, a transfer thyristor T1, a coupling diode D1 and a power supply line resistor Rg1 are shown from the bottom of the figure. ing. The light emitting diode LED1 and the drive thyristor S1 are laminated. Here, the laminated light emitting diode LED1 and the driving thyristor S1 are referred to as a light emitting diode LED1 / driving thyristor S1. The same applies to other cases.
In the figures of FIGS. 6 (a) and 6 (b), the main elements and terminals are indicated by names. On the surface of the
まず、発光チップＣの断面構造を、図６（ｂ）により説明する。
ｐ型の基板８０（以下では、基板８０と表記する。）上に、ｐ型のアノード層８１（以下では、ｐアノード層８１と表記する。他も同様である。）、ｎ型のゲート層８２（ｎゲート層８２）、ｐ型のゲート層８３（ｐゲート層８３）及びｎ型のカソード層８４（ｎカソード層８４）が順に設けられている。なお、以下では、（ ）内の表記を用いる。他の場合も同様とする。
そして、ｎカソード層８４上に、光吸収層８５が設けられている。
さらに、光吸収層８５上に、ｐ型のアノード層８６（ｐアノード層８６）、発光層８７、ｎ型のカソード層８８（ｎカソード層８８）が設けられている。
そして、発光ダイオードＬＥＤ１上には、発光ダイオードＬＥＤからの光（出射する光）に対して透光性の絶縁材料で構成された光出射口保護層８９が設けられている。
First, the cross-sectional structure of the light emitting chip C will be described with reference to FIG. 6 (b).
On the p-type substrate 80 (hereinafter referred to as the substrate 80), the p-type anode layer 81 (hereinafter referred to as the p-
A
Further, a p-type anode layer 86 (p-anode layer 86), a
A light emission
そして、発光チップＣには、図６（ｂ）に示すように、これらのアイランドの表面及び側面を覆うように設けられた透光性の絶縁材料で構成された保護層９０が設けられている。そして、これらのアイランドと電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５などの配線とが、保護層９０に設けられたスルーホール（図６（ａ）では○で示す。）を介して接続されている。以下の説明では、保護層９０及びスルーホールについての説明を省略する。
Then, as shown in FIG. 6B, the light emitting chip C is provided with a
また、図６（ｂ）に示すように、基板８０の裏面にはＶｓｕｂ端子となる裏面電極９１が設けられている。
Further, as shown in FIG. 6B, a
ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４、光吸収層８５、ｐアノード層８６、発光層８７、ｎカソード層８８は、それぞれが半導体層であって、エピタキシャル成長により順に積層される。そして、相互に分離された複数のアイランド（島）（後述するアイランド３０１、３０２、３０３、…）になるように、アイランド間の半導体層がエッチング（メサエッチング）により除去されている。なお、ｐアノード層８１は、分離されていても、されていなくともよい。図６（ｂ）では、ｐアノード層８１は、厚さ方向に一部が分離されている。また、基板８０がｐアノード層８１を兼ねてもよい。
The p-
ｐアノード層８１、ｎゲート層８２、ｐゲート層８３及びｎカソード層８４を用いて、駆動サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ、電源線抵抗Ｒｇなど（図６（ｂ）においては、駆動サイリスタＳ１、転送サイリスタＴ１、結合ダイオードＤ１、電源線抵抗Ｒｇ１）が構成される。
ここでは、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４の表記は、駆動サイリスタＳ及び転送サイリスタＴを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８１はアノード、ｎゲート層８２及びｐゲート層８３はゲート、ｎカソード層８４はカソードとして働く。結合ダイオードＤ、電源線抵抗Ｒｇを構成する場合には、後述するように異なる機能（働き）をする。
Using the p-
Here, the notations of the p-
ｐアノード層８６、発光層８７、ｎカソード層８８により、発光ダイオードＬＥＤ（図６（ｂ）においては、発光ダイオードＬＥＤ１）が構成される。
そして、ｐアノード層８６、ｎカソード層８８の表記も同様であって、発光ダイオードＬＥＤを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８６はアノード、ｎカソード層８８はカソードとして働く。
The p-
The notation of the p-
以下に説明するように、複数のアイランドは、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４、光吸収層８５、ｐアノード層８６、発光層８７、ｎカソード層８８の複数の層の内、一部の層を備えないものを含む。例えば、アイランド３０２は、光吸収層８５、ｐアノード層８６、発光層８７、ｎカソード層８８を備えない。なお、光吸収層８５がｎ型である場合、又は、ｎカソード層８４に接するｎ型の層を含む場合には、ｎ型である光吸収層８５又は光吸収層８５に含まれるｎ型の層の全部又は一部を備えてもよい。
また、複数のアイランドは、層の一部を備えるものを含む。例えば、上記のアイランド３０２は、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４を備えるが、ｎカソード層８４は、一部のみを備える。
As described below, the plurality of islands are composed of the p-
Also, a plurality of islands include those having a part of a layer. For example, the
次に、発光チップＣの平面レイアウトを、図６（ａ）により説明する。
アイランド３０１には、駆動サイリスタＳ１及び発光ダイオードＬＥＤ１が設けられている。アイランド３０２には、転送サイリスタＴ１、結合ダイオードＤ１が設けられている。アイランド３０３には、電源線抵抗Ｒｇ１が設けられている。アイランド３０４には、スタートダイオードＳＤが設けられている。アイランド３０５には電流制限抵抗Ｒ１が、アイランド３０６には電流制限抵抗Ｒ２が設けられている。
そして、発光チップＣには、アイランド３０１、３０２、３０３と同様なアイランドが、並列して複数形成されている。これらのアイランドには、駆動サイリスタＳ２、Ｓ３、Ｓ４、…、発光ダイオードＬＥＤ２、ＬＥＤ３、ＬＥＤ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…、結合ダイオードＤ２、Ｄ３、Ｄ４、…等が、アイランド３０１、３０２、３０３と同様に設けられている。
Next, the planar layout of the light emitting chip C will be described with reference to FIG. 6A.
The
A plurality of islands similar to the
ここで、図６（ａ）、（ｂ）により、アイランド３０１～アイランド３０６について詳細に説明する。
図６（ａ）に示すように、アイランド３０１には、駆動サイリスタＳ１及び発光ダイオードＬＥＤ１が設けられている。
駆動サイリスタＳ１は、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４から構成されている。そして、ｎカソード層８８、発光層８７、ｐアノード層８６、光吸収層８５、ｎカソード層８４を除去して露出させたｐゲート層８３上に設けられたｐ型のオーミック電極３３１（ｐオーミック電極３３１）をゲートＧｓ１の電極（ゲート端子Ｇｓ１と表記することがある。）とする。
Here, the
As shown in FIG. 6A, the
The drive thyristor S1 is composed of a p-
一方、発光ダイオードＬＥＤ１は、ｐアノード層８６、発光層８７、ｎカソード層８８で構成されている。発光ダイオードＬＥＤ１は、駆動サイリスタＳ１のｎカソード層８４上に、光吸収層８５を介して積み重ねられている。そして、ｎカソード層８８（領域３１１）上に設けられたｎ型のオーミック電極３２１（ｎオーミック電極３２１）をカソード電極とする。
なお、ｐアノード層８６には、電流狭窄層８６ｂ（後述する図７参照）が含まれている。電流狭窄層８６ｂは、発光ダイオードＬＥＤに流れる電流を、発光ダイオードＬＥＤの中央部に制限するために設けられている。すなわち、発光ダイオードＬＥＤの周辺部は、メサエッチングに起因して欠陥が多い。このため、非発光再結合が起こりやすい。そこで、発光ダイオードＬＥＤの中央部が電流の流れやすい電流通過部（領域）αとなり、周辺部が電流の流れにくい電流阻止部（領域）βとなるように、電流狭窄層８６ｂが設けられている。図６（ａ）の発光ダイオードＬＥＤ１に示すように、破線の内側が電流通過部α、破線の外側が電流阻止部βである。
発光ダイオードＬＥＤ１の中央部から光を取り出すために、ｎオーミック電極３２１は、中央部を開口とするように、発光ダイオードＬＥＤ１の周辺部に設けられている。
なお、電流狭窄層８６ｂについては、後述する。
On the other hand, the light emitting
The p-
In order to extract light from the central portion of the light emitting
The
電流狭窄層８６ｂを設けると非発光再結合に消費される電力が抑制されるので、低消費電力化及び光取り出し効率が向上する。なお、光取り出し効率とは、消費電力当たりに取り出すことができる光量である。
When the
アイランド３０２には、転送サイリスタＴ１、結合ダイオードＤ１が設けられている。
転送サイリスタＴ１は、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４から構成される。つまり、ｎカソード層８８、発光層８７、ｐアノード層８６、光吸収層８５を除去して露出させたｎカソード層８４（領域３１３）上に設けられたｎオーミック電極３２３をカソード端子とする。なお、光吸収層８５がｎ型である場合、又は、ｎカソード層８４に接するｎ型の層を含む場合には、ｎ型の光吸収層８５又は光吸収層８５に含まれるｎ型の層を除去せず、ｎ型の光吸収層８５又は光吸収層８５に含まれるｎ型の層上にｎオーミック電極３２３を設けてもよい。
さらに、ｎカソード層８４を除去して露出させたｐゲート層８３上に設けられたｐオーミック電極３３２をゲートＧｔ１の端子（ゲート端子Ｇｔ１と表記することがある。）とする。
同じく、アイランド３０２に設けられた結合ダイオードＤ１は、ｐゲート層８３、ｎカソード層８４から構成される。つまり、ｎカソード層８８、発光層８７、ｐアノード層８６、光吸収層８５を除去して露出させたｎカソード層８４（領域３１４）上に設けられたｎオーミック電極３２４をカソード端子とする。なお、光吸収層８５がｎ型である場合、又は、ｎカソード層８４に接するｎ型の層を含む場合には、ｎ型の光吸収層８５又は光吸収層８５に含まれるｎ型の層を除去せず、ｎ型の光吸収層８５又は光吸収層８５に含まれるｎ型の層上にｎオーミック電極３２４を設けてもよい。さらに、ｎカソード層８４を除去して露出させたｐゲート層８３上に設けられたｐオーミック電極３３２をアノード端子とする。ここでは、結合ダイオードＤ１のアノード端子は、ゲートＧｔ１（ゲート端子Ｇｔ１）と同じである。
The
The transfer thyristor T1 is composed of a p-
Further, the p-
Similarly, the coupling diode D1 provided on the
アイランド３０３に設けられた電源線抵抗Ｒｇ１は、ｐゲート層８３で構成される。ここでは、ｎカソード層８８、発光層８７、ｐアノード層８６、光吸収層８５、ｎカソード層８４を除去して露出させたｐゲート層８３上に設けられたｐオーミック電極３３３とｐオーミック電極３３４との間のｐゲート層８３を抵抗として設けられている。
The power line resistance Rg1 provided on the
アイランド３０４に設けられたスタートダイオードＳＤは、ｐゲート層８３、ｎカソード層８４から構成される。つまり、ｎカソード層８８、発光層８７、ｐアノード層８６、光吸収層８５を除去して露出させたｎカソード層８４（領域３１５）上に設けられたｎオーミック電極３２５をカソード端子とする。なお、光吸収層８５がｎ型である場合、又は、ｎカソード層８４に接するｎ型の層を含む場合には、ｎ型の光吸収層８５又は光吸収層８５に含まれるｎ型の層を除去せず、ｎ型の光吸収層８５又は光吸収層８５に含まれるｎ型の層上にｎオーミック電極３２５を設けてもよい。さらに、ｎカソード層８４を除去して露出させたｐゲート層８３上に設けられたｐオーミック電極３３５をアノード端子とする。
アイランド３０５に設けられた電流制限抵抗Ｒ１、アイランド３０６に設けられた電流制限抵抗Ｒ２は、アイランド３０３に設けられた電源線抵抗Ｒｇ１と同様に設けられ、それぞれが２個のｐオーミック電極（符号なし）間のｐゲート層８３を抵抗とする。
The start diode SD provided on the
The current limiting resistor R1 provided on the
図６（ａ）において、各素子間の接続関係を説明する。
点灯信号線７５は、幹部７５ａと複数の枝部７５ｂとを備える。幹部７５ａは発光ダイオードＬＥＤの列方向に延びるように設けられている。枝部７５ｂは幹部７５ａから枝分かれして、アイランド３０１に設けられた発光ダイオードＬＥＤ１のカソード端子であるｎオーミック電極３２１と接続されている。他の発光ダイオードＬＥＤのカソード端子も同様である。
点灯信号線７５は、発光ダイオードＬＥＤ１側に設けられたφＩ端子に接続されている。
In FIG. 6A, the connection relationship between the elements will be described.
The
The
第１転送信号線７２は、アイランド３０２に設けられた転送サイリスタＴ１のカソード端子であるｎオーミック電極３２３に接続されている。第１転送信号線７２には、アイランド３０２と同様なアイランドに設けられた、他の奇数番号の転送サイリスタＴのカソード端子が接続されている。第１転送信号線７２は、アイランド３０５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
一方、第２転送信号線７３は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタＴのカソード端子であるｎオーミック電極（符号なし）に接続されている。第２転送信号線７３は、アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。
The first
On the other hand, the second
電源線７１は、アイランド３０３に設けられた電源線抵抗Ｒｇ１の一方の端子であるｐオーミック電極３３４に接続されている。他の電源線抵抗Ｒｇの一方の端子も電源線７１に接続されている。電源線７１は、Ｖｇａ端子に接続されている。
The
そして、アイランド３０１に設けられた発光ダイオードＬＥＤ１のｐオーミック電極３３１（ゲート端子Ｇｓ１）は、アイランド３０２のｐオーミック電極３３２（ゲート端子Ｇｔ１）に接続配線７６で接続されている。
The p-ohmic electrode 331 (gate terminal Gs1) of the light emitting diode LED1 provided on the
そして、ｐオーミック電極３３２（ゲート端子Ｇｔ１）は、アイランド３０３のｐオーミック電極３３３（電源線抵抗Ｒｇ１の他方の端子）に接続配線７７で接続されている。
アイランド３０２に設けられたｎオーミック電極３２４（結合ダイオードＤ１のカソード端子）は、隣接する転送サイリスタＴ２のゲート端子Ｇｔ２であるｐ型オーミック電極（符号なし）に接続配線７９で接続されている。
ここでは説明を省略するが、他の発光ダイオードＬＥＤ、駆動サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ等についても同様である。
The p-ohmic electrode 332 (gate terminal Gt1) is connected to the p-ohmic electrode 333 (the other terminal of the power line resistance Rg1) of the
The n ohmic electrode 324 (cathode terminal of the coupling diode D1) provided on the
Although the description thereof is omitted here, the same applies to the other light emitting diode LED, the drive thyristor S, the transfer thyristor T, the coupling diode D, and the like.
アイランド３０２のｐオーミック電極３３２（ゲート端子Ｇｔ１）は、アイランド３０４に設けられたｎオーミック電極３２５（スタートダイオードＳＤのカソード端子）に接続配線７８で接続されている。ｐオーミック電極３３５（スタートダイオードＳＤのアノード端子）は、第２転送信号線７３に接続されている。
なお、上記の接続及び構成は、ｐ型の基板８０を用いた際のものであり、ｎ型の基板を用いる場合は、極性が逆となる。また、ｉ型の基板を用いる場合は、基板の転送部１０１及び発光部１０２が設けられる側に、基準電位Ｖｓｕｂを供給する電源ライン２００ａと接続される端子が設けられる。そして、接続及び構成は、ｐ型の基板を用いる場合、ｎ型の基板を用いる場合のどちらかと同様になる。
The p-ohmic electrode 332 (gate terminal Gt1) of the
The above connection and configuration are for the case of using the p-
（駆動サイリスタＳと発光ダイオードＬＥＤとの積層構造）
図７は、駆動サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の拡大断面図である。なお、図６（ｂ）に示した光出射口保護層８９及び保護層９０を省略している。以下同様である。
前述したように、駆動サイリスタＳ上に光吸収層８５を介して発光ダイオードＬＥＤが積層されている。すなわち、駆動サイリスタＳと発光ダイオードＬＥＤとは直列接続されている。そして、発光ダイオードＬＥＤは、光出射方向として矢印で示すｚ方向に光を出射する。
(Laminate structure of drive thyristor S and light emitting diode LED)
FIG. 7 is an enlarged cross-sectional view of the
As described above, the light emitting diode LED is laminated on the drive thyristor S via the
図７にアイランド３０１を示した発光チップＣは、ｐ型の基板８０上に、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４、光吸収層８５、ｐアノード層８６、発光層８７、ｎカソード層８８を順にエピタキシャル成長させた、半導体積層体から構成されている。図においては、ｎ、ｐと表記する。
駆動サイリスタＳは、ｐ型の基板８０を含んでｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４から構成されている。すなわち、ｐｎｐｎの４層構造である。
発光ダイオードＬＥＤは、ｐアノード層８６、発光層８７、ｎカソード層８８で構成されている。
The light emitting chip C whose
The drive thyristor S includes a p-
The light emitting diode LED is composed of a p-
ここでは、基板８０は、ｐ型のＧａＡｓを例として説明するが、ｎ型のＧａＡｓ、不純物を添加していないイントリンシック（ｉ）型のＧａＡｓでもよい。また、ＩｎＰ、ＧａＮ、ＩｎＡｓ、サファイア、Ｓｉなどでもよい。基板を変更した場合、基板上にモノリシックに積層される材料は、基板の格子定数に略整合（歪構造、歪緩和層、メタモルフィック成長を含む）する材料を用いる。一例として、ＩｎＡｓ基板上には、ＩｎＡｓ、ＩｎＡｓＳｂ、ＧａＩｎＡｓＳｂなどを使用し、ＩｎＰ基板上にはＩｎＰ、ＩｎＧａＡｓＰなどを使用し、ＧａＮ基板上又はサファイア基板上には、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮを使用し、Ｓｉ基板上にはＳｉ、ＳｉＧｅ、ＧａＰなどを使用する。ただし、結晶成長後に他の支持基板に貼りつける場合は、支持基板に対して半導体材料が略格子整合している必要はない。
Here, the
ｐアノード層８１は、例えば不純物濃度１×１０１８／ｃｍ３のｐ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｎゲート層８２は、例えば不純物濃度１×１０１７／ｃｍ３のｎ型のＧａＡｓである。ＡｌＧａＡｓであってもよく、Ａｌ組成は、０～１の範囲で変更してもよい。
ｐゲート層８３は、例えば不純物濃度１×１０１７／ｃｍ３のｐ型のＧａＡｓである。ＡｌＧａＡｓであってもよく、Ａｌ組成は、０～１の範囲で変更してもよい。
ｎカソード層８４は、例えば不純物濃度１×１０１８／ｃｍ３のｎ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
なお、Ａｌ０．９ＧａＡｓ及びＧａＡｓの代わりに、ＧａＩｎＰなどでもよい。
The p-
The
The
The n-
In addition, GaInP or the like may be used instead of Al 0.9 GaAs and GaAs.
光吸収層８５については、後述する。
The
ｐアノード層８６は、下側ｐ層８６ａ、電流狭窄層８６ｂ、上側ｐ層８６ｃを順に積層して構成されている。電流狭窄層８６ｂは、電流通過部αと電流阻止部βとで構成されている。図６（ａ）に示したように、電流通過部αは、発光ダイオードＬＥＤの中央部に、電流阻止部βは、発光ダイオードＬＥＤの周辺部に設けられている。
下側ｐ層８６ａ、上側ｐ層８６ｃは、例えば、例えば不純物濃度１×１０１８／ｃｍ３のｐ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
電流狭窄層８６ｂは、例えばＡｌＡｓ、又は、Ａｌの不純物濃度が高いｐ型のＡｌＧａＡｓである。Ａｌが酸化されてＡｌ２Ｏ３が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。
The p-
The lower p-
The
電流狭窄層８６ｂにおける電流阻止部βは、側面が露出した電流狭窄層８６ｂを側面から酸化して形成される。酸化されないで残った部分が電流通過部αとなる。
電流狭窄層８６ｂの側面からの酸化は、例えば、３００～４００℃での水蒸気酸化により、ＡｌＡｓ、ＡｌＧａＡｓなどである電流狭窄層８６ｂのＡｌを酸化させる。このとき、酸化は、露出した側面から進行し、発光ダイオードＬＥＤの周囲にＡｌの酸化物であるＡｌ２Ｏ３による電流阻止部βが形成される。
なお、ｐアノード層８６における電流阻止部βは、ｐアノード層８６への水素イオン（Ｈ＋）の打ち込み（イオン打ち込み）により形成してもよい。すなわち、電流阻止部βは、ｐアノード層８６を形成した後において、電流阻止部βとする部分にＨ＋を打ち込むことで形成されてもよい。
The current blocking portion β in the
Oxidation from the side surface of the
The current blocking portion β in the p-
発光層８７は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。井戸層は、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＧａＩｎＡｓＰ、ＧａＩｎＰなどであり、障壁層は、ＡｌＧａＡｓ、ＧａＡｓ、ＧａＩｎＰ、ＧａＩｎＡｓＰなどである。なお、発光層８７は、不純物を添加していないイントリンシック（ｉ）層であってもよい。また、発光層８７は、量子井戸構造以外であってもよく、例えば、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。
The
ｎカソード層８８は、例えば不純物濃度１×１０１８／ｃｍ３のｎ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
The n-
これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などによって積層され、半導体積層体が形成される。 These semiconductor layers are laminated by, for example, an organic metal vapor deposition method (MOCVD: Metal Organic Chemical Vapor Deposition), a molecular beam epitaxy method (MBE), or the like to form a semiconductor laminate.
ｎオーミック電極３２１は、例えばｎカソード層８８などｎ型の半導体層とオーミックコンタクトが取りやすいＧｅを含むＡｕ（ＡｕＧｅ）などである。
The n-
ｐオーミック電極３３１は、例えばｐゲート層８３などｐ型の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などである。
裏面電極９１は、ｐオーミック電極３３１と同様に、例えばＡｕＺｎである。
The p-
The
光出射口保護層８９（図６（ｂ）参照）は、ｎオーミック電極３２１で囲まれた光出射開口上に、出射する光に対して透光性の材料で形成される。
光出射口保護層８９は、例えばＳｉＯ２、ＳｉＯＮ、ＳｉＮなどである。
The light emission port protective layer 89 (see FIG. 6B) is formed of a material transparent to the emitted light on the light emission opening surrounded by the n-
The light emission
なお、上記においては、ｐゲート層８３にｐオーミック電極３３１を設けて駆動サイリスタＳのゲート端子Ｇｓとしたが、ｎゲート層８２にｎオーミック電極を設けて駆動サイリスタＳのゲート端子としてもよい。
In the above, the p-
＜サイリスタ＞
まず、サイリスタ（転送サイリスタＴ、駆動サイリスタＳ）の基本的な動作を説明する。サイリスタは、前述したように、アノード端子（アノード）、カソード端子（カソード）、ゲート端子（ゲート）の３端子を有する半導体素子であって、例えば、ＧａＡｓ、ＧａＡｌＡｓ、ＡｌＡｓなどによるｐ型の半導体層（ｐアノード層８１、ｐゲート層８３）、ｎ型の半導体層（ｎゲート層８２、ｎカソード層８４）を基板８０上に積層して構成されている。つまり、サイリスタは、ｐｎｐｎ構造を成している。ここでは、ｐ型の半導体層とｎ型の半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを一例として１．５Ｖとして説明する。
<Thyristor>
First, the basic operation of the thyristor (transfer thyristor T, drive thyristor S) will be described. As described above, the thyristor is a semiconductor element having three terminals of an anode terminal (anode), a cathode terminal (cathode), and a gate terminal (gate), and is, for example, a p-type semiconductor layer made of GaAs, GaAlAs, AlAs, or the like. (P-
以下では、一例として、Ｖｓｕｂ端子である裏面電極９１（図５、図６参照）に供給される基準電位Ｖｓｕｂをハイレベルの電位（以下では「Ｈ」と表記する。）として０Ｖ、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位（以下では「Ｌ」と表記する。）として－３．３Ｖとして説明する。
サイリスタのアノードは、裏面電極９１に供給される基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））である。
In the following, as an example, the reference potential Vsub supplied to the back electrode 91 (see FIGS. 5 and 6), which is a Vsub terminal, is set to a 0V, Vga terminal as a high-level potential (hereinafter referred to as “H”). The supplied power potential Vga will be described as a low-level potential (hereinafter referred to as “L”) as -3.3V.
The anode of the thyristor is a reference potential Vsub (“H” (0V)) supplied to the
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位（絶対値が大きい負の電位）がカソードに印加されるとオン状態に移行（ターンオン）する。ここで、サイリスタのしきい電圧は、ゲートの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードを基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））に設定しているので、ゲートは、０Ｖ（「Ｈ」）になるとする。また、オン状態のサイリスタのカソードは、アノードの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位となる。ここでは、アノードを基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））に設定しているので、オン状態のサイリスタのカソードは、－１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。
An off-state thyristor in which no current flows between the anode and the cathode shifts to the on-state (turns on) when a potential lower than the threshold voltage (negative potential with a large absolute value) is applied to the cathode. Here, the threshold voltage of the thyristor is a value obtained by subtracting the forward potential Vd (1.5 V) of the pn junction from the potential of the gate.
When turned on, the thyristor gate has a potential close to the potential of the anode terminal. Here, since the anode is set to the reference potential Vsub (“H” (0V)), the gate is assumed to be 0V (“H”). Further, the cathode of the thyristor in the on state has a potential close to the potential obtained by subtracting the forward potential Vd (1.5V) of the pn junction from the potential of the anode. Here, since the anode is set to the reference potential Vsub (“H” (0V)), the cathode of the thyristor in the on state has a potential close to −1.5V (a negative potential whose absolute value is larger than 1.5V). ). The potential of the cathode is set in relation to the power supply that supplies the current to the thyristor in the on state.
オン状態のサイリスタは、カソードが、オン状態を維持するために必要な電位（上記の－１．５Ｖに近い電位）より高い電位（絶対値が小さい負の電位、０Ｖ又は正の電位）になると、オフ状態に移行（ターンオフ）する。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位（絶対値が大きい負の電位）が継続的に印加され、オン状態を維持しうる電流（維持電流）が供給されると、サイリスタはオン状態を維持する。
When the cathode becomes a potential higher than the potential required to maintain the on state (the potential close to -1.5V above) (negative potential with a small absolute value, 0V or positive potential), the thyristor in the on state becomes , Transition to the off state (turn off).
On the other hand, a potential lower than the potential required to maintain the on state (negative potential with a large absolute value) is continuously applied to the cathode of the thyristor in the on state, and a current that can maintain the on state (maintenance current). When supplied, the thyristor remains on.
駆動サイリスタＳは、発光ダイオードＬＥＤと積層され、直列接続されている。よって、駆動サイリスタＳのカソード（ｎカソード層８４）に印加される電圧は、点灯信号φＩの電圧が駆動サイリスタＳと発光ダイオードＬＥＤとで分圧された電圧となる。ここでは、発光ダイオードＬＥＤに印加される電圧は、仮に－１．７Ｖであるとして説明する。そして、駆動サイリスタＳがオフ状態である場合、駆動サイリスタＳに－３．３Ｖが印加されるとして説明する。すなわち、発光ダイオードＬＥＤを点灯させる際に印加される点灯信号φＩ（後述する「Ｌｏ」）は、－５Ｖであるとする。
なお、発光ダイオードＬＥＤの発光する光の波長（発光波長）や光量によって発光ダイオードＬＥＤに印加する電圧を変えることなるが、その際は点灯信号φＩの電圧（「Ｌｏ」）を調整すればよい。
The drive thyristor S is laminated with the light emitting diode LED and connected in series. Therefore, the voltage applied to the cathode (n cathode layer 84) of the drive thyristor S is the voltage obtained by dividing the voltage of the lighting signal φI by the drive thyristor S and the light emitting diode LED. Here, it is assumed that the voltage applied to the light emitting diode LED is -1.7V. Then, when the drive thyristor S is in the off state, -3.3 V will be applied to the drive thyristor S. That is, it is assumed that the lighting signal φI (“Lo” described later) applied when lighting the light emitting diode LED is −5V.
The voltage applied to the light emitting diode LED is changed depending on the wavelength (emission wavelength) and the amount of light emitted by the light emitting diode LED. In that case, the voltage of the lighting signal φI (“Lo”) may be adjusted.
なお、サイリスタは、ＧａＡｓなどの半導体で構成されるので、オン状態において、ｎゲート層８２とｐゲート層８３との間で発光する。サイリスタが発光する光量は、カソードの面積及びカソードとアノードとの間に流す電流によって決まる。よって、サイリスタの発光が、感光体ドラム１２に照射されると、形成される画像の画質に悪影響をもたらすおそれがある。
Since the thyristor is composed of a semiconductor such as GaAs, it emits light between the
転送サイリスタＴでは、カソードの面積を小さくしたり、電極（図６（ａ）、（ｂ）に示した転送サイリスタＴ１のｎオーミック電極３２３）などで遮光したりすることにより、転送サイリスタＴの発光によって感光体ドラム１２に照射される不要な光を抑制すればよい。
In the transfer thyristor T, the area of the cathode is reduced, or the transfer thyristor T emits light by blocking light with an electrode (n-
一方、駆動サイリスタＳは発光ダイオードＬＥＤと積層されているために、発光ダイオードＬＥＤが出射する光が駆動サイリスタＳに照射されるおそれがある。
図８は、発光ダイオードＬＥＤと駆動サイリスタＳとの関係を説明する模式的なエネルギバンド図である。図８（ａ）は、発光ダイオードＬＥＤの発光と駆動サイリスタＳの励起、図８（ｂ）は、駆動サイリスタＳの発光を示す図である。ここでは、発光ダイオードＬＥＤの発光層８７は、量子井戸構造であるとする。
On the other hand, since the drive thyristor S is laminated with the light emitting diode LED, the light emitted by the light emitting diode LED may be irradiated to the drive thyristor S.
FIG. 8 is a schematic energy band diagram illustrating the relationship between the light emitting diode LED and the drive thyristor S. FIG. 8A is a diagram showing light emission of the light emitting diode LED and excitation of the driving thyristor S, and FIG. 8B is a diagram showing light emission of the driving thyristor S. Here, it is assumed that the
図８（ａ）に示すように、発光ダイオードＬＥＤのｐアノード層８６とｎカソード層８８との間に正の電圧が印加されると、発光層８７にキャリア（電子及び正孔）が注入され、ｐアノード層８６側及びｎカソード層８８側の両方に光を出射する（白抜き矢印）。このとき、発光ダイオードＬＥＤの発光波長は、発光層８７の井戸層及び障壁層のバンドギャップエネルギによって決まる。
一例として、発光ダイオードＬＥＤにおける発光層８７の井戸層をＡｌ０．１１ＧａＡｓ、障壁層をＡｌ０．３６ＧａＡｓとした場合、発光波長は７６６ｎｍとなる。この場合、発光波長に相当するバンドギャップエネルギＥｇ（ＬＥＤ）は、１．６２ｅＶである。
As shown in FIG. 8A, when a positive voltage is applied between the p-
As an example, when the well layer of the
すると、例えば駆動サイリスタＳに含まれる半導体層、ここではｐゲート層８３及びｎゲート層８４のバンドギャップエネルギ（ここでは、Ｅｇ（Ｓ）とする。）が、発光ダイオードＬＥＤのバンドギャップエネルギＥｇ（ＬＥＤ）より小さいか同じ（バンドギャップエネルギＥｇ（ＬＥＤ）以下）であると、発光ダイオードＬＥＤから駆動サイリスタＳに照射された光（白抜き矢印）が駆動サイリスタＳのｐゲート層８３及びｎゲート層８４で吸収される。そして、ｐゲート層８３及びｎゲート層８４において、電子と正孔との対が発生する。
一例として、駆動サイリスタＳのｎゲート層８２、ｐゲート層８３がＧａＡｓである場合、バンドギャップエネルギＥｇ（Ｓ）は１．４３ｅＶであるので、発光ダイオードＬＥＤの発光波長に相当するバンドギャップエネルギＥｇ（ＬＥＤ）の１．６２ｅＶより小さい。よって、発光ダイオードＬＥＤから駆動サイリスタＳに照射された光が駆動サイリスタＳで吸収され、電子と正孔との対が発生する。
Then, for example, the bandgap energy of the semiconductor layer included in the drive thyristor S, here the
As an example, when the
図８（ｂ）に示すように、駆動サイリスタＳのｎゲート層８２及びｐゲート層８３において発生した電子と正孔との対は、再結合して、バンドギャップエネルギＥｇ（Ｓ）で決まる光を出射する。
一例として、駆動サイリスタＳのｎゲート層８２、ｐゲート層８３はバンドギャップエネルギＥｇ（Ｓ）が１．４３ｅＶであるので、発光ダイオードＬＥＤから照射された光を吸収してしばらくたった後に、電子と正孔との対が再結合して、ＧａＡｓのバンドギャップエネルギ（１．４３ｅＶ）に相当した波長８７０ｎｍ近傍の発光が駆動サイリスタＳに置いて生じる。
As shown in FIG. 8B, the pairs of electrons and holes generated in the
As an example, since the bandgap energy Eg (S) of the
すなわち、発光ダイオードＬＥＤが出射する光が励起光となって、駆動サイリスタＳにおいてフォトルミネッセンスが生じる。そして、発光ダイオードＬＥＤが出射する光と、駆動サイリスタＳが出射する光とは、バンドギャップエネルギが異なるため、波長が異なる。 That is, the light emitted by the light emitting diode LED becomes the excitation light, and photoluminescence occurs in the drive thyristor S. The wavelengths of the light emitted by the light emitting diode LED and the light emitted by the drive thyristor S are different because the bandgap energy is different.
また、サイリスタの立ち上がり電圧を低減するために、サイリスタの内部に電圧低減層を設ける場合がある。サイリスタにおける立ち上がり電圧は、サイリスタを構成する半導体層におけるもっとも小さいバンドギャップエネルギによって決まる。なお、サイリスタにおける立ち上がり電圧とは、サイリスタのオン状態における電流を、電圧軸に外挿した際の電圧である。よって、電圧低減層は、バンドギャップエネルギが小さい層である。このため、発光ダイオードＬＥＤの発光波長に相当するバンドギャップエネルギより、駆動サイリスタＳにおけるｎゲート層８２、ｐゲート層８３のバンドギャップエネルギが大きい場合であっても、電圧低減層のバンドギャップエネルギが小さい場合には、電圧低減層が発光することになる。すなわち、駆動サイリスタＳが、発光ダイオードＬＥＤの発光波長に相当するバンドギャップエネルギより、バンドギャップエネルギが小さい半導体層を含むと、発光ダイオードＬＥＤから照射された光によって、駆動サイリスタＳが発光することになる。
Further, in order to reduce the rising voltage of the thyristor, a voltage reducing layer may be provided inside the thyristor. The rising voltage in the thyristor is determined by the smallest bandgap energy in the semiconductor layer constituting the thyristor. The rising voltage in the thyristor is the voltage when the current in the on state of the thyristor is extrapolated to the voltage shaft. Therefore, the voltage reduction layer is a layer having a small bandgap energy. Therefore, even when the bandgap energy of the
上記においては、単一のバンドギャップエネルギで説明したが、一般に、発光ダイオードＬＥＤからの光及び駆動サイリスタＳからの光は、波長域において広がり（発光スペクトル）を有している。そして、駆動サイリスタＳの発光スペクトルと、発光ダイオードＬＥＤの発光スペクトルとは、波長域や幅などが異なるため、発光ダイオードＬＥＤからの光に、駆動サイリスタＳからの光が混入（重畳）すると、発光ダイオードＬＥＤの発光スペクトルを乱すことになる。例えば、発光ダイオードＬＥＤの発光スペクトルは、駆動サイリスタＳの発光スペクトルに比べて狭いため、プリントヘッド１４などにおいて光学系を設計しやすい。しかし、駆動サイリスタＳの発光スペクトルが発光ダイオードＬＥＤの発光スペクトルに混入すると、この恩恵が得られなくなるとともに、形成される画像の画質等に悪影響を与えるおそれがある。
Although described above with a single bandgap energy, in general, the light from the light emitting diode LED and the light from the driving thyristor S have a spread (emission spectrum) in the wavelength range. Since the emission spectrum of the drive psyllista S and the emission spectrum of the light emitting diode LED are different in wavelength range and width, when the light from the light emitting diode LED is mixed (superimposed) with the light from the drive psyllista S, it emits light. It will disturb the emission spectrum of the diode LED. For example, since the emission spectrum of the light emitting diode LED is narrower than the emission spectrum of the drive thyristor S, it is easy to design an optical system in the
そこで、第１の実施の形態では、駆動サイリスタＳと発光ダイオードＬＥＤとの間に、発光ダイオードＬＥＤから駆動サイリスタＳに向かう光を吸収する光吸収層８５を設けている。このようにすることで、発光ダイオードＬＥＤの発光波長を、駆動サイリスタＳが発光する波長（発光波長）と独立に設定しうる。つまり、発光ダイオードＬＥＤの発光する波長（発光波長）の設定が容易になる。
なお、光吸収層８５は、発光ダイオードＬＥＤから駆動サイリスタＳに向かう光を１００％吸収することを要しない。つまり、光吸収層８５は、発光ダイオードＬＥＤからの光によって駆動サイリスタＳが発光する光が、発光ダイオードＬＥＤからの光に重畳されて感光体ドラム１２に照射されても、形成される画像の画質等に悪影響をもたらさない程度に、駆動サイリスタＳの発光による光の量を低下させるものであればよい。
Therefore, in the first embodiment, a
The
＜光吸収層８５＞
図９は、光吸収層８５を説明する図である。図９（ａ）は、光吸収層８５が単層のｎ型半導体層８５ａである場合、図９（ｂ）は、光吸収層８５が単層のｐ型半導体層８５ｂである場合、図９（ｃ）は、光吸収層８５が複数のｎ型半導体層８５ｃ、８５ｄで構成されている場合、図９（ｄ）は、光吸収層８５が複数のｐ型半導体層８５ｅ、８５ｆで構成されている場合、及び、図９（ｅ）は、光吸収層８５がｎ型半導体層８５ｇとｐ型半導体層８５ｈとで構成されている場合である。
<
FIG. 9 is a diagram illustrating the
光吸収層８５は、光吸収層８５を構成する半導体層（ｎ型半導体層８５ａ、８５ｃ、８５ｄ、８５ｇ、ｐ型半導体層８５ｂ、８５ｅ、８５ｆ、８５ｈ）の少なくとも一層のバンドギャップエネルギが、発光ダイオードＬＥＤの発光波長に相当するバンドギャップエネルギ（Ｅｇ（ＬＥＤ））より小さいか同じである（バンドギャップエネルギ（Ｅｇ（ＬＥＤ））以下の）半導体層で構成される。
このようにすることで、発光ダイオードＬＥＤからの光は、光吸収層８５における発光ダイオードＬＥＤの発光波長に相当するバンドギャップエネルギ（Ｅｇ（ＬＥＤ））よりバンドギャップエネルギが小さいか同じ半導体層で吸収される。つまり、吸収する光の波長の設定が容易になる。
In the
By doing so, the light from the light emitting diode LED has a smaller bandgap energy than the bandgap energy (Eg (LED)) corresponding to the emission wavelength of the light emitting diode LED in the
例えば、発光ダイオードＬＥＤの発光層８７をＡｌＧａＡｓで構成した場合、光吸収層８５（ｎ型半導体層８５ａ、８５ｃ、８５ｄ、８５ｇ、ｐ型半導体層８５ｂ、８５ｅ、８５ｆ、８５ｈの少なくとも一層）は、ＧａＡｓ又はＩｎＧａＡｓとすればよい。
また、例えば、発光ダイオードＬＥＤの発光層８７をＧａＡｓで構成した場合、光吸収層８５（ｎ型半導体層８５ａ、８５ｃ、８５ｄ、８５ｇ、ｐ型半導体層８５ｂ、８５ｅ、８５ｆ、８５ｈの少なくとも一層）は、ＩｎＧａＡｓ又はＩｎＧａＮＡｓとすればよい。
さらに、例えば、発光ダイオードＬＥＤの発光層８７をＩｎＧａＡｓで構成した場合、光吸収層８５（ｎ型半導体層８５ａ、８５ｃ、８５ｄ、８５ｇ、ｐ型半導体層８５ｂ、８５ｅ、８５ｆ、８５ｈの少なくとも一層）は、ＩｎＧａＡｓ又はＩｎＧａＮＡｓとすればよい。
For example, when the
Further, for example, when the
Further, for example, when the
なお、光吸収層８５において発光ダイオードＬＥＤが出射する光を吸収する半導体層（ｎ型半導体層８５ａ、８５ｃ、８５ｄ、８５ｇ、ｐ型半導体層８５ｂ、８５ｅ、８５ｆ、８５ｈの少なくとも一層）の厚さは、光の吸収量で設定すればよく、例えば数ｎｍから数１００ｎｍである。
The thickness of the semiconductor layer (at least one of the n-
バンドギャップが小さい半導体層は、バンドギャップが大きい半導体層に比べて、電流が流れやすい。よって、逆方向の接合（逆方向接合）である駆動サイリスタＳのｎカソード層８４と発光ダイオードＬＥＤのｐアノード層８６との間にバンドギャップが小さい半導体層を含む光吸収層８５を設けることで、発光ダイオードＬＥＤを点灯させる際に、駆動サイリスタＳと発光ダイオードＬＥＤとの直列接続に印加する電圧（立ち上がり電圧）が低減される。
A semiconductor layer having a small bandgap is more likely to carry a current than a semiconductor layer having a large bandgap. Therefore, by providing a
なお、光吸収層８５は、金属特性を有するＩＩＩ－Ｖ族材料で構成されてもよい。例えば、ＩｎＮとＩｎＡｓとの化合物であるＩｎＮＡｓは、ＩｎＮの組成比ｘが約０．１～約０．８の範囲において、バンドギャップエネルギが負になり、金属特性を有する。
また、例えば、ＩｎＮＳｂは、ＩｎＮの組成比ｘが約０．２～約０．７５の範囲において、バンドギャップエネルギが負になり、金属特性を有する。
このような金属特性を有するＩＩＩ－Ｖ族材料は、駆動サイリスタＳの発光による光を吸収するとともに、金属的な導電性により駆動サイリスタＳと発光ダイオードＬＥＤとの間の抵抗が小さくなる。これにより、発光ダイオードＬＥＤを点灯させる際に、駆動サイリスタＳと発光ダイオードＬＥＤとの直列接続に印加する電圧（立ち上がり電圧）がより低減される。
The
Further, for example, InNSb has a negative bandgap energy and has metallic properties in the range of the composition ratio x of InN of about 0.2 to about 0.75.
The group III-V material having such metallic properties absorbs the light emitted by the driving thyristor S, and the resistance between the driving thyristor S and the light emitting diode LED is reduced due to the metallic conductivity. As a result, the voltage (rising voltage) applied to the series connection between the drive thyristor S and the light emitting diode LED when the light emitting diode LED is turned on is further reduced.
また、光吸収層８５（ｎ型半導体層８５ａ、８５ｃ、８５ｄ、８５ｇ、ｐ型半導体層８５ｂ、８５ｅ、８５ｆ、８５ｈの少なくとも一層）は、駆動サイリスタＳ側で接するｎカソード層８４と発光ダイオードＬＥＤ側で接するｐアノード層８６との、いずれか一方より不純物濃度が高い層であってもよい。ここで「接する」とは、直接接している状態のみを意味するものではなく、光吸収層８５よりも十分に薄いｉ型の薄膜層が介在する場合など、動作上、直接接する場合と実質的に同等となる状態を含む。
Further, the light absorption layer 85 (at least one layer of the n-
半導体層の不純物濃度が高くなると、半導体内において自由に移動できる電子及び正孔（自由キャリア）の数が増加し、光を吸収しやすくなる（自由キャリア吸収）。
この場合、半導体層のバンドギャップに関係なく光を吸収する。つまり、吸収する光は、波長依存性が小さい。
例えば、自由キャリア吸収を生じる不純物濃度は、１×１０１８／ｃｍ３以上である。光吸収層８５において駆動サイリスタＳの発光による光を吸収する半導体層（ｎ型半導体層８５ａ、８５ｃ、８５ｄ、８５ｇ、ｐ型半導体層８５ｂ、８５ｅ、８５ｆ、８５ｈの少なくとも一層）の厚さは、光の吸収量で設定すればよく、例えば数ｎｍから数１００ｎｍである。
As the impurity concentration of the semiconductor layer increases, the number of electrons and holes (free carriers) that can freely move in the semiconductor increases, and light is easily absorbed (free carrier absorption).
In this case, light is absorbed regardless of the band gap of the semiconductor layer. That is, the absorbed light has a small wavelength dependence.
For example, the concentration of impurities that causes free carrier absorption is 1 × 10 18 / cm 3 or more. The thickness of the semiconductor layer (at least one of the n-
不純物濃度が高い半導体層は、不純物濃度が低い半導体層に比べて、抵抗が小さく、電流が流れやすい。よって、逆方向接合である駆動サイリスタＳのｎカソード層８４と発光ダイオードＬＥＤのｐアノード層８６との間に不純物濃度が高い半導体層を含む光吸収層８５を設けることで、発光ダイオードＬＥＤを点灯させる際に、駆動サイリスタＳと発光ダイオードＬＥＤとの直列接続に印加する電圧（立ち上がり電圧）が低減される。
A semiconductor layer having a high impurity concentration has a smaller resistance and a current is more likely to flow than a semiconductor layer having a low impurity concentration. Therefore, the light emitting diode LED is turned on by providing the
光吸収層８５は、図９（ａ）から（ｅ）に示すように、駆動サイリスタＳ側において駆動サイリスタＳのｎカソード層８４に接し（隣接し）、発光ダイオードＬＥＤ側において発光ダイオードＬＥＤのｐアノード層８６に接する（隣接する）。
光吸収層８５が単層である場合、光吸収層８５は、図９（ａ）、（ｂ）に示すように、駆動サイリスタＳのｎカソード層８４と同じ導電型のｎ型、又は、発光ダイオードＬＥＤのｐアノード層８６と同じ導電型のｐ型であればよい。また、光吸収層８５が同じ導電型の複数の層である場合、光吸収層８５は、図９（ｃ）、（ｄ）に示すように、駆動サイリスタＳのｎカソード層８４と同じ導電型のｎ型、又は、発光ダイオードＬＥＤのｐアノード層８６と同じ導電型のｐ型であればよい。
また、光吸収層８５がｎ型とｐ型との二層で構成される場合は、図９（ｅ）に示すように、光吸収層８５の駆動サイリスタＳのｎカソード層８４側がｎ型、発光ダイオードＬＥＤのｐアノード層８６側がｐ型であるとよい。図９（ｅ）のように構成することで、図９（ａ）～（ｄ）の構成と比較し、立ち上がり電圧が更に低減される。
As shown in FIGS. 9A to 9E, the
When the
When the
つまり、光吸収層８５は、隣接する駆動サイリスタＳを構成する層（ｎカソード層８４）と発光ダイオードＬＥＤを構成する層（ｐアノード層８６）とが直接接するとした（直接接合させた）場合と同じ方向に電流が流れる接合が維持されるように構成されることがよい。つまり、光吸収層８５は、隣接する駆動サイリスタＳを構成する層（ｎカソード層８４）と発光ダイオードＬＥＤを構成する層（ｐアノード層８６）とが直接接するとした場合に対して、逆方向接合となる界面が増えないように構成するとよい。
駆動サイリスタＳのｎカソード層８４と発光ダイオードＬＥＤのｐアノード層８６との間に逆方向接合となる界面が増えると、電流の流れが阻害されたり、発光ダイオードＬＥＤを点灯させる際に、駆動サイリスタＳと発光ダイオードＬＥＤとの直列接続に印加する電圧（立ち上がり電圧）が高くなったりする。
That is, in the case where the
If the number of interfaces that form a reverse junction between the
言い換えると、光吸収層８５が複数の層で構成される場合においては、駆動サイリスタＳを構成する層（ｎカソード層８４）と光吸収層８５を構成する複数の層のうち駆動サイリスタＳを構成する層（ｎカソード層８４）に接する層とは、同じ導電型を有し、かつ、発光ダイオードＬＥＤを構成する層（ｐアノード層８６）と、光吸収層８５を構成する複数の層のうち発光ダイオードＬＥＤを構成する層（ｐアノード層８６）に接する層とは、同じ導電型を有することが好ましい。また、この条件を満たすのであれば、光吸収層８５は二層に限らず、ｎカソード層８４およびｐアノード層８６の不純物濃度より高い不純物濃度の三層や四層の半導体層で構成してもよい。不純物濃度を高くすることで、逆方向接合が増えたとしても、立ち上がり電圧が高くなることが抑制される。
In other words, when the
前述したように、光吸収層８５は、発光ダイオードＬＥＤと駆動サイリスタＳとの間に積層されている。ここで、光吸収層８５が、逆接合となる場合には、発光ダイオードＬＥＤが出射する光が照射されて、例え電子と正孔との対が発生しても、電子と正孔とが異なる側に移動するので、再結合による光の発生が抑制される。よって、光吸収層８５としては、発光ダイオードＬＥＤが出射する光の照射により電子と正孔との対が発生する材料であっても、使用しうる。
As described above, the
以上において、発光ダイオードＬＥＤで説明したが、他の発光素子、例えば後述するレーザダイオードＬＤや垂直共振器面発光レーザＶＣＳＥＬを用いた場合であっても同様である。 Although the light emitting diode LED has been described above, the same applies to the case where another light emitting element, for example, a laser diode LD described later or a vertical cavity surface emitting laser VCSEL is used.
（発光装置６５の動作）
次に、発光装置６５の動作について説明する。
前述したように、発光装置６５は発光チップＣ１～Ｃ４０を備える（図３、４参照）。
発光チップＣ１～Ｃ４０は並列に駆動されるので、発光チップＣ１の動作を説明すれば足りる。
＜タイミングチャート＞
図１０は、発光装置６５及び発光チップＣの動作を説明するタイミングチャートである。
図１０では、発光チップＣ１の発光ダイオードＬＥＤ１～ＬＥＤ５の５個の発光ダイオードＬＥＤの点灯又は非点灯を制御（点灯制御と表記する。）する部分のタイミングチャートを示している。なお、図１０では、発光チップＣ１の発光ダイオードＬＥＤ１、ＬＥＤ２、ＬＥＤ３、ＬＥＤ５を点灯させ、発光ダイオードＬＥＤ４を消灯（非点灯）としている。
(Operation of light emitting device 65)
Next, the operation of the
As described above, the
Since the light emitting chips C1 to C40 are driven in parallel, it is sufficient to explain the operation of the light emitting chips C1.
<Timing chart>
FIG. 10 is a timing chart illustrating the operation of the
FIG. 10 shows a timing chart of a portion that controls lighting or non-lighting of the five light emitting diode LEDs of the light emitting
図１０において、時刻ａから時刻ｋへとアルファベット順に時刻が経過するとする。発光ダイオードＬＥＤ１は、期間Ｔ（１）において、発光ダイオードＬＥＤ２は、期間Ｔ（２）において、発光ダイオードＬＥＤ３は、期間Ｔ（３）において、発光ダイオードＬＥＤ４は、期間Ｔ（４）において点灯又は非点灯の制御（点灯制御）がされる。以下、同様にして番号が５以上の発光ダイオードＬＥＤが点灯制御される。
ここでは、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと呼ぶ。
In FIG. 10, it is assumed that the time elapses from time a to time k in alphabetical order. The light emitting
Here, the periods T (1), T (2), T (3), ... Are referred to as periods of the same length, and when they are not distinguished, they are referred to as period T.
φ１端子（図５、図６参照）に送信される第１転送信号φ１及びφ２端子（図５、図６参照）に送信される第２転送信号φ２は、「Ｈ」（０Ｖ）と「Ｌ」（－３．３Ｖ）との２つの電位を有する信号である。そして、第１転送信号φ１及び第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。
以下では、「Ｈ」（０Ｖ）及び「Ｌ」（－３．３Ｖ）を、「Ｈ」及び「Ｌ」と省略する場合がある。
The first transfer signal φ1 transmitted to the φ1 terminal (see FIGS. 5 and 6) and the second transfer signal φ2 transmitted to the φ2 terminal (see FIGS. 5 and 6) are “H” (0V) and “L”. It is a signal having two potentials with "(-3.3V)". Then, the waveforms of the first transfer signal φ1 and the second transfer signal φ2 are repeated in units of two consecutive periods T (for example, period T (1) and period T (2)).
In the following, "H" (0V) and "L" (-3.3V) may be abbreviated as "H" and "L".
第１転送信号φ１は、期間Ｔ（１）の開始時刻ｂで「Ｈ」（０Ｖ）から「Ｌ」（－３．３Ｖ）に移行し、時刻ｆで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて、「Ｈ」から「Ｌ」に移行する。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｅで「Ｈ」（０Ｖ）から「Ｌ」（－３．３Ｖ）に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。一方、第２転送信号φ２は、期間Ｔ（１）において、破線で示す波形及び期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は発光装置６５が動作を開始する期間であるためである。
The first transfer signal φ1 shifts from “H” (0V) to “L” (-3.3V) at the start time b of the period T (1), and shifts from “L” to “H” at the time f. .. Then, at the end time i of the period T (2), the transition from “H” to “L” occurs.
The second transfer signal φ2 is “H” (0V) at the start time b of the period T (1), and shifts from “H” (0V) to “L” (-3.3V) at the time e. Then, at the end time i of the period T (2), the transition from “L” to “H” occurs.
Comparing the first transfer signal φ1 and the second transfer signal φ2, the second transfer signal φ2 corresponds to the first transfer signal φ1 shifted back by the period T on the time axis. On the other hand, in the second transfer signal φ2, in the period T (1), the waveform shown by the broken line and the waveform in the period T (2) are repeated after the period T (3). The waveform of the period T (1) of the second transfer signal φ2 is different from that after the period T (3) because the period T (1) is the period when the
第１転送信号φ１と第２転送信号φ２との一組の転送信号は、後述するように、転送サイリスタＴのオン状態を番号順に伝播させることにより、オン状態の転送サイリスタＴと同じ番号の発光ダイオードＬＥＤを、点灯又は非点灯の制御（点灯制御）の対象として指定する。 As will be described later, the set of transfer signals of the first transfer signal φ1 and the second transfer signal φ2 propagates the ON state of the transfer thyristor T in numerical order, thereby emitting light having the same number as the transfer thyristor T in the ON state. The diode LED is designated as a target of lighting or non-lighting control (lighting control).
次に、発光チップＣ１のφＩ端子に送信される点灯信号φＩ１について説明する。なお、他の発光チップＣ２～Ｃ４０には、それぞれ点灯信号φＩ２～φＩ４０が送信される。点灯信号φＩ１は、「Ｈ」（０Ｖ）と「Ｌｏ」（－５Ｖ）との２つの電位を有する信号である。
ここでは、発光チップＣ１の発光ダイオードＬＥＤ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩ１を説明する。点灯信号φＩ１は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｃで「Ｈ」（０Ｖ）から「Ｌｏ」（－５Ｖ）に移行する。そして、時刻ｄで「Ｌｏ」から「Ｈ」に移行し、時刻ｅにおいて「Ｈ」を維持する。
Next, the lighting signal φI1 transmitted to the φI terminal of the light emitting chip C1 will be described. The lighting signals φI2 to φI40 are transmitted to the other light emitting chips C2 to C40, respectively. The lighting signal φI1 is a signal having two potentials of “H” (0V) and “Lo” (-5V).
Here, the lighting signal φI1 will be described during the lighting control period T (1) for the light emitting diode LED1 of the light emitting chip C1. The lighting signal φI1 is “H” (0V) at the start time b of the period T (1), and shifts from “H” (0V) to “Lo” (-5V) at the time c. Then, it shifts from "Lo" to "H" at time d, and maintains "H" at time e.
図４、図５を参照しつつ、図１０に示したタイミングチャートにしたがって、発光装置６５及び発光チップＣ１の動作を説明する。なお、以下では、発光ダイオードＬＥＤ１、ＬＥＤ２を点灯制御する期間Ｔ（１）、Ｔ（２）について説明する。
（１）時刻ａ
＜発光装置６５＞
時刻ａにおいて、発光装置６５の信号発生回路１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂを「Ｈ」（０Ｖ）に設定する。電源電位供給部１７０は、電源電位Ｖｇａを「Ｌ」（－３．３Ｖ）に設定する。すると、発光装置６５の回路基板６２上の電源ライン２００ａは基準電位Ｖｓｕｂの「Ｈ」（０Ｖ）になり、発光チップＣ１～Ｃ４０のそれぞれのＶｓｕｂ端子は「Ｈ」になる。同様に、電源ライン２００ｂは電源電位Ｖｇａの「Ｌ」（－３．３Ｖ）になり、発光チップＣ１～Ｃ４０のそれぞれのＶｇａ端子は「Ｌ」になる（図４参照）。これにより、発光チップＣ１～Ｃ４０のそれぞれの電源線７１は「Ｌ」になる（図５参照）。
The operation of the
(1) Time a
<
At time a, the reference
そして、信号発生回路１１０の転送信号発生部１２０は第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」（０Ｖ）に設定する。すると、第１転送信号ライン２０１及び第２転送信号ライン２０２が「Ｈ」になる（図４参照）。これにより、発光チップＣ１～Ｃ４０のそれぞれのφ１端子及びφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ１端子に接続されている第２転送信号線７３も「Ｈ」になる（図５参照）。
Then, the transfer
さらに、信号発生回路１１０の点灯信号発生部１４０は、点灯信号φＩ１～φＩ４０をそれぞれ「Ｈ」（０Ｖ）に設定する。すると、点灯信号ライン２０４－１～２０４－４０が「Ｈ」になる（図４参照）。これにより、発光チップＣ１～Ｃ４０のそれぞれのφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」（０Ｖ）になる（図５参照）。
Further, the lighting
＜発光チップＣ１＞
転送サイリスタＴ、駆動サイリスタＳのアノード端子はＶｓｕｂ端子に接続されているので、「Ｈ」に設定される。
<Light emitting chip C1>
Since the anode terminals of the transfer thyristor T and the drive thyristor S are connected to the Vsub terminal, they are set to "H".
奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソードは、第１転送信号線７２に接続され、「Ｈ」（０Ｖ）に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソードは、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴは、アノード及びカソードがともに「Ｈ」であるためオフ状態にある。
The cathodes of the odd-numbered transfer thyristors T1, T3, T5, ... Are connected to the first
発光ダイオードＬＥＤのカソード端子は、「Ｈ」（０Ｖ）の点灯信号線７５に接続されている。すなわち、発光ダイオードＬＥＤと駆動サイリスタＳとは、光吸収層８５を介して、直列接続されている。発光ダイオードＬＥＤのカソードは「Ｈ」、駆動サイリスタＳのアノードは「Ｈ」であるので、発光ダイオードＬＥＤ及び駆動サイリスタＳは、オフ状態にある。
The cathode terminal of the light emitting diode LED is connected to the “H” (0V)
ゲートＧｔ１は、前述したように、スタートダイオードＳＤのカソードに接続されている。ゲートＧｔ１は、電源線抵抗Ｒｇ１を介して、電源電位Ｖｇａ（「Ｌ」（－３．３Ｖ））の電源線７１に接続されている。そして、スタートダイオードＳＤのアノード端子は第２転送信号線７３に接続され、電流制限抵抗Ｒ２を介して、「Ｈ」（０Ｖ）のφ２端子に接続されている。よって、スタートダイオードＳＤは順バイアスであり、スタートダイオードＳＤのカソード（ゲートＧｔ１）は、スタートダイオードＳＤのアノードの電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値（－１．５Ｖ）になる。また、ゲートＧｔ１が－１．５Ｖになると、結合ダイオードＤ１は、アノード（ゲートＧｔ１）が－１．５Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ」（－３．３Ｖ））に接続されているので、順バイアスになる。よって、ゲートＧｔ２の電位は、ゲートＧｔ１の電位（－１．５Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－３Ｖになる。しかし、３以上の番号のゲートＧｔには、スタートダイオードＳＤのアノードが「Ｈ」（０Ｖ）であることの影響は及ばず、これらのゲートＧｔの電位は、電源線７１の電位である「Ｌ」（－３．３Ｖ）になっている。
As described above, the gate Gt1 is connected to the cathode of the start diode SD. The gate Gt1 is connected to the
なお、ゲートＧｔはゲートＧｓであるので、ゲートＧｓの電位は、ゲートＧｔの電位と同じである。よって、転送サイリスタＴ、駆動サイリスタＳのしきい電圧は、ゲートＧｔ、Ｇｓの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。すなわち、転送サイリスタＴ１、駆動サイリスタＳ１のしきい電圧は－３Ｖ、転送サイリスタＴ２、駆動サイリスタＳ２のしきい電圧は－４．５Ｖ、番号が３以上の転送サイリスタＴ、駆動サイリスタＳのしきい電圧は－４．８Ｖとなっている。 Since the gate Gt is the gate Gs, the potential of the gate Gs is the same as the potential of the gate Gt. Therefore, the threshold voltage of the transfer thyristor T and the drive thyristor S is a value obtained by subtracting the forward potential Vd (1.5 V) of the pn junction from the potentials of the gates Gt and Gs. That is, the threshold voltage of the transfer thyristor T1 and the drive thyristor S1 is -3V, the threshold voltage of the transfer thyristor T2 and the drive thyristor S2 is -4.5V, and the threshold voltage of the transfer thyristor T and the drive thyristor S having a number of 3 or more. Is -4.8V.
（２）時刻ｂ
図９に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（－３．３Ｖ）に移行する。これにより発光装置６５は、動作を開始する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子及び電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が、「Ｈ」（０Ｖ）から「Ｌ」（－３．３Ｖ）に移行する。すると、しきい電圧が－３Ｖである転送サイリスタＴ１がターンオンする。しかし、第１転送信号線７２にカソード端子が接続された、番号が３以上の奇数番号の転送サイリスタＴは、しきい電圧が－４．８Ｖであるのでターンオンできない。一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」（０Ｖ）であって、第２転送信号線７３が「Ｈ」（０Ｖ）であるのでターンオンできない。
転送サイリスタＴ１がターンオンすることで、第１転送信号線７２の電位は、アノードの電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－１．５Ｖになる。
(2) Time b
At the time b shown in FIG. 9, the first transfer signal φ1 shifts from “H” (0V) to “L” (-3.3V). As a result, the
When the first transfer signal φ1 shifts from “H” to “L”, the potential of the first
When the transfer thyristor T1 is turned on, the potential of the first
転送サイリスタＴ１がターンオンすると、ゲートＧｔ１／Ｇｓ１の電位は、転送サイリスタＴ１のアノードの電位である「Ｈ」（０Ｖ）になる。そして、ゲートＧｔ２（ゲートＧｓ２）の電位が－１．５Ｖ、ゲートＧｔ３（ゲートＧｓ３）の電位が－３Ｖ、番号が４以上のゲートＧｔ（ゲートＧｌ）の電位が「Ｌ」になる。
これにより、駆動サイリスタＳ１のしきい電圧が－１．５Ｖ、転送サイリスタＴ２、駆動サイリスタＳ２のしきい電圧が－３Ｖ、転送サイリスタＴ３、駆動サイリスタＳ３のしきい電圧が－４．５Ｖ、番号が４以上の転送サイリスタＴ、駆動サイリスタＳのしきい電圧が－４．８Ｖになる。
しかし、第１転送信号線７２は、オン状態の転送サイリスタＴ１により－１．５Ｖになっているので、オフ状態の奇数番号の転送サイリスタＴはターンオンしない。第２転送信号線７３は、「Ｈ」（０Ｖ）であるので、偶数番号の転送サイリスタＴはターンオンしない。点灯信号線７５は「Ｈ」（０Ｖ）であるので、いずれの発光ダイオードＬＥＤも点灯しない。
When the transfer thyristor T1 is turned on, the potential of the gate Gt1 / Gs1 becomes "H" (0V), which is the potential of the anode of the transfer thyristor T1. Then, the potential of the gate Gt2 (gate Gs2) is −1.5V, the potential of the gate Gt3 (gate Gs3) is -3V, and the potential of the gate Gt (gate Gl) having a number of 4 or more is “L”.
As a result, the threshold voltage of the drive thyristor S1 is -1.5V, the threshold voltage of the transfer thyristor T2 and the drive thyristor S2 is -3V, the threshold voltage of the transfer thyristor T3 and the drive thyristor S3 is -4.5V, and the number is changed. The threshold voltage of the transfer thyristor T and the drive thyristor S of 4 or more becomes -4.8V.
However, since the first
時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。他の場合も同様である。）において、転送サイリスタＴ１がオン状態にあって、他の転送サイリスタＴ、駆動サイリスタＳ、発光ダイオードＬＥＤはオフ状態にある。 Immediately after time b (here, it means a time when a thyristor or the like changes due to a change in the potential of the signal at time b and then enters a steady state. The same applies to other cases), the transfer thyristor T1 is used. In the ON state, the other transfer thyristor T, the drive thyristor S, and the light emitting diode LED are in the OFF state.
（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌｏ」（－５Ｖ）に移行する。
点灯信号φＩ１が「Ｈ」から「Ｌｏ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５が「Ｈ」（０Ｖ）から「Ｌｏ」（－５Ｖ）に移行する。すると、発光ダイオードＬＥＤに印加される電圧１．７Ｖを足した－３．３Ｖが駆動サイリスタＳ１に印加され、しきい電圧が－１．５Ｖである駆動サイリスタＳ１がターンオンして、発光ダイオードＬＥＤ１が点灯（発光）する。これにより、点灯信号線７５の電位が－３．２Ｖに近い電位（絶対値が３．２Ｖより大きい負の電位）になる。なお、駆動サイリスタＳ２はしきい電圧が－３Ｖであるが、駆動サイリスタＳ２に印加される電圧は、発光ダイオードＬＥＤに印加される電圧１．７Ｖを－３．２Ｖに足した－１．５Ｖになるので、駆動サイリスタＳ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、駆動サイリスタＳ１がオン状態にあって、発光ダイオードＬＥＤ１が点灯（発光）している。
なお、駆動サイリスタＳ１は、時刻ｂにおいて、転送サイリスタＴ１がターンオンすることにより、オン状態への移行が可能な状態になっている。
(3) Time c
At time c, the lighting signal φI1 shifts from “H” (0V) to “Lo” (-5V).
When the lighting signal φI1 shifts from “H” to “Lo”, the
Immediately after the time c, the transfer thyristor T1 and the drive thyristor S1 are in the ON state, and the light emitting diode LED1 is lit (light emitting).
The drive thyristor S1 is in a state in which it is possible to shift to the on state by turning on the transfer thyristor T1 at time b.
（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩ１が「Ｌｏ」（－５Ｖ）から「Ｈ」（０Ｖ）に移行する。
点灯信号φＩ１が「Ｌｏ」から「Ｈ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５の電位が－３．２Ｖから「Ｈ」に移行する。すると、発光ダイオードＬＥＤ１のカソード及び駆動サイリスタＳ１のアノードとがともに「Ｈ」になるので駆動サイリスタＳ１がターンオフするとともに、発光ダイオードＬＥＤ１が消灯する（非点灯になる）。発光ダイオードＬＥＤ１の点灯期間は、点灯信号φＩ１が「Ｈ」から「Ｌｏ」に移行した時刻ｃから、点灯信号φＩ１が「Ｌｏ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩ１が「Ｌｏ」（－５Ｖ）である期間となる。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。
(4) Time d
At time d, the lighting signal φI1 shifts from “Lo” (-5V) to “H” (0V).
When the lighting signal φI1 shifts from “Lo” to “H”, the potential of the
Immediately after time d, the transfer thyristor T1 is in the ON state.
（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（－３．３Ｖ）に移行する。ここで、発光ダイオードＬＥＤ１を点灯制御する期間Ｔ（１）が終了し、発光ダイオードＬＥＤ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が－３Ｖになっているので、ターンオンする。これにより、ゲート端子Ｇｔ２（ゲート端子Ｇｓ２）の電位が「Ｈ」（０Ｖ）、ゲートＧｔ３（ゲートＧｓ３）の電位が－１．５Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が－３Ｖになる。そして、番号が５以上のゲートＧｔ（ゲートＧｓ）の電位が－３．３Ｖになる。
時刻ｅの直後において、転送サイリスタＴ１、Ｔ２がオン状態にある。
(5) Time e
At time e, the second transfer signal φ2 shifts from “H” (0V) to “L” (-3.3V). Here, the period T (1) for controlling the lighting of the light emitting
When the second transfer signal φ2 shifts from “H” to “L”, the potential of the second
Immediately after the time e, the transfer thyristors T1 and T2 are in the ON state.
（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」（－３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノードとカソードとがともに「Ｈ」になって、ターンオフする。ゲートＧｔ１（ゲートＧｓ１）の電位は、電源線抵抗Ｒｇ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ」（－３．３Ｖ））に向かって変化する。これにより、結合ダイオードＤ１が電流の流れない方向に電位が加えられた状態（逆バイアス）になる。よって、ゲートＧｔ２（ゲートＧｓ２）が「Ｈ」（０Ｖ）である影響は、ゲートＧｔ１（ゲートＧｓ１）には及ばなくなる。すなわち、逆バイアスの結合ダイオードＤで接続されたゲートＧｔを有する転送サイリスタＴは、しきい電圧が－４．８Ｖになって、「Ｌ」（－３．３Ｖ）の第１転送信号φ１又は第２転送信号φ２ではターンオンしなくなる。
時刻ｆの直後において、転送サイリスタＴ２がオン状態にある。
(6) Time f
At time f, the first transfer signal φ1 shifts from “L” (-3.3V) to “H” (0V).
When the first transfer signal φ1 shifts from “L” to “H”, the potential of the first
Immediately after time f, the transfer thyristor T2 is in the ON state.
（７）その他
時刻ｇにおいて、点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌｏ」（－５Ｖ）に移行すると、時刻ｃでの駆動サイリスタＳ１及び発光ダイオードＬＥＤ１と同様に、駆動サイリスタＳ１がターンオンして、発光ダイオードＬＥＤ２が点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩ１が「Ｌｏ」（－５Ｖ）から「Ｈ」（０Ｖ）に移行すると、時刻ｄでの駆動サイリスタＳ１及び発光ダイオードＬＥＤ１と同様に、駆動サイリスタＳ２がターンオフして、発光ダイオードＬＥＤ２が消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」（０Ｖ）から「Ｌ」（－３．３Ｖ）に移行すると、時刻ｂでの転送サイリスタＴ１又は時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が－３Ｖの転送サイリスタＴ３がターンオンする。時刻ｉで、発光ダイオードＬＥＤ２を点灯制御する期間Ｔ（２）が終了し、発光ダイオードＬＥＤ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。
(7) Others When the lighting signal φI1 shifts from “H” (0V) to “Lo” (-5V) at time g, the drive thyristor S1 turns on like the drive thyristor S1 and the light emitting diode LED1 at time c. Then, the light emitting
Then, when the lighting signal φI1 shifts from “Lo” (-5V) to “H” (0V) at time h, the drive thyristor S2 turns off in the same manner as the drive thyristor S1 and the light emitting diode LED1 at time d. , The light emitting
Further, when the first transfer signal φ1 shifts from “H” (0V) to “L” (-3.3V) at time i, the same as the transfer thyristor T1 at time b or the transfer thyristor T2 at time e. , The transfer thyristor T3 with a threshold voltage of -3V turns on. At time i, the period T (2) for controlling the lighting of the light emitting
After that, the above explanations will be repeated.
なお、発光ダイオードＬＥＤを点灯（発光）させないで、消灯（非点灯）のままとするときは、図１０の発光ダイオードＬＥＤ４を点灯制御する期間Ｔ（４）における時刻ｊから時刻ｋに示す点灯信号φＩ１のように、点灯信号φＩを「Ｈ」（０Ｖ）のままとすればよい。このようにすることで、駆動サイリスタＳ４のしきい電圧が－１．５Ｖであっても、駆動サイリスタＳ４はターンオンせず、発光ダイオードＬＥＤ４は消灯（非点灯）のままとなる。
When the light emitting diode LED is not turned on (lights) and is left off (non-lighted), the lighting signal shown from time j to time k in the period T (4) in which the light emitting
以上説明したように、転送サイリスタＴのゲート端子Ｇｔは結合ダイオードＤによって相互に接続されている。よって、ゲートＧｔの電位が変化すると、電位が変化したゲートＧｔに、順バイアスの結合ダイオードＤを介して接続されたゲートＧｔの電位が変化する。そして、電位が変化したゲートを有する転送サイリスタＴのしきい電圧が変化する。転送サイリスタＴは、しきい電圧が「Ｌ」（－３．３Ｖ）より高い（絶対値が小さい負の値）と、第１転送信号φ１又は第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（－３．３Ｖ）に移行するタイミングにおいてターンオンする。
そして、オン状態の転送サイリスタＴのゲートＧｔにゲートＧｓが接続された駆動サイリスタＳは、しきい電圧が－１．５Ｖであるので、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌｏ」（－５Ｖ）に移行するとターンオンし、駆動サイリスタＳに直列接続された発光ダイオードＬＥＤが点灯（発光）する。
As described above, the gate terminals Gt of the transfer thyristor T are connected to each other by the coupling diode D. Therefore, when the potential of the gate Gt changes, the potential of the gate Gt connected to the gate Gt whose potential has changed via the forward bias coupling diode D changes. Then, the threshold voltage of the transfer thyristor T having the gate whose potential has changed changes. In the transfer thyristor T, when the threshold voltage is higher than "L" (-3.3V) (negative value with a small absolute value), the first transfer signal φ1 or the second transfer signal φ2 is from "H" (0V). Turn on at the timing of transition to "L" (-3.3V).
The drive thyristor S in which the gate Gs is connected to the gate Gt of the transfer thyristor T in the on state has a threshold voltage of −1.5V, so that the lighting signal φI changes from “H” (0V) to “Lo” ( When it shifts to -5V), it turns on and the light emitting diode LED connected in series to the drive thyristor S lights up (lights up).
すなわち、転送サイリスタＴはオン状態になることで、点灯制御の対象である発光ダイオードＬＥＤを指定し、「Ｌｏ」（－５Ｖ）の点灯信号φＩは、点灯制御の対象である発光ダイオードＬＥＤに直列接続された駆動サイリスタＳをターンオンするとともに、発光ダイオードＬＥＤを点灯させる。
なお、「Ｈ」（０Ｖ）の点灯信号φＩは、駆動サイリスタＳをオフ状態に維持するとともに、発光ダイオードＬＥＤを非点灯に維持する。すなわち、点灯信号φＩは、発光ダイオードＬＥＤの点灯／非点灯を設定する。
このように、画像データに応じて点灯信号φＩを設定して、各発光ダイオードＬＥＤの点灯又は非点灯を制御する。
That is, when the transfer thyristor T is turned on, the light emitting diode LED that is the target of lighting control is designated, and the lighting signal φI of “Lo” (-5V) is in series with the light emitting diode LED that is the target of lighting control. The connected drive thyristor S is turned on and the light emitting diode LED is turned on.
The lighting signal φI of “H” (0V) keeps the drive thyristor S in the off state and keeps the light emitting diode LED in the non-lighting state. That is, the lighting signal φI sets the lighting / non-lighting of the light emitting diode LED.
In this way, the lighting signal φI is set according to the image data to control the lighting or non-lighting of each light emitting diode LED.
以上説明したように、第１の実施の形態に係る発光チップＣは、駆動サイリスタＳと発光ダイオードＬＥＤとを積層させている。これにより、発光チップＣは、転送サイリスタＴと駆動サイリスタＳとにより、発光ダイオードＬＥＤを順に点灯させる自己走査型となる。これにより、発光チップＣに設けられる端子の数が少なくなり、発光チップＣ及び発光装置６５が小型になる。
As described above, in the light emitting chip C according to the first embodiment, the drive thyristor S and the light emitting diode LED are laminated. As a result, the light emitting chip C becomes a self-scanning type in which the light emitting diode LEDs are turned on in order by the transfer thyristor T and the drive thyristor S. As a result, the number of terminals provided on the light emitting chip C is reduced, and the light emitting chip C and the
発光ダイオードＬＥＤを駆動サイリスタＳ上に設けず、駆動サイリスタＳを発光素子として使用することがある。つまり、駆動サイリスタＳのオン状態におけるｎゲート層８２とｐゲート層８３との接合における発光を使用することがある。この場合、転送特性と発光特性とを別々に（独立して）設定しえない。このため、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りづらい。
The light emitting diode LED may not be provided on the drive thyristor S, and the drive thyristor S may be used as a light emitting element. That is, light emission at the junction between the
例えば、発光素子としてサイリスタ（駆動サイリスタＳ）を用い、７８０ｎｍの光を取り出すとする。この場合、ＡｌＧａＡｓを用いて量子井戸構造を構成しようとすると、Ａｌ組成を３０％にすることになる。この場合、ｐゲート層８３を露出させるためエッチングを行うと、Ａｌが酸化され、ゲート端子（図７におけるｐオーミック電極３３１など）が形成できなくなってしまう。
For example, it is assumed that a thyristor (driving thyristor S) is used as a light emitting element and light of 780 nm is taken out. In this case, if an attempt is made to construct a quantum well structure using AlGaAs, the Al composition will be 30%. In this case, when etching is performed to expose the
これに対し、第１の実施の形態では、発光ダイオードＬＥＤにより発光を行わせ、転送サイリスタＴ及び駆動サイリスタＳにより転送を行わせている。発光と転送とを分離している。駆動サイリスタＳは発光することを要しない。よって、発光ダイオードＬＥＤを量子井戸構造として発光特性などを向上させるととともに、転送サイリスタＴ及び駆動サイリスタＳによる転送特性などを向上させ得る。すなわち、発光部１０２の発光ダイオードＬＥＤと、転送部１０１の転送サイリスタＴ及び駆動サイリスタＳとを別々に（独立して）設定しうる。これにより、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りやすい。
On the other hand, in the first embodiment, the light emitting diode LED is used to emit light, and the transfer thyristor T and the drive thyristor S are used to perform transfer. The light emission and the transfer are separated. The drive thyristor S does not need to emit light. Therefore, the light emitting diode LED can be used as a quantum well structure to improve the light emitting characteristics and the like, and the transfer characteristics by the transfer thyristor T and the drive thyristor S can be improved. That is, the light emitting diode LED of the
また、第１の実施の形態では、発光ダイオードＬＥＤと駆動サイリスタＳとを、光吸収層８５を介して積層している。この場合、駆動サイリスタＳのｎカソード層８４と発光ダイオードＬＥＤのｐアノード層８６とは、直接積層すると逆バイアスになる。しかし、前述したように、光吸収層８５は電流を流しやすいため、光吸収層８５を介して駆動サイリスタＳと発光ダイオードＬＥＤとを積層することで、電流が流れやすくなる。
なお、光吸収層８５を設けないと、駆動サイリスタＳと発光ダイオードＬＥＤとの直列接続に電流を流すために、逆バイアスの接合が降伏する電圧以上の電圧を印加することになる。すなわち、駆動電圧が高くなってしまう。
すなわち、発光ダイオードＬＥＤと駆動サイリスタＳとを光吸収層８５を介して積層することで、光吸収層８５を介さない場合に比べて、駆動電圧が低く抑えられる。
Further, in the first embodiment, the light emitting diode LED and the drive thyristor S are laminated via the
If the
That is, by stacking the light emitting diode LED and the drive thyristor S via the
また、光吸収層８５は、発光ダイオードＬＥＤから出射され駆動サイリスタＳへ向かう光を吸収、又は、低減する。よって、発光ダイオードＬＥＤからの光によって駆動サイリスタＳが励起されて発光することが抑制されたり、駆動サイリスタＳの発光する光の量が低減されたりする。これにより、駆動サイリスタＳの発光スペクトルが発光ダイオードＬＥＤの発光スペクトルに混入することが抑制される。
なお、発光ダイオードＬＥＤのｐアノード層８６に設けた電流狭窄層８６ｂは、発光ダイオードＬＥＤのｎカソード層８８に設けてもよい。
Further, the
The
以下では、第１の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における駆動サイリスタＳと発光ダイオードＬＥＤとを積層した部分が異なる。他の構成は、これまで説明した発光チップＣと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。
Hereinafter, a modification of the light emitting chip C according to the first embodiment will be described. In the modification shown below, the portion where the drive thyristor S and the light emitting diode LED in the
（第１の実施の形態に係る発光チップＣの変形例１－１）
図１１は、変形例１－１を説明する駆動サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の拡大断面図である。
変形例１－１では、電流狭窄層（変形例１－１では電流狭窄層８１ｂ）が、ｐアノード層８６の代わりにｐアノード層８１に設けられている。すなわち、ｐアノード層８１が下側ｐ層８１ａ、電流狭窄層８１ｂ、上側ｐ層８１ｃで構成されている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。
(Modification 1-1 of the light emitting chip C according to the first embodiment)
FIG. 11 is an enlarged cross-sectional view of the
In the modified example 1-1, the current constriction layer (
変形例１の発光チップＣにおいても、発光ダイオードＬＥＤの中央部における電流通過部αに電流の流れを制限するので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。
なお、駆動サイリスタＳのｐアノード層８１に設けた電流狭窄層８１ｂは、駆動サイリスタＳのｎカソード層８４に設けてもよい。
Also in the light emitting chip C of the first modification, since the current flow is restricted to the current passing portion α in the central portion of the light emitting diode LED, the power consumed for non-light emitting recombination is suppressed, and the power consumption is reduced and the light is reduced. Extraction efficiency is improved.
The
（第１の実施の形態に係る発光チップＣの変形例１－２）
図１２は、変形例１－２を説明する駆動サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の拡大断面図である。
変形例１－２では、電流狭窄層８６ｂの代りに、電流通過部αに対応する部分に光吸収層８５が設けられている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。
前述したように、光吸収層８５は、逆バイアスの状態において電流が流れやすい。しかし、光吸収層８５を介さないｎカソード層８４とｐアノード層８６との接合は、降伏を生じない逆バイアスの状態において電流が流れにくい。
よって、電流通過部αに対応する部分に光吸収層８５を設けると、発光ダイオードＬＥＤに流れる電流が中央部に制限される。
(Modification 1-2 of the light emitting chip C according to the first embodiment)
FIG. 12 is an enlarged cross-sectional view of the
In the modified example 1-2, the
As described above, the
Therefore, if the
なお、図１２では、光吸収層８５の周囲を埋めるようにｐアノード層８６が設けられている。しかし、ｐアノード層８６の代わりに、光吸収層８５の周囲をｎカソード層８４で埋めてもよい。
In FIG. 12, the p-
すると、発光ダイオードＬＥＤの発光は、電流通過部αとなる光吸収層８５に対向する部分に制限される。このため、発光ダイオードＬＥＤからの光が駆動サイリスタＳに到達しにくくなって、発光ダイオードＬＥＤから駆動サイリスタＳに照射される光の量が抑制される。よって、発光ダイオードＬＥＤからの光によって駆動サイリスタＳが励起されて発光することが抑制されたり、駆動サイリスタＳの発光する光の量が低減されたりする。これにより、駆動サイリスタＳの発光スペクトルが発光ダイオードＬＥＤの発光スペクトルに混入することが抑制される。
変形例１－２の発光チップＣは、水蒸気酸化が適用しづらい半導体材料を用いる場合に適用されてもよい。
Then, the light emission of the light emitting diode LED is limited to the portion facing the
The light emitting chip C of the modification 1-2 may be applied when a semiconductor material to which steam oxidation is difficult to apply is used.
［第２の実施の形態］
第２の実施の形態に係る発光チップＣでは、発光ダイオードＬＥＤにおける発光層８７を２つの分布ブラッグ反射層（ＤＢＲ：Distributed Bragg Reflector）（以下では、ＤＢＲ層と表記する。）で挟んでいる。ＤＢＲ層は、屈折率差を設けた半導体層を複数積層して構成される。そして、ＤＢＲ層は、発光ダイオードＬＥＤからの光を反射するように構成されている。
発光チップＣにおける駆動サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１を除く他の構成は、第１の実施の形態と同様である。よって、異なる部分を説明し、同様な部分の説明を省略する。
[Second Embodiment]
In the light emitting chip C according to the second embodiment, the
The other configurations of the light emitting chip C except for the
図１３は、第２の実施の形態に係る発光チップＣの駆動サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の拡大断面図である。
第２の実施の形態に係る発光チップＣは、ｐアノード層８６及びｎカソード層８８がＤＢＲ層として構成されている。ｐアノード層８６は、電流狭窄層８６ｂを含んでいる。すなわち、ｐアノード層８６は、下側ｐ層８６ａ、電流狭窄層８６ｂ、上側ｐ層８６ｃの順で積層され、下側ｐ層８６ａ、上側ｐ層８６ｃがＤＢＲ層として構成されている。
なお、下側ｐ層８６ａ、上側ｐ層８６ｃ、ｎカソード層８８を、下側ｐＤＢＲ層８６ａ、上側ｐＤＢＲ層８６ｃ、ｎカソード（ｎＤＢＲ）層８８と表記することがある。また、図においては、ｐＤＢＲ、ｎＤＢＲと表記する。
FIG. 13 is an enlarged cross-sectional view of the
In the light emitting chip C according to the second embodiment, the p-
The
ＤＢＲ層は、例えばＡｌ０．９Ｇａ０．１Ａｓの高Ａｌ組成の低屈折率層と、例えばＡｌ０．２Ｇａ０．８Ａｓの低Ａｌ組成の高屈折率層との組み合わせで構成されている。低屈折率層及び高屈折率層のそれぞれの膜厚（光路長）は、例えば中心波長の０．２５（１／４）に設定されている。なお、低屈折率層と高屈折率層とのＡｌの組成比は、０～１の範囲で変更してもよい。
なお、電流狭窄層８６ｂの膜厚（光路長）は、採用する構造によって決定される。取り出し効率やプロセス再現性を重要視する場合は、ＤＢＲ層を構成する低屈折率層及び高屈折率層の膜厚（光路長）の整数倍に設定されるのがよく、例えば中心波長の０．７５（３／４）に設定されている。なお、奇数倍の場合は、電流狭窄層８６ｂは、高屈折率層と高屈折率層とで挟まれるとよい。また、偶数倍の場合は、電流狭窄層８６ｂは、高屈折率層と低屈折率層とで挟まれるとよい。すなわち、電流狭窄層８６ｂは、ＤＢＲ層による屈折率の周期の乱れを抑制するように設けられるとよい。逆に、酸化された部分の影響（屈折率や歪）を低減したい場合は、電流狭窄層８６ｂの膜厚は、数十ｎｍが好ましく、ＤＢＲ層内に立つ定在波の節の部分に挿入されるのが好ましい。
The DBR layer is composed of, for example, a combination of a low refractive index layer having a high Al composition of Al 0.9 Ga 0.1 As and a high refractive index layer having a low Al composition of, for example, Al 0.2 Ga 0.8 As. ing. The film thickness (optical path length) of each of the low refractive index layer and the high refractive index layer is set to, for example, 0.25 (1/4) of the center wavelength. The composition ratio of Al between the low refractive index layer and the high refractive index layer may be changed in the range of 0 to 1.
The film thickness (optical path length) of the
なお、図１３では、ｐアノード層８６の下側ｐ層８６ａ及び上側ｐ層８６ｃと、ｎカソード層８８とをＤＢＲ層として形成しているが、ｐアノード層８６の下側ｐ層８６ａと上側ｐ層８６ｃとのいずれか一方や、ｎカソード層８８の厚さ方向の一部など、半導体層の一部をＤＢＲ層としてもよい。他の場合も同様である。
In FIG. 13, the lower p-
ｐアノード（ｐＤＢＲ）層８６とｎカソード（ｎＤＢＲ）層８８とは、共振器（キャビティ）を構成し、発光層８７からの光が共振により強められて出力される。すなわち、第２の実施の形態に係る発光チップＣでは、駆動サイリスタＳ上に共振型の発光ダイオードＬＥＤが積層されている。
電流狭窄層８６ｂを設けているので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。
The p-anode (pDBR)
Since the
なお、第２の実施の形態の発光チップＣでは、発光ダイオードＬＥＤから駆動サイリスタＳに向かう光は、ｐアノード（ｐＤＢＲ）層８６により反射されるとともに、光吸収層８５で吸収、又は、低減されるため、発光ダイオードＬＥＤから駆動サイリスタＳに照射される光の量が抑制される。よって、発光ダイオードＬＥＤからの光によって駆動サイリスタＳが励起されて発光することが抑制されたり、駆動サイリスタＳの発光する光の量が低減されたりする。これにより、駆動サイリスタＳの発光スペクトルが発光ダイオードＬＥＤの発光スペクトルに混入することが抑制される。
In the light emitting chip C of the second embodiment, the light directed from the light emitting diode LED to the drive thyristor S is reflected by the p anode (pDBR)
第２の実施の形態に係る発光チップＣは、第１の実施の形態に係る発光チップＣと同様に、図１０のタイミングチャートにしたがって動作する。 The light emitting chip C according to the second embodiment operates according to the timing chart of FIG. 10 in the same manner as the light emitting chip C according to the first embodiment.
なお、発光ダイオードＬＥＤのｐアノード（ｐＤＢＲ）層８６に設けた電流狭窄層８６ｂは、発光ダイオードＬＥＤのｎカソード（ｎＤＢＲ）層８８に設けてもよく、駆動サイリスタＳのｐアノード層８１又はｎカソード層８４に設けてもよい。
The
以下では、第２の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における駆動サイリスタＳと発光ダイオードＬＥＤとを積層した部分が異なる。他の構成は、これまで説明した発光チップＣと同様であるので、同様な部分の説明を省略し、異なる部分を説明する。
Hereinafter, a modified example of the light emitting chip C according to the second embodiment will be described. In the modification shown below, the portion where the drive thyristor S and the light emitting diode LED in the
（第２の実施の形態に係る発光チップＣの変形例２－１）
図１４は、変形例２－１を説明する駆動サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の拡大断面図である。
変形例２－１では、図１３に示した発光チップＣのｎカソード（ｎＤＢＲ）層８８をＤＢＲ層としないｎカソード層８８としている。他の構成は、第２の実施の形態に係る発光チップＣと同じである。
(Modification 2-1 of the light emitting chip C according to the second embodiment)
FIG. 14 is an enlarged cross-sectional view of the
In the modified example 2-1 the n-cathode (nDBR)
変形例２－１の発光チップＣでは、発光層８７の下（基板８０）側にｐアノード（ｐＤＢＲ）層８６を設けている。この場合、ｎカソード層８８と空気との界面で、反射率３０％が得られるので、発光層８７からの光が共振により強められて出力される。
また、発光層８７からの光の内、基板８０側に向う光が反射されて、出射口側に向かう。よって、ｐアノード層８６がＤＢＲ層でない場合に比べ、光利用効率が向上する。
In the light emitting chip C of the modification 2-1 the p-anode (pDBR)
Further, among the light from the
なお、変形例２－１の発光チップＣでは、発光ダイオードＬＥＤから駆動サイリスタＳに向かう光は、ｐアノード（ｐＤＢＲ）層８６により反射されるとともに、光吸収層８５で吸収、又は、低減されるため、発光ダイオードＬＥＤから駆動サイリスタＳに照射される光の量が抑制される。よって、発光ダイオードＬＥＤからの光によって駆動サイリスタＳが励起されて発光することが抑制されたり、駆動サイリスタＳの発光する光の量が低減されたりする。これにより、駆動サイリスタＳの発光スペクトルが発光ダイオードＬＥＤの発光スペクトルに混入することが抑制される。
In the light emitting chip C of the modification 2-1 the light directed from the light emitting diode LED to the drive thyristor S is reflected by the p-anode (pDBR)
なお、発光ダイオードＬＥＤのｐアノード（ｐＤＢＲ）層に設けた電流狭窄層８６ｂは、発光ダイオードＬＥＤのｎカソード層８８に設けてもよく、駆動サイリスタＳのｐアノード層８１又はｎカソード層８４に設けてもよい。
さらに、第１の実施の形態に係る発光チップＣの変形例１－２（図１１参照）と同様に、光吸収層８５により、電流狭窄を行ってもよい。
The
Further, the current may be narrowed by the
［第３の実施の形態］
第３の実施の形態に係る発光チップＣでは、第１の実施の形態及び第２の実施の形態における発光ダイオードＬＥＤの代わりに、発光素子の一例としてレーザダイオードを用いる。
なお、発光チップＣを除いて、他の構成は第１の実施の形態と同様である。よって、発光チップＣを説明し、同様な部分の説明を省略する。
[Third Embodiment]
In the light emitting chip C according to the third embodiment, a laser diode is used as an example of the light emitting element instead of the light emitting diode LED in the first embodiment and the second embodiment.
The other configurations are the same as those of the first embodiment except for the light emitting chip C. Therefore, the light emitting chip C will be described, and the description of the same portion will be omitted.
図１５は、第３の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＣの回路構成を説明する等価回路図である。第１の実施の形態における図５の発光ダイオードＬＥＤ１～ＬＥＤ１２８がレーザダイオードＬＤ１～ＬＤ１２８（区別しない場合は、レーザダイオードＬＤと表記する。）となっている。他の構成は、図５と同様であるので説明を省略する。
また、第１の実施の形態において、図６に示した発光チップＣの平面レイアウト図及び断面図においても、発光ダイオードＬＥＤをレーザダイオードＬＤに置換ればよい。よって、第３の実施の形態に係る発光チップＣの平面レイアウト図及び断面図を省略する。
FIG. 15 is an equivalent circuit diagram illustrating a circuit configuration of a light emitting chip C on which a self-scanning light emitting element array (SLED) according to a third embodiment is mounted. The light emitting
Further, in the first embodiment, also in the plan layout view and the cross-sectional view of the light emitting chip C shown in FIG. 6, the light emitting diode LED may be replaced with the laser diode LD. Therefore, the plan layout view and the cross-sectional view of the light emitting chip C according to the third embodiment are omitted.
第３の実施の形態に係る発光チップＣでは、駆動サイリスタＳとレーザダイオードＬＤとが積層されている。
レーザダイオードＬＤは、発光層８７を２つのクラッド層（以下では、クラッド層と表記する。）で挟んでいる。クラッド層は、発光層８７より屈折率が大きい層である。発光層８７とクラッド層との界面で発光層８７からの光を反射させ、発光層８７内に光を閉じ込める。そして、発光層８７の側面間で構成される共振器で共振させて、レーザ発振させる。発光層８７は、活性層と表記されることがある。
In the light emitting chip C according to the third embodiment, the drive thyristor S and the laser diode LD are laminated.
In the laser diode LD, the
図１６は、第３の実施の形態に係る発光チップＣの駆動サイリスタＳとレーザダイオードＬＤとが積層されたアイランド３０１の拡大断面図である。
発光チップＣは、ｐアノード層８６が、電流狭窄層８６ｂを含むｐ型のクラッド層で構成されている。すなわち、ｐアノード層８６は、下側ｐ層８６ａ、上側ｐ層８６ｃがクラッド層として構成されている。そして、ｎカソード層８８がクラッド層として構成されている。なお、下側ｐ層８６ａ、上側ｐ層８６ｃ、ｎカソード層８８を、下側ｐクラッド層８６ａ、上側ｐクラッド層８６ｃ、ｎカソード（ｎクラッド）層８８と表記することがある。なお、ｐアノード層８６を全体として、ｐアノード（ｐクラッド）層８６と表記することがある。図においては、ｐクラッド、ｎクラッドと表記する。
FIG. 16 is an enlarged cross-sectional view of the
In the light emitting chip C, the p-
ｐアノード（ｐクラッド）層８６の下側ｐクラッド層８６ａ、上側ｐクラッド層８６ｃは、例えば不純物濃度５×１０１７／ｃｍ３のｐ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｎカソード（ｎクラッド）層８８は、例えば不純物濃度５×１０１７／ｃｍ３のｎ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
なお、Ａｌ０．９ＧａＡｓの代わりに、ＧａＩｎＰなどでもよい。
The lower p-clad
The n-cathode (n-clad)
In addition, GaInP or the like may be used instead of Al 0.9 GaAs.
発光層８７からの光がｐアノード（ｐクラッド）層８６とｎカソード（ｎクラッド）層８８との間に閉じ込められるとともに、発光層８７の側面（端面）間でレーザ発振するように、ｐアノード（ｐクラッド）層８６、ｎカソード（ｎクラッド）層８８及び発光層８７が設定されている。この場合、光は、発光層８７の側面（端面）から出射する。
よって、ｎオーミック電極３２１は、ｎカソード（ｎクラッド）層８８上の全面に設けられている。
The light from the
Therefore, the n-
なお、図１６では、光の出射方向は、ｙ方向と直交する方向、つまり図６（ａ）に示す－ｘ方向を示している。これは、説明の都合によるものであって、－ｙ方向に出射させてもよい。また、ミラーなどを介して、基板８０に垂直な方向に向けてもよい。他の発光チップＣ及び変形例も同様である。
In FIG. 16, the light emission direction indicates a direction orthogonal to the y direction, that is, the −x direction shown in FIG. 6A. This is for convenience of explanation, and may be emitted in the −y direction. Further, it may be directed in a direction perpendicular to the
そして、電流狭窄層８６ｂを設けて、非発光再結合に消費される電力が抑制しているので、低消費電力化及び光取り出し効率が向上する。
Further, since the
なお、第３の実施の形態に係る発光チップＣでは、レーザダイオードＬＤからの光は、ｐアノード（ｐクラッド）層８６とｎカソード（ｎクラッド）層８８により閉じ込められるととともに、光吸収層８５で吸収、又は、低減されるため、レーザダイオードＬＤから駆動サイリスタＳに照射される光の量が抑制される。よって、レーザダイオードＬＤからの光によって駆動サイリスタＳが励起されて発光することが抑制されたり、駆動サイリスタＳの発光する光の量が低減されたりする。これにより、駆動サイリスタＳの発光スペクトルがレーザダイオードＬＤの発光スペクトルに混入することが抑制される。
In the light emitting chip C according to the third embodiment, the light from the laser diode LD is confined by the p-anode (p-clad)
第３の実施の形態に係る発光チップＣは、第１の実施の形態に係る発光チップＣと同様に、図９に示したタイミングチャートにしたがって動作する。 The light emitting chip C according to the third embodiment operates according to the timing chart shown in FIG. 9, similarly to the light emitting chip C according to the first embodiment.
なお、レーザダイオードＬＤのｐアノード（ｐクラッド）層８６に設けた電流狭窄層８６ｂは、レーザダイオードＬＤのｎカソード（ｎクラッド）層８８に設けてもよく、駆動サイリスタＳのｐアノード層８１又はｎカソード層８４に設けてもよい。
The
以下では、第３の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における駆動サイリスタＳとレーザダイオードＬＤとを積層した部分が異なる。他の構成は、これまで説明した発光チップＣと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。
Hereinafter, a modified example of the light emitting chip C according to the third embodiment will be described. In the modification shown below, the portion where the drive thyristor S and the laser diode LD in the
（第３の実施の形態に係る発光チップＣの変形例３－１）
図１７は、変形例３－１を説明する駆動サイリスタＳとレーザダイオードＬＤとが積層されたアイランド３０１の拡大断面図である。
変形例３－１では、図１１に示した第１の実施の形態における変形例１－２と同様に、電流狭窄層８６ｂの代りに、電流通過部αに対応する部分に光吸収層８５が設けられている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。
前述したように、光吸収層８５は、電流が流れやすい。しかし、ｎカソード層８４とｐアノード層８６との接合は、降伏を生じない逆バイアスの状態では電流が流れにくい。
よって、レーザダイオードＬＤの中央部の電流通過部αに対応する部分に光吸収層８５を設けると、レーザダイオードＬＤに流れる電流がレーザダイオードＬＤの中央部に限定される。
(Modification 3-1 of the light emitting chip C according to the third embodiment)
FIG. 17 is an enlarged cross-sectional view of the
In the modified example 3-1 as in the modified example 1-2 in the first embodiment shown in FIG. 11, instead of the
As described above, the current easily flows through the
Therefore, if the
すると、レーザダイオードＬＤの発光は、電流通過部αとなる光吸収層８５に対向する部分に制限される。このため、レーザダイオードＬＤからの光が駆動サイリスタＳに到達しにくくなって、レーザダイオードＬＤから駆動サイリスタＳに照射される光の量が抑制される。よって、レーザダイオードＬＤからの光によって駆動サイリスタＳが励起されて発光することが抑制されたり、駆動サイリスタＳの発光する光の量が低減されたりする。これにより、駆動サイリスタＳの発光スペクトルがレーザダイオードＬＤの発光スペクトルに混入することが抑制される。
Then, the light emission of the laser diode LD is limited to the portion facing the
（第３の実施の形態に係る発光チップＣの変形例３－２）
図１８は、変形例３－２を説明する駆動サイリスタＳとレーザダイオードＬＤとが積層されたアイランド３０１の拡大断面図である。
変形例３－２では、第２の実施の形態に係る発光チップＣの変形例２－２と同様に、ｐアノード（ｐクラッド）層８６の下側ｐクラッド層８６ａ及び上側ｐクラッド層８６ｃをＤＢＲ層（ｐＤＢＲクラッド）としている。他の構成は、第３の実施の形態に係る発光チップＣと同様である。
(Modification 3-2 of the light emitting chip C according to the third embodiment)
FIG. 18 is an enlarged cross-sectional view of the
In the modification 3-2, the lower p-clad
光吸収層８５にレーザダイオードＬＤの発振する波長に相当するバンドギャップよりバンドギャップが小さい半導体材料を使用すると、光吸収層８５に達した光が、バンド端吸収されて損失になる。このため、変形例３－１では、発光層８７と光吸収層８５との間にＤＢＲ層を設け、ＤＢＲ層で発生する定在波の節に当たる位置に光吸収層８５を設けている。このようにすることで、光吸収層８５に用いる半導体材料によるバンド端吸収が大幅に抑制される。
When a semiconductor material having a bandgap smaller than the bandgap corresponding to the wavelength oscillated by the laser diode LD is used for the
変形例３－２の発光チップＣでは、レーザダイオードＬＤからの光は、ｐアノード（ｐクラッド）層８６とｎカソード（ｎクラッド）層８８により閉じ込められる。また、レーザダイオードＬＤから駆動サイリスタＳに向かう光は、ｐアノード（ｐＤＢＲ）層８６により反射されるとともに、光吸収層８５で吸収、又は、低減されるため、レーザダイオードＬＤから駆動サイリスタＳに照射される光の量が抑制される。よって、レーザダイオードＬＤからの光によって駆動サイリスタＳが励起されて発光することが抑制されたり、駆動サイリスタＳの発光する光の量が低減されたりする。これにより、駆動サイリスタＳの発光スペクトルがレーザダイオードＬＤの発光スペクトルに混入することが抑制される。
In the light emitting chip C of the modification 3-2, the light from the laser diode LD is confined by the p-anode (p-clad)
なお、レーザダイオードＬＤのｐアノード（ｐクラッド）層８６に設けた電流狭窄層８６ｂは、レーザダイオードＬＤのｎカソード（ｎクラッド）層８８に設けてもよく、駆動サイリスタＳのｐアノード層８１又はｎカソード層８４に設けてもよい。
The
（第３の実施の形態に係る発光チップＣの変形例３－３）
図１９は、変形例３－３を説明する駆動サイリスタＳとレーザダイオードＬＤとが積層されたアイランド３０１の拡大断面図である。
変形例３－３では、第３の実施の形態に係る発光チップＣにおける電流狭窄層８６ｂを用いない。その代りに、ｎカソード（ｎクラッド）層８８の表面積を小さくしている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。
このような構造は、リッジ型導波路と同様である。
(Modification 3-3 of the light emitting chip C according to the third embodiment)
FIG. 19 is an enlarged cross-sectional view of the
In the modified example 3-3, the
Such a structure is similar to the ridge-type waveguide.
このようにすることで、レーザダイオードＬＤに流れる電流は、ｎカソード（ｎクラッド）層８８から流れる。よって、図１９に示すように、レーザダイオードＬＤの中央部が電流通過部（領域）α′、周辺部が電流阻止部（領域）β′となる。すなわち、電流狭窄層８６ｂを用いた第３の実施の形態に係る発光チップＣ（図１６参照）や、光吸収層８５をレーザダイオードＬＤの中央部に用いた変形例３－１（図１７参照）と同様に、電流経路が狭窄される。
By doing so, the current flowing through the laser diode LD flows from the n cathode (n clad)
変形例３－３では、レーザダイオードＬＤから駆動サイリスタＳに向かう光は、光吸収層８５で吸収、又は、低減されるため、レーザダイオードＬＤから駆動サイリスタＳに照射される光の量が抑制される。よって、レーザダイオードＬＤからの光によって駆動サイリスタＳが励起されて発光することが抑制されたり、駆動サイリスタＳの発光する光の量が低減されたりする。これにより、駆動サイリスタＳの発光スペクトルがレーザダイオードＬＤの発光スペクトルに混入することが抑制される。
In the modification 3-3, the light directed from the laser diode LD to the drive thyristor S is absorbed or reduced by the
変形例３－３は、電流狭窄層８６ｂを用いないため、製造工程が簡略化される。
また、変形例３－３の構成は、電流狭窄層８６ｂを用いないため、水蒸気酸化が適用しづらいＩｎＰ、ＧａＮ、サファイアなどの基板上の半導体材料に適用しやすい。
Since the modified example 3-3 does not use the
Further, since the configuration of the modified example 3-3 does not use the
（第３の実施の形態に係る発光チップＣの変形例３－４）
図２０は、変形例３－４を説明する駆動サイリスタＳとレーザダイオードＬＤとが積層されたアイランド３０１の拡大断面図である。
変形例３－４では、変形例３－３の発光層８７上に、ｎカソード（ｎクラッド）層９２を設けたうえで、面積を小さくしたｎカソード（ｎクラッド）層８８を設けている。そして、ｎカソード（ｎクラッド）層８８の周囲に、ｐアノード（ｐクラッド）層８６と同様な、ｐアノード（ｐクラッド）層９３を埋め込んでいる。他の構成は、第１の実施の形態に係る発光チップＣと同様である。
ｎカソード（ｎクラッド）層８８及びｎカソード（ｎクラッド）層９２と、ｐアノード（ｐクラッド）層９３とは、ｐｎ接合が形成されるため、電流はｎカソード（ｎクラッド）層８８側に制限される。よって、電流狭窄層を設けたと同様に、非発光再結合に消費される電力が抑制され、低消費電力化及び光取り出し効率が向上する。
このような構造は、埋め込み型導波路と同様である。
(Modification Example 3-4 of the light emitting chip C according to the third embodiment)
FIG. 20 is an enlarged cross-sectional view of the
In the modified example 3-4, the n-cathode (n-clad)
Since a pn junction is formed between the n-cathode (n-clad)
Such a structure is similar to the embedded waveguide.
変形例３－４では、レーザダイオードＬＤから駆動サイリスタＳに向かう光は、光吸収層８５で吸収、又は、低減されるため、レーザダイオードＬＤから駆動サイリスタＳに照射される光の量が抑制される。よって、レーザダイオードＬＤからの光によって駆動サイリスタＳが励起されて発光することが抑制されたり、駆動サイリスタＳの発光する光の量が低減されたりする。これにより、駆動サイリスタＳの発光スペクトルがレーザダイオードＬＤの発光スペクトルに混入することが抑制される。
In the modification 3-4, the light directed from the laser diode LD to the drive thyristor S is absorbed or reduced by the
変形例３－４は、第３の実施の形態に係る発光チップＣ（図１８参照）における電流狭窄層８６ｂを用いないため、水蒸気酸化が適用しづらいＩｎＰ、ＧａＮ、サファイアなどの基板上の半導体材料に適用しやすい。
Modification 3-4 does not use the
［第４の実施の形態］
第４の実施の形態に係る発光チップＣでは、第１の実施の形態及び第２の実施の形態における発光ダイオードＬＥＤ、第３の実施の形態におけるレーザダイオードＬＤの代わりに、発光素子の一例として垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting LASER）を用いる。
なお、発光チップＣを除いて、他の構成は第１の実施の形態と同様である。よって、発光チップＣを説明し、同様な部分の説明を省略する。
[Fourth Embodiment]
In the light emitting chip C according to the fourth embodiment, as an example of a light emitting element, instead of the light emitting diode LED in the first embodiment and the second embodiment and the laser diode LD in the third embodiment. A Vertical Cavity Surface Emitting LASER (VCSEL) is used.
The other configurations are the same as those of the first embodiment except for the light emitting chip C. Therefore, the light emitting chip C will be described, and the description of the same portion will be omitted.
図２１は、第４の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＣの回路構成を説明するための等価回路図である。第１の実施の形態における図５の発光ダイオードＬＥＤ１～ＬＥＤ１２８が垂直共振器面発光レーザＶＣＳＥＬ１～ＶＣＳＥＬ１２８（区別しない場合は、垂直共振器面発光レーザＶＣＳＥＬと表記する。）となっている。他の構成は、図５と同様であるので説明を省略する。
また、第１の実施の形態において、図６に示した発光チップＣの平面レイアウト図及び断面図においても、発光ダイオードＬＥＤを垂直共振器面発光レーザＶＣＳＥＬに置き換えればよい。よって、第４の実施の形態に係る発光チップＣの平面レイアウト図及び断面図を省略する。
FIG. 21 is an equivalent circuit diagram for explaining a circuit configuration of a light emitting chip C on which a self-scanning light emitting element array (SLED) according to a fourth embodiment is mounted. The light emitting
Further, in the first embodiment, the light emitting diode LED may be replaced with the vertical cavity surface emitting laser VCSEL also in the plan layout view and the cross-sectional view of the light emitting chip C shown in FIG. Therefore, the plan layout view and the cross-sectional view of the light emitting chip C according to the fourth embodiment are omitted.
図２２は、第４の実施の形態に係る発光チップＣの駆動サイリスタＳと垂直共振器面発光レーザＶＣＳＥＬとが積層されたアイランド３０１の拡大断面図である。
駆動サイリスタＳと垂直共振器面発光レーザＶＣＳＥＬとが積層されている。
基本的な構成は、図１２に示した第２の実施の形態に係る発光チップＣと同様であるので説明を省略する。
垂直共振器面発光レーザＶＣＳＥＬは、２つのＤＢＲ層（ｐアノード（ｐＤＢＲ）層８６とｎカソード（ｎＤＢＲ）層８８）とで挟まれた発光層８７において、光を共振させてレーザ発振させている。２つのＤＢＲ層（ｐアノード（ｐＤＢＲ）層８６とｎカソード（ｎＤＢＲ）層８８）との反射率が例えば９９％以上になるとレーザ発振する。垂直共振器面発光レーザＶＣＳＥＬは、光出射方向として矢印で示すｚ方向に光を出射する。
なお、図においては、ｐＤＢＲ、ｎＤＢＲと表記する。
FIG. 22 is an enlarged cross-sectional view of the
The drive thyristor S and the vertical cavity surface emitting laser VCSEL are laminated.
Since the basic configuration is the same as that of the light emitting chip C according to the second embodiment shown in FIG. 12, the description thereof will be omitted.
The vertical cavity surface emitting laser VCSEL resonates light in a
In the figure, it is expressed as pDBR and nDBR.
この垂直共振器面発光レーザＶＣＳＥＬでは、光吸収層８５と発光層８７の間にｐアノード（ｐＤＢＲ）層８６がある。このため、光吸収層８５まで光が届かないので、光吸収層８５のバンドギャップは、駆動サイリスタＳの発光する波長に相当するバンドギャップより小さいとともに、垂直共振器面発光レーザＶＣＳＥＬの発信波長に相当するバンドギャップより小さくてよい。よって、光吸収層８５が低抵抗化できる。
In this vertical cavity surface emitting laser VCSEL, there is a p-anode (pDBR)
第４の実施の形態に係る発光チップＣでは、垂直共振器面発光レーザＶＣＳＥＬから駆動サイリスタＳに向かう光は、ｐアノード（ｐＤＢＲ）層８６により反射されるとともに、光吸収層８５で吸収、又は、低減されるため、垂直共振器面発光レーザＶＣＳＥＬから駆動サイリスタＳに照射される光の量が抑制される。よって、垂直共振器面発光レーザＶＣＳＥＬからの光によって駆動サイリスタＳが励起されて発光することが抑制されたり、駆動サイリスタＳの発光する光の量が低減されたりする。これにより、駆動サイリスタＳの発光スペクトルが垂直共振器面発光レーザＶＣＳＥＬの発光スペクトルに混入することが抑制される。
In the light emitting chip C according to the fourth embodiment, the light directed from the vertical cavity surface light emitting laser VCSEL toward the drive psyllista S is reflected by the p-aside (pDBR)
第４の実施の形態に係る発光チップＣは、第１の実施の形態に係る発光チップＣと同様に、図９のタイミングチャートにしたがって動作する。 The light emitting chip C according to the fourth embodiment operates according to the timing chart of FIG. 9, similarly to the light emitting chip C according to the first embodiment.
なお、垂直共振器面発光レーザＶＣＳＥＬのｐアノード（ｐＤＢＲ）層８６に設けた電流狭窄層８６ｂは、垂直共振器面発光レーザＶＣＳＥＬのｎカソード（ｎＤＢＲ）層８８に設けてもよく、駆動サイリスタＳのｐアノード層８１又はｎカソード層８４に設けてもよい。
The
以下では、第４の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における駆動サイリスタＳとレーザダイオードＬＤとを積層した部分が異なる。他の構成は、これまで説明した発光チップＣと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。
Hereinafter, a modification of the light emitting chip C according to the fourth embodiment will be described. In the modification shown below, the portion where the drive thyristor S and the laser diode LD in the
第１の実施の形態から第４の実施の形態において、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）、サイリスタ（転送サイリスタＴ、駆動サイリスタＳ）の導電型を逆にするとともに、回路の極性を変更してもよい。すなわち、アノードコモンをカソードコモンとしてもよい。 In the first to fourth embodiments, the conductive type of the light emitting element (light emitting diode LED, laser diode LD, vertical cavity surface emitting laser VCSEL) and thyristor (transfer thyristor T, drive thyristor S) is reversed. At the same time, the polarity of the circuit may be changed. That is, the anode common may be the cathode common.
また、第１の実施の形態から第４の実施の形態において、基板８０上に下層から駆動サイリスタＳ、光吸収層８５、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、又は、垂直共振器面発光レーザＶＣＳＥＬ）の順に積層した場合を説明した。しかし、逆に基板８０上に下層から発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、又は、垂直共振器面発光レーザＶＣＳＥＬ）、光吸収層８５、駆動サイリスタＳを積層してもよい。このとき、第１の実施の形態から第４の実施の形態において、光出射方向がｚ方向であった場合には、光出射方向を－ｚ方向として基板８０を通して光を出射させればよい。
Further, in the first to fourth embodiments, the drive cyclist S, the
なお、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）のターンオン時の発光遅延や緩和振動を抑制するため、予め発光素子に閾値電流以上の微小な電流を注入して僅かに発光状態又は発振状態としておいてもよい。すなわち、駆動サイリスタＳがターンオンする前から発光素子を僅かに発光させておき、駆動サイリスタＳがターンオンした時に、発光素子の発光量を増加させて、予め定められた光量にするように構成してもよい。このような構成としては、例えば、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）のアノード層に電極を形成し、この電極に電圧源又は電流源を接続しておき、駆動サイリスタＳがターンオンする前から、この電圧源または電流源から発光素子に微弱な電流を注入するようにすればよい。 In addition, in order to suppress light emission delay and relaxation vibration at the time of turn-on of the light emitting element (light emitting diode LED, laser diode LD, vertical resonator surface light emitting laser VCSEL), a minute current equal to or larger than the threshold current is injected into the light emitting element in advance. It may be in a slightly light emitting state or an oscillating state. That is, the light emitting element is slightly emitted before the drive thyristor S turns on, and when the drive thyristor S turns on, the light emission amount of the light emitting element is increased to obtain a predetermined light amount. May be good. As such a configuration, for example, an electrode is formed on the anode layer of a light emitting element (light emitting diode LED, laser diode LD, vertical resonator surface light emitting laser VCSEL), and a voltage source or a current source is connected to this electrode. Before the drive thyristor S turns on, a weak current may be injected into the light emitting element from this voltage source or current source.
さらに、上記においては、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬとサイリスタ（転送サイリスタＴ、駆動サイリスタＳ）とから構成される自己走査型発光素子アレイ（ＳＬＥＤ）で説明したが、自己走査型発光素子アレイ（ＳＬＥＤ）は、上記の他に、制御用のサイリスタ、ダイオード、抵抗などの他の部材を含んでもよい。
また、転送サイリスタＴの間を結合ダイオードＤで接続したが、抵抗など電位の変化を伝達できる部材で接続してもよい。
Further, in the above, the self-scanning type light emitting element array (SLED) composed of a light emitting element (light emitting diode LED, laser diode LD, vertical resonator surface light emitting laser VCSEL and thyristor (transfer thyristor T, drive thyristor S)). As described above, the self-scanning light emitting device array (SLED) may include other members such as a control thyristor, a diode, and a resistor in addition to the above.
Further, although the transfer thyristor T is connected by the coupling diode D, it may be connected by a member such as a resistor that can transmit a change in potential.
また、各実施の形態における、転送サイリスタＴおよび駆動サイリスタＳの構造としては、各実施の形態における転送サイリスタＴおよび駆動サイリスタＳの機能を有する構造であればｐｎｐｎの４層構造以外であってもよい。例えば、サイリスタ特性を有するｐｉｎｉｎ構造、ｐｉｐｉｎ構造、ｎｐｉｐ構造、またはｐｎｉｎ構造などであってもよい。この場合、ｐｉｎｉｎ構造のｐとｎに挟まれた、ｉ層、ｎ層、ｉ層、ｐｎｉｎ構造のｐとｎとに挟まれた、ｎ層、ｉ層のいずれかがゲート層となり、ゲート層上に設けられたｎオーミック電極をゲートＧｔ（ゲートＧｓ）の端子とすればよい。もしくは、ｎｐｉｐ構造のｎとｐに挟まれた、ｉ層、ｐ層、ｉ層、ｎｐｉｐ構造のｎとｐとに挟まれた、ｐ層、ｉ層のいずれかがゲート層となり、ゲート層上に設けられたｐオーミック電極をゲートＧｔ（ゲートＧｓ）の端子とすればよい。 Further, the structure of the transfer thyristor T and the drive thyristor S in each embodiment may be other than the four-layer structure of pnpn as long as the structure has the functions of the transfer thyristor T and the drive thyristor S in each embodiment. good. For example, it may be a pinin structure, a pipein structure, a npip structure, a pinin structure, or the like having thyristor characteristics. In this case, any one of the i-layer, n-layer, i-layer sandwiched between p and n of the pinin structure, and the n-layer or i-layer sandwiched between p and n of the pinin structure serves as the gate layer, and the gate layer. The n-ohmic electrode provided above may be used as a terminal of the gate Gt (gate Gs). Alternatively, any one of the i layer, the p layer, the i layer sandwiched between n and p of the npip structure, and the p layer and the i layer sandwiched between n and p of the npip structure becomes the gate layer and is on the gate layer. The p-ohmic electrode provided in the above may be used as a terminal of the gate Gt (gate Gs).
さらに、各実施の形態における、サイリスタを構成する複数の半導体層と発光素子を構成する複数の半導体層とが、光吸収層を構成する半導体層を介して積層されている半導体構造は、自己走査型発光素子アレイ（ＳＬＥＤ）以外の用途にも使用できる。例えば、外部からの電気信号や光信号などの入力によって点灯する発光素子単体として、または自己走査型発光素子アレイ以外の発光素子アレイとして使用できる。 Further, in each embodiment, the semiconductor structure in which a plurality of semiconductor layers constituting a thyristor and a plurality of semiconductor layers constituting a light emitting device are laminated via a semiconductor layer constituting a light absorption layer is self-scanning. It can also be used for applications other than type light emitting element arrays (SLEDs). For example, it can be used as a single light emitting element that lights up by input of an electric signal or an optical signal from the outside, or as a light emitting element array other than the self-scanning type light emitting element array.
また、各実施の形態では、発光素子として、発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬを説明したが、他の発光素子であってもよい。例えば、発光素子は、アノード端子及びカソード端子に加えレーザ発振のオン／オフ又はレーザ光の強度を制御する制御端子を備える、レーザトランジスタであってもよい。 Further, in each embodiment, the light emitting diode LED, the laser diode LD, and the vertical cavity surface emitting laser VCSEL have been described as the light emitting element, but other light emitting elements may be used. For example, the light emitting element may be a laser transistor including an anode terminal and a cathode terminal as well as a control terminal for controlling on / off of laser oscillation or the intensity of laser light.
以上においては、主にｐ型のＧａＡｓを基板８０の例として説明した。他の基板を用いた場合における半導体積層体を構成する各半導体層の例を、図７に示す発光チップＣに適用した場合で説明する。
In the above, mainly p-type GaAs has been described as an example of the
まず、ＧａＮ基板を用いた場合における半導体積層体の一例は以下の通りである。
ｐアノード層８１は、例えば不純物濃度１×１０１８／ｃｍ３のｐ型のＡｌ０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｎゲート層８２は、例えば不純物濃度１×１０１７／ｃｍ３のｎ型のＧａＮである。また、ＡｌＧａＮであってもよく、Ａｌ組成は、０～１の範囲で変更してもよい。
ｐゲート層８３は、例えば不純物濃度１×１０１７／ｃｍ３のｐ型のＧａＮである。また、ＡｌＧａＮであってもよく、Ａｌ組成は、０～１の範囲で変更してもよい。
ｎカソード層８４は、例えば不純物濃度１×１０１８／ｃｍ３のｎ型のＡｌ０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
First, an example of a semiconductor laminate when a GaN substrate is used is as follows.
The p-
The
The
The n-
光吸収層８５が発光ダイオードＬＥＤの発光波長に相当するバンドギャップエネルギよりバンドギャップエネルギが小さい層である場合、光吸収層８５として、ＧａＮと格子定数がほぼ一致する３元混晶／４元混晶材料が用いうる。例えば、ＩｎＧａＮが用いうる。また、（１）メタモルフィック成長などによるＩｎＮ層、（２）ＩｎＮ、ＩｎＧａＮ、ＩｎＮＡｓ、ＩｎＮＳｂからなる量子ドット、（３）ＧａＮの格子定数（ａ面）の２倍に相当するＩｎＡｓＳｂ層なども用いうる。これらに、Ａｌ、Ｇａ、Ｎ、Ａｓ、Ｐ、Ｓｂなどが含まれてよい。なお、量子ドットの場合は、格子定数が一致している必要がなく、２元混晶材料であってもよい。
また、光吸収層８５が不純物濃度の高い層である場合、光吸収層８５として、例えばｎ＋＋ＧａＮ、ｐ＋＋ＧａＮ、ｎ＋＋ＧａＩｎＮ、ｐ＋＋ＧａＩｎＮ、ｎ＋＋ＡｌＧａＮ、ｐ＋＋ＡｌＧａＮのいずれかが用いうる。ｎ＋＋又はｐ＋＋は、例えば不純物濃度が１×１０１９／ｃｍ３～３×１０２０／ｃｍ３の範囲であれば高濃度である。
When the
When the
ｐアノード層８６は、下側ｐ層８６ａ、電流狭窄層８６ｂ、上側ｐ層８６ｃを順に積層して構成されている。下側ｐ層８６ａ、上側ｐ層８６ｃは、例えば不純物濃度１×１０１８／ｃｍ３のｐ型のＡｌ０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
ＧａＮ基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、光吸収層８５やリッジ型構造、埋め込み型構造を電流狭窄層として用いた図１２、図１７、図１９、図２０等が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。
The p-
Since it is difficult to use the oxide constriction layer as the current constriction layer on the GaN substrate, FIGS. 12, 17, 17, and 19 show that the
発光層８７は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。井戸層は、例えばＧａＮ、ＩｎＧａＮ、ＡｌＧａＮなどであり、障壁層は、ＡｌＧａＮ、ＧａＮなどである。発光ダイオードＬＥＤの発光層８７の井戸層がＧａＮである場合、光吸収層８５は、ＩｎＧａＮとするのがよい。なお、発光層８７は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。
The
ｎカソード層８８は、例えば不純物濃度１×１０１８／ｃｍ３のｎ型のＡｌ０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
The n-
次に、ＩｎＰ基板を用いた場合における半導体積層体の一例は以下の通りである。
ｐアノード層８１は、例えば不純物濃度１×１０１８／ｃｍ３のｐ型のＩｎＧａＡｓである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ｎゲート層８２は、例えば不純物濃度１×１０１７／ｃｍ３のｎ型のＩｎＧａＡｓである。また、ＩｎＧａＡｓＰであってもよく、Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ｐゲート層８３は、例えば不純物濃度１×１０１７／ｃｍ３のｐ型のＩｎＧａＡｓである。また、ＩｎＧａＡｓＰであってもよく、Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ｎカソード層８４は、例えば不純物濃度１×１０１８／ｃｍ３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
Next, an example of the semiconductor laminate when the InP substrate is used is as follows.
The p-
The
The
The n-
光吸収層８５が発光ダイオードＬＥＤの発光波長に相当するバンドギャップエネルギよりバンドギャップエネルギが小さい層である場合、光吸収層８５として、ＩｎＰと格子定数がほぼ一致するＩｎＧａＡｓや、ＧａＡｓとＩｎＰとの化合物、ＩｎＮとＩｎＳｂとの化合物、ＩｎＮとＩｎＡｓとの化合物など３元混晶材料／４元混晶材料が用いうる。３元混晶材料／４元混晶材料において、バンドギャップエネルギが小さい材料を用いればよい。特に、ＧａＩｎＮＡｓをベースとした４元混晶材料が適している。これらに、Ａｌ、Ｇａ、Ａｓ、Ｐ、Ｓｂなどが含まれてもよい。また、（１）メタモルフィック成長などによるＩｎＡｓ層、ＩｎＧａＡｓ層、（２）ＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＮＡｓ、ＩｎＮＳｂ、ＧａＳｂ、ＧａＳｂＰ、ＧａＳｂＡｓからなる量子ドットも用いうる。これらに、Ａｌ、Ｇａ、Ｎ、Ａｓ、Ｐ、Ｓｂなどが含まれてよい。なお、量子ドットの場合は、格子定数が一致している必要がなく、２元混晶材料であってもよい。
また、光吸収層８５が不純物濃度の高い層である場合、光吸収層８５として、例えばｎ＋＋ＩｎＰ、ｐ＋＋ＩｎＰ、ｎ＋＋ＩｎＡｓＰ、ｐ＋＋ＩｎＡｓＰ、ｎ＋＋ＩｎＧａＡｓＰ、ｐ＋＋ＩｎＧａＡｓＰ、ｎ＋＋ＩｎＧａＡｓＰＳｂ、ｐ＋＋ＩｎＧａＡｓＰＳｂのいずれかが用いうる。ｎ＋＋又はｐ＋＋は、例えば不純物濃度が１×１０１９／ｃｍ３～３×１０２０／ｃｍ３の範囲であれば高濃度である。
When the
When the
ｐアノード層８６は、下側ｐ層８６ａ、電流狭窄層８６ｂ、上側ｐ層８６ｃを順に積層して構成されている。下側ｐ層８６ａ、上側ｐ層８６ｃは、例えば不純物濃度１×１０１８／ｃｍ３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ＩｎＰ基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、光吸収層８５やリッジ型構造、埋め込み型構造を電流狭窄層として用いた図１２、図１７、図１９、図２０等が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。
The p-
Since it is difficult to use the oxide stenosis layer as the current stenosis layer on the InP substrate, FIGS. 12, 17, 17, and 19 show that the
発光層８７は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構図である。井戸層は、例えばＩｎＧａＡｓＰ、ＩｎＡｓ、ＡｌＧａＩｎＡｓ、ＧａＩｎＡｓＰＳｂなどであり、障壁層は、ＩｎＰ、ＩｎＡｓＰ、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓＰなどである。発光ダイオードＬＥＤの発光層８７の井戸層がＩｎＧａＡｓＰである場合、光吸収層８５は、ＩｎＧａＡｓとするのがよい。なお、発光層８７は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。
The
ｎカソード層８８は、例えば不純物濃度１×１０１８／ｃｍ３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
The n-
これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）などによって積層され、半導体積層体が形成される。 These semiconductor layers are laminated by, for example, an organic metal vapor phase growth method (MOCVD), a molecular beam epitaxy method (MBE), or the like to form a semiconductor laminate.
１…画像形成装置、１０…画像形成プロセス部、１１…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…光源部、６４…ロッドレンズアレイ、６５…発光装置、８０…基板、８１…ｐアノード層、８１ｂ、８６ｂ…電流狭窄層、８２…ｎゲート層、８３…ｐゲート層、８４…ｎカソード層、８５…光吸収層、８５ａ…ｎ＋＋層、８５ｂ…ｐ＋＋層、８６…ｐアノード層、８７…発光層、８８…ｎカソード層、８９…光出射口保護層、９０…保護層、９１…裏面電極、１０１…転送部、１０２…発光部、１１０…信号発生回路、１２０…転送信号発生部、１４０…点灯信号発生部、１６０…基準電位供給部、１７０…電源電位供給部、３０１～３０６…アイランド、φ１…第１転送信号、φ２…第２転送信号、φＩ（φＩ１～φＩ４０）…点灯信号、α…電流通過部（領域）、β…電流阻止部（領域）、Ｃ（Ｃ１～Ｃ４０）…発光チップ、Ｄ（Ｄ１～Ｄ１２７）…結合ダイオード、ＬＥＤ（ＬＥＤ１～ＬＥＤ１２８）…発光ダイオード、ＬＤ（ＬＤ１～ＬＤ１２８）…レーザダイオード、ＳＤ…スタートダイオード、Ｔ（Ｔ１～Ｔ１２８）…転送サイリスタ、ＶＣＳＥＬ（ＶＣＳＥＬ１～ＶＣＳＥＬ１２８）…垂直共振器面発光レーザ、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位 1 ... image forming apparatus, 10 ... image forming process unit, 11 ... image forming unit, 12 ... photoconductor drum, 14 ... printhead, 30 ... image output control unit, 40 ... image processing unit, 62 ... circuit board, 63 ... Light source unit, 64 ... rod lens array, 65 ... light emitting device, 80 ... substrate, 81 ... p anode layer, 81b, 86b ... current constriction layer, 82 ... n gate layer, 83 ... p gate layer, 84 ... n cathode layer, 85 ... light absorption layer, 85a ... n ++ layer, 85b ... p ++ layer, 86 ... p anode layer, 87 ... light emitting layer, 88 ... n cathode layer, 89 ... light outlet protective layer, 90 ... protective layer, 91 ... Backside electrode, 101 ... transfer unit, 102 ... light emitting unit, 110 ... signal generation circuit, 120 ... transfer signal generation unit, 140 ... lighting signal generation unit, 160 ... reference potential supply unit, 170 ... power supply potential supply unit, 301 to 306 ... Island, φ1 ... 1st transfer signal, φ2 ... 2nd transfer signal, φI (φI1 to φI40) ... Lighting signal, α ... Current passing part (region), β ... Current blocking part (region), C (C1 to C40) ) ... Light emitting chip, D (D1 to D127) ... Coupled diode, LED (LED1 to LED128) ... Light emitting diode, LD (LD1 to LD128) ... Laser diode, SD ... Start diode, T (T1 to T128) ... Transfer thyristor, VCSEL (VCSEL1 to VCSEL128) ... Vertical resonator surface light emitting laser, Vga ... Power supply potential, Vsub ... Reference potential
Claims (8)
前記発光素子の発光する波長に相当するバンドギャップエネルギ以下の半導体層を含み、オン状態になることで当該発光素子を発光、又は、当該発光素子の発光量を増加させるサイリスタと、
前記発光素子と前記サイリスタとが積層されるように当該発光素子と当該サイリスタとの間に設けられ、当該発光素子が発光する光を吸収する光吸収層と
を備える発光部品。 Light emitting element and
A thyristor that includes a semiconductor layer having a bandgap energy or less corresponding to the wavelength emitted by the light emitting element and that emits light from the light emitting element or increases the amount of light emitted from the light emitting element when it is turned on.
A light emitting component provided between the light emitting element and the thyristor so that the light emitting element and the thyristor are laminated, and having a light absorption layer that absorbs the light emitted by the light emitting element.
前記光吸収層は、前記発光素子側において接する当該発光素子を構成する半導体層と、前記サイリスタ側において接する当該サイリスタを構成する半導体層との、いずれか一方の半導体層と同じ導電型を有するとともに、当該いずれか一方の半導体層よりも不純物濃度が高い半導体層を含むことを特徴とする請求項１又は２に記載の発光部品。 The light emitting element and the thyristor are each configured by laminating a plurality of semiconductor layers.
The light absorbing layer has the same conductive type as any one of the semiconductor layer constituting the light emitting element in contact with the light emitting element side and the semiconductor layer constituting the thyristor in contact with the thyristor side. The light emitting component according to claim 1 or 2, further comprising a semiconductor layer having a higher impurity concentration than any one of the semiconductor layers.
前記光吸収層は、前記発光素子側において接する当該発光素子を構成する半導体層と、前記サイリスタ側において接する当該サイリスタを構成する半導体層とを直接接合させた場合における電流の流れやすい方向が維持されるように構成されていることを特徴とする請求項１乃至３のいずれか１項に記載の発光部品。 The light emitting element and the thyristor are each configured by laminating a plurality of semiconductor layers.
The light absorbing layer maintains a direction in which current easily flows when the semiconductor layer constituting the light emitting element in contact with the light emitting element side and the semiconductor layer constituting the thyristor in contact with the thyristor side are directly bonded. The light emitting component according to any one of claims 1 to 3, wherein the light emitting component is configured to be such.
前記サイリスタを構成する複数の半導体層のうち前記光吸収層に接する半導体層と、当該光吸収層を構成する複数の半導体層のうち当該サイリスタに接する半導体層とは、同じ導電型を有し、
前記発光素子を構成する複数の半導体層のうち前記光吸収層に接する半導体層と、当該光吸収層を構成する複数の半導体層のうち当該発光素子に接する半導体層とは、同じ導電型を有し、
前記光吸収層を構成する複数の半導体層のそれぞれは、前記発光素子を構成する複数の半導体層のうち当該光吸収層に接する半導体層、及び、前記サイリスタを構成する複数の半導体層のうち当該光吸収層に接する半導体層よりも不純物濃度が高いことを特徴とする請求項１又は２に記載の発光部品。 The light emitting element, the thyristor, and the light absorption layer are each configured by laminating a plurality of semiconductor layers.
The semiconductor layer in contact with the light absorption layer among the plurality of semiconductor layers constituting the thyristor and the semiconductor layer in contact with the thyristor among the plurality of semiconductor layers constituting the light absorption layer have the same conductive type.
The semiconductor layer in contact with the light absorption layer among the plurality of semiconductor layers constituting the light absorbing element and the semiconductor layer in contact with the light emitting element among the plurality of semiconductor layers constituting the light absorption layer have the same conductive type. death,
Each of the plurality of semiconductor layers constituting the light absorption layer is the semiconductor layer in contact with the light absorption layer among the plurality of semiconductor layers constituting the light emitting element, and the semiconductor layer constituting the thyristor. The light emitting component according to claim 1 or 2, wherein the impurity concentration is higher than that of the semiconductor layer in contact with the light absorption layer.
前記発光手段から出射される光を結像させる光学手段と、を備え、
前記発光手段において、
前記サイリスタは、前記発光素子の発光する波長に相当するバンドギャップエネルギ以下の半導体層を含み、
前記発光素子と前記サイリスタとは、当該発光素子と当該サイリスタの間に、当該発光素子が発光する光を吸収する光吸収層を有して積層されている
ことを特徴とするプリントヘッド。 A plurality of transfer elements whose on-state is transferred in order, and a plurality of thyristors which are connected to each of the plurality of transfer elements and are in a state where the transfer element can be turned on by turning on the transfer element. , A light emitting means including a plurality of light emitting elements connected to each of the plurality of the thyristors and the light emitting or the amount of light emitted increases when the plurality of the thyristors are turned on.
An optical means for forming an image of light emitted from the light emitting means is provided.
In the light emitting means
The thyristor includes a semiconductor layer having a bandgap energy or less corresponding to a wavelength emitted by the light emitting device.
The print head is characterized in that the light emitting element and the thyristor are laminated with a light absorption layer that absorbs the light emitted by the light emitting element between the light emitting element and the thyristor.
前記像保持体を帯電する帯電手段と、
順にオン状態が転送される複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数のサイリスタと、複数の当該サイリスタのそれぞれと接続され、複数の当該サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含み、光学手段を介して前記像保持体を露光する露光手段と、
前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、
前記露光手段において、
前記サイリスタは、前記発光素子の発光する波長に相当するバンドギャップエネルギ以下の半導体層を含み、
前記発光素子と前記サイリスタとは、当該発光素子と当該サイリスタの間に、当該発光素子が発光する光を吸収する光吸収層を有して積層されている
ことを特徴とする画像形成装置。 Image holder and
The charging means for charging the image holder and
A plurality of transfer elements whose on-states are transferred in order, and a plurality of thyristors which are connected to each of the plurality of transfer elements and are in a state where the transfer element can be turned on by turning on the transfer elements. An exposure means that is connected to each of the plurality of thyristors and includes a plurality of light emitting elements that emit light or increase the amount of light emitted when the plurality of thyristors are turned on, and exposes the image holder via optical means. When,
A developing means for developing an electrostatic latent image exposed by the exposure means and formed on the image holder, and a developing means.
The image holder is provided with a transfer means for transferring the developed image to the transfer target.
In the exposure means
The thyristor includes a semiconductor layer having a bandgap energy or less corresponding to a wavelength emitted by the light emitting device.
The image forming apparatus is characterized in that the light emitting element and the thyristor are laminated with a light absorption layer that absorbs the light emitted by the light emitting element between the light emitting element and the thyristor.
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