JP6934340B2

JP6934340B2 - Electronic components

Info

Publication number: JP6934340B2
Application number: JP2017136543A
Authority: JP
Inventors: 晴彦吉竹; 倫之栗原
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2017-07-12
Filing date: 2017-07-12
Publication date: 2021-09-15
Anticipated expiration: 2037-07-12
Also published as: JP2019021998A

Description

本発明は、電子部品に関し、圧電基板を有する電子部品に関する。 The present invention relates to an electronic component and relates to an electronic component having a piezoelectric substrate.

支持基板の上面に圧電基板が接合された接合基板を用いることで、周波数温度特性が改善された弾性波デバイスが知られている（例えば、特許文献１）。また、圧電基板が支持基板の上面の一部に接合しかつ配線が支持基板の上面の圧電基板が接合されていない領域から圧電基板上に延在した構成において、圧電基板の側面を傾斜面とすることで配線の断線を抑制することが知られている（例えば、特許文献２）。 An elastic wave device having improved frequency-temperature characteristics is known by using a bonded substrate in which a piezoelectric substrate is bonded to the upper surface of the support substrate (for example, Patent Document 1). Further, in a configuration in which the piezoelectric substrate is bonded to a part of the upper surface of the support substrate and the wiring extends from the region on the upper surface of the support substrate where the piezoelectric substrate is not bonded to the piezoelectric substrate, the side surface of the piezoelectric substrate is defined as an inclined surface. It is known to suppress disconnection of wiring by doing so (for example, Patent Document 2).

特開２００４−３４３３５９号公報Japanese Unexamined Patent Publication No. 2004-343359 特開２０１３−２１３８７号公報Japanese Unexamined Patent Publication No. 2013-21387

支持基板に圧電基板が接続された接合基板と他の基板とをバンプを用い実装するときに、圧電基板に応力が加わる。このため、圧電基板にクラックが導入される等の圧電基板の破損が生じることがある。 When a bonded substrate in which a piezoelectric substrate is connected to a support substrate and another substrate are mounted by using bumps, stress is applied to the piezoelectric substrate. Therefore, the piezoelectric substrate may be damaged, such as cracks being introduced into the piezoelectric substrate.

本発明は、上記課題に鑑みなされたものであり、圧電基板に加わる圧力を抑制することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to suppress the pressure applied to the piezoelectric substrate.

本発明は、第１貫通電極が埋め込まれた第１貫通孔を有する支持基板と、前記第１貫通孔が露出する開口を有し、前記支持基板上に接合された圧電基板と、平面視において前記第１貫通孔に重なり、前記開口内において前記第１貫通電極に接続された第１バンプと、空隙を介し前記圧電基板に対向するように、前記第１バンプを介し前記圧電基板上に実装されたデバイスチップと、を具備する電子部品である。 In the present invention, a support substrate having a first through hole in which a first through electrode is embedded and a piezoelectric substrate having an opening in which the first through hole is exposed and bonded onto the support substrate are viewed in a plan view. The first bump that overlaps the first through hole and is connected to the first through electrode in the opening is mounted on the piezoelectric substrate via the first bump so as to face the piezoelectric substrate through a gap. It is an electronic component including the device chip.

上記構成において、前記第１バンプは前記圧電基板と接触しない構成とすることができる。 In the above configuration, the first bump may be configured so as not to come into contact with the piezoelectric substrate.

上記構成において、前記第１貫通電極と前記第１バンプとの接合領域は、前記支持基板と前記圧電基板との接合領域より前記デバイスチップから遠く、前記第１バンプの一部は、前記第１貫通孔に埋め込まれている構成とすることができる。 In the above configuration, the bonding region between the first through electrode and the first bump is farther from the device chip than the bonding region between the support substrate and the piezoelectric substrate, and a part of the first bump is the first. It can be configured to be embedded in the through hole.

上記構成において、前記空隙を介し前記圧電基板に対向するように前記デバイスチップに設けられ、前記第１貫通電極と前記第１バンプを介し電気的に接続された機能素子を具備する構成とすることができる。 In the above configuration, the device chip is provided with the device chip so as to face the piezoelectric substrate via the gap, and is provided with a functional element electrically connected to the first through electrode via the first bump. Can be done.

上記構成において、前記支持基板および前記圧電基板は、第２貫通電極が埋め込まれた第２貫通孔を有し、前記電子部品は、前記圧電基板に設けられ前記第２貫通孔に接続された配線と、平面視において前記第２貫通孔と重ならず前記配線と重なり前記配線と接続された第２バンプを具備し、前記デバイスチップは前記第１バンプおよび前記第２バンプを介し前記圧電基板上に実装されている構成とすることができる。 In the above configuration, the support substrate and the piezoelectric substrate have a second through hole in which a second through electrode is embedded, and the electronic component is a wiring provided in the piezoelectric substrate and connected to the second through hole. In plan view, the device chip includes a second bump that does not overlap with the second through hole but overlaps with the wiring and is connected to the wiring, and the device chip is placed on the piezoelectric substrate via the first bump and the second bump. It can be the configuration implemented in.

上記構成において、前記空隙を介し前記デバイスチップに対向するように前記圧電基板に設けられ、前記第２貫通電極と電気的に接続された弾性波素子を具備する構成とすることができる。 In the above configuration, an elastic wave element provided on the piezoelectric substrate so as to face the device chip via the gap and electrically connected to the second through electrode can be provided.

上記構成において、前記圧電基板は、タンタル酸リチウム基板またはニオブ酸リチウム基板である構成とすることができる。 In the above configuration, the piezoelectric substrate may be a lithium tantalate substrate or a lithium niobate substrate.

本発明によれば、基板の歪を抑制しかつ放熱性を高めることができる。 According to the present invention, distortion of the substrate can be suppressed and heat dissipation can be improved.

図１（ａ）は、実施例１に係る電子部品の断面図、図１（ｂ）は、図１（ａ）のＡ−Ａ断面図である。1 (a) is a cross-sectional view of an electronic component according to the first embodiment, and FIG. 1 (b) is a cross-sectional view taken along the line AA of FIG. 1 (a). 図２（ａ）は、機能素子１２の平面図、図２（ｂ）は機能素子２２の断面図である。FIG. 2A is a plan view of the functional element 12, and FIG. 2B is a cross-sectional view of the functional element 22. 図３は、実施例１における貫通電極１６ａおよびバンプ２８ａ付近の拡大図である。FIG. 3 is an enlarged view of the vicinity of the through electrode 16a and the bump 28a in the first embodiment. 図４（ａ）から図４（ｄ）は、実施例１に係る電子部品の製造方法を示す断面図（その１）である。4 (a) to 4 (d) are cross-sectional views (No. 1) showing a method of manufacturing an electronic component according to the first embodiment. 図５（ａ）から図５（ｃ）、実施例１に係る電子部品の製造方法を示す断面図（その２）である。5 (a) to 5 (c) are cross-sectional views (No. 2) showing a method of manufacturing an electronic component according to the first embodiment. 図６（ａ）から図６（ｃ）、実施例１に係る電子部品の製造方法を示す断面図（その３）である。6 (a) to 6 (c) are cross-sectional views (No. 3) showing a method of manufacturing an electronic component according to the first embodiment. 図７は、比較例１に係る電子部品の断面図である。FIG. 7 is a cross-sectional view of the electronic component according to Comparative Example 1. 図８は、実施例１の変形例１に係る電子部品の断面図である。FIG. 8 is a cross-sectional view of the electronic component according to the first modification of the first embodiment. 図９は、実施例１の変形例２に係る電子部品の断面図である。FIG. 9 is a cross-sectional view of the electronic component according to the second modification of the first embodiment.

以下、図面を参照し本発明の実施例について説明する。 Hereinafter, examples of the present invention will be described with reference to the drawings.

図１（ａ）は、実施例１に係る電子部品の断面図、図１（ｂ）は、図１（ａ）のＡ−Ａ断面図である。基板１０の面方向をＸ方向およびＹ方向、基板２０の厚さ方向をＺ方向とする。図１（ａ）および図１（ｂ）に示すように、基板１０は支持基板１０ａと圧電基板１０ｂとを有する。支持基板１０ａは例えばサファイア基板、アルミナ基板、スピネル基板、水晶基板またはシリコン基板である。圧電基板１０ｂは、例えばタンタルリチウム基板またはニオブ酸リチウム基板である。圧電基板１０ｂは支持基板１０ａの上面に接合されている。支持基板１０ａの線熱膨張係数は圧電基板１０ｂより小さい。 1 (a) is a cross-sectional view of an electronic component according to the first embodiment, and FIG. 1 (b) is a cross-sectional view taken along the line AA of FIG. 1 (a). The surface direction of the substrate 10 is the X direction and the Y direction, and the thickness direction of the substrate 20 is the Z direction. As shown in FIGS. 1A and 1B, the substrate 10 has a support substrate 10a and a piezoelectric substrate 10b. The support substrate 10a is, for example, a sapphire substrate, an alumina substrate, a spinel substrate, a crystal substrate, or a silicon substrate. The piezoelectric substrate 10b is, for example, a tantalum lithium substrate or a lithium niobate substrate. The piezoelectric substrate 10b is joined to the upper surface of the support substrate 10a. The coefficient of linear thermal expansion of the support substrate 10a is smaller than that of the piezoelectric substrate 10b.

基板１０の上面に機能素子１２および金属層１４ｂが設けられている。金属層１４ｂは、貫通電極１６ａとバンプ２８ｂと機能素子１２を接続する配線である。基板１０の下面に端子１８ａおよび１８ｂが設けられている。端子１８ａおよび１８ｂは、機能素子１２および２２を外部と接続するためのフットパッドである。支持基板１０ａを貫通する貫通孔１５ａおよび圧電基板１０ｂを貫通する開口１５ｃが形成されている。貫通孔１５ａは開口１５ｃと重なり、貫通孔１５ａは開口１５ｃより小さい。 A functional element 12 and a metal layer 14b are provided on the upper surface of the substrate 10. The metal layer 14b is a wiring that connects the through electrode 16a, the bump 28b, and the functional element 12. Terminals 18a and 18b are provided on the lower surface of the substrate 10. The terminals 18a and 18b are foot pads for connecting the functional elements 12 and 22 to the outside. A through hole 15a penetrating the support substrate 10a and an opening 15c penetrating the piezoelectric substrate 10b are formed. The through hole 15a overlaps with the opening 15c, and the through hole 15a is smaller than the opening 15c.

右側の貫通電極１６ａは貫通孔１５ａの一部に埋め込まれている。開口１５ｃの側面、開口１５ｃから露出する支持基板１０ａの上面、貫通孔１５ａの上部の側面、貫通孔１５ａから露出する貫通電極１６ａの上面に金属層１４ａが設けられている。金属層１４ａは、貫通電極１６ａおよびバンプ２８ａが接続するパッドである。貫通電極１６ａは金属層１４ａと端子１８ａとを電気的に接続する。 The through electrode 16a on the right side is embedded in a part of the through hole 15a. A metal layer 14a is provided on the side surface of the opening 15c, the upper surface of the support substrate 10a exposed from the opening 15c, the upper side surface of the through hole 15a, and the upper surface of the through electrode 16a exposed from the through hole 15a. The metal layer 14a is a pad to which the through electrode 16a and the bump 28a are connected. The through electrode 16a electrically connects the metal layer 14a and the terminal 18a.

左側の貫通電極１６ｂは貫通孔１５ａおよび開口１５ｃにより形成される貫通孔１５ｂに埋め込まれている。貫通電極１６ｂの上面と圧電基板１０ｂの上面は平坦である。貫通電極１６ｂの上面は金属層１４ｂに接触している。貫通電極１６ｂは、金属層１４ｂと端子１８ｂとを電気的に接続する。 The through electrode 16b on the left side is embedded in the through hole 15b formed by the through hole 15a and the opening 15c. The upper surface of the through electrode 16b and the upper surface of the piezoelectric substrate 10b are flat. The upper surface of the through electrode 16b is in contact with the metal layer 14b. The through silicon via 16b electrically connects the metal layer 14b and the terminal 18b.

基板１０の外縁において圧電基板１０ｂが除去され、支持基板１０ａ上に環状金属層３２が設けられている。金属層１４ａ、１４ｂ、貫通電極１６ａ、１６ｂ、端子１８ａ、１８ｂおよび環状金属層３２は、例えば銅層、アルミニウム層または金層等の金属層である。環状金属層３２上に環状電極３４が設けられている。環状電極３４は、ニッケル層、銅層、アルミニウム層または金層等の金属層である。 The piezoelectric substrate 10b is removed from the outer edge of the substrate 10, and the annular metal layer 32 is provided on the support substrate 10a. The metal layers 14a and 14b, through silicon vias 16a and 16b, terminals 18a and 18b and the annular metal layer 32 are metal layers such as, for example, a copper layer, an aluminum layer or a gold layer. An annular electrode 34 is provided on the annular metal layer 32. The annular electrode 34 is a metal layer such as a nickel layer, a copper layer, an aluminum layer, or a gold layer.

基板２０の下面に機能素子２２および金属層２４が設けられている。金属層２４は、配線およびパッドである。基板２０は、例えばシリコン基板、ガラス基板、サファイア基板、アルミナ基板、スピネル基板または水晶基板等の絶縁基板または半導体基板である。金属層２４は例えば銅層、アルミニウム層または金層等の金属層である。基板２０はバンプ２８ａおよび２８ｂを介し基板１０にフリップチップ実装（フェースダウン実装）されている。バンプ２８ａおよび２８ｂは、例えば金バンプ、半田バンプまたは銅バンプである。バンプ２８ａは貫通孔１５ａの上部内に埋め込まれ、金属層１４ａを介し貫通電極１６ａと接続される。バンプ２８ｂは、平面視において貫通電極１６ｂと重ならない領域において金属層１４ｂと接合する。 A functional element 22 and a metal layer 24 are provided on the lower surface of the substrate 20. The metal layer 24 is a wiring and a pad. The substrate 20 is, for example, an insulating substrate such as a silicon substrate, a glass substrate, a sapphire substrate, an alumina substrate, a spinel substrate, or a crystal substrate, or a semiconductor substrate. The metal layer 24 is, for example, a metal layer such as a copper layer, an aluminum layer, or a gold layer. The substrate 20 is flip-chip mounted (face-down mounted) on the substrate 10 via bumps 28a and 28b. The bumps 28a and 28b are, for example, gold bumps, solder bumps or copper bumps. The bump 28a is embedded in the upper part of the through hole 15a and is connected to the through electrode 16a via the metal layer 14a. The bump 28b is joined to the metal layer 14b in a region that does not overlap the through electrode 16b in a plan view.

基板１０上に基板２０を囲むように封止部３０が設けられている。封止部３０は、半田等の金属または樹脂である。封止部３０は、環状電極３４に接合されている。環状金属層３２と封止部３０との接合性がよい場合には環状電極３４はなくてもよい。基板２０の上面および封止部３０の上面に平板状のリッド３６が設けられている。リッド３６は例えばコバール板等の金属板または絶縁板である。リッド３６および封止部３０を覆うように保護膜３８が設けられている。保護膜３８はニッケル膜等の金属膜または絶縁膜である。基板１０の上面は封止部３０で覆われていてもよい。リッド３６は設けられてなくてもよい。 A sealing portion 30 is provided on the substrate 10 so as to surround the substrate 20. The sealing portion 30 is a metal or resin such as solder. The sealing portion 30 is joined to the annular electrode 34. The annular electrode 34 may be omitted if the bondability between the annular metal layer 32 and the sealing portion 30 is good. A flat lid 36 is provided on the upper surface of the substrate 20 and the upper surface of the sealing portion 30. The lid 36 is a metal plate such as a Kovar plate or an insulating plate. A protective film 38 is provided so as to cover the lid 36 and the sealing portion 30. The protective film 38 is a metal film such as a nickel film or an insulating film. The upper surface of the substrate 10 may be covered with the sealing portion 30. The lid 36 may not be provided.

機能素子１２は空隙２６を介し基板２０に対向している。機能素子２２は空隙２６を介し圧電基板１０ｂに対向している。機能素子１２および２２は、封止部３０、基板１０、基板２０およびリッド３６により封止される。バンプ２８ａおよび２８ｂは空隙２６に囲まれている。 The functional element 12 faces the substrate 20 via the gap 26. The functional element 22 faces the piezoelectric substrate 10b via the gap 26. The functional elements 12 and 22 are sealed by the sealing portion 30, the substrate 10, the substrate 20 and the lid 36. The bumps 28a and 28b are surrounded by a void 26.

端子１８ａは貫通電極１６ａ、金属層１４ａ、バンプ２８ａおよび金属層２４を介し機能素子１２と電気的に接続されている。端子１８ｂは、貫通電極１６ｂ、金属層１４ｂを介し機能素子１２と電気的に接続し、さらにバンプ２８ｂおよび金属層２４を介し機能素子２２に電気的に接続されている。 The terminal 18a is electrically connected to the functional element 12 via a through electrode 16a, a metal layer 14a, a bump 28a, and a metal layer 24. The terminal 18b is electrically connected to the functional element 12 via the through electrode 16b and the metal layer 14b, and is further electrically connected to the functional element 22 via the bump 28b and the metal layer 24.

図２（ａ）は、機能素子１２の平面図、図２（ｂ）は機能素子２２の断面図である。図２（ａ）に示すように、機能素子１２は弾性表面波共振器である。基板１０上にＩＤＴ（Interdigital Transducer）４０と反射器４２が形成されている。ＩＤＴ４０は、互いに対向する１対の櫛型電極４０ａを有する。櫛型電極４０ａは、複数の電極指４０ｂと複数の電極指４０ｂを接続するバスバー４０ｃとを有する。反射器４２は、ＩＤＴ４０の両側に設けられている。ＩＤＴ４０が圧電基板１０ｂに弾性表面波を励振する。ＩＤＴ４０および反射器４２は例えばアルミニウム膜または銅膜により形成される。 FIG. 2A is a plan view of the functional element 12, and FIG. 2B is a cross-sectional view of the functional element 22. As shown in FIG. 2A, the functional element 12 is a surface acoustic wave resonator. An IDT (Interdigital Transducer) 40 and a reflector 42 are formed on the substrate 10. The IDT 40 has a pair of comb-shaped electrodes 40a facing each other. The comb-shaped electrode 40a has a plurality of electrode fingers 40b and a bus bar 40c for connecting the plurality of electrode fingers 40b. Reflectors 42 are provided on both sides of the IDT 40. IDT40 excites surface acoustic waves on the piezoelectric substrate 10b. The IDT 40 and the reflector 42 are formed of, for example, an aluminum film or a copper film.

図２（ｂ）に示すように、機能素子２２は圧電薄膜共振器である。基板２０上に圧電膜４６が設けられている。圧電膜４６を挟むように下部電極４４および上部電極４８が設けられている。下部電極４４と基板２０との間に空隙４５が形成されている。下部電極４４および上部電極４８は圧電膜４６内に、厚み縦振動モードの弾性波を励振する。下部電極４４および上部電極４８は例えばルテニウム膜等の金属膜である、圧電膜４６は例えば窒化アルミニウム膜である。基板２０は絶縁基板または半導体基板である。 As shown in FIG. 2B, the functional element 22 is a piezoelectric thin film resonator. A piezoelectric film 46 is provided on the substrate 20. The lower electrode 44 and the upper electrode 48 are provided so as to sandwich the piezoelectric film 46. A gap 45 is formed between the lower electrode 44 and the substrate 20. The lower electrode 44 and the upper electrode 48 excite elastic waves in the thickness longitudinal vibration mode in the piezoelectric film 46. The lower electrode 44 and the upper electrode 48 are, for example, a metal film such as a ruthenium film, and the piezoelectric film 46 is, for example, an aluminum nitride film. The substrate 20 is an insulating substrate or a semiconductor substrate.

機能素子１２および２２は、弾性波を励振する電極を含む。このため、弾性波を制限しないように、機能素子１２および２２は空隙２６に覆われている。 Functional elements 12 and 22 include electrodes that excite elastic waves. Therefore, the functional elements 12 and 22 are covered with the gap 26 so as not to limit the elastic wave.

図３は、実施例１における貫通電極１６ａおよびバンプ２８ａ付近の拡大図である。図３では、実施例１の一例を示す。支持基板１０ａはサファイア基板であり、圧電基板１０ｂは４２°回転ＹカットＸ伝搬チタン酸リチウム基板である。端子１８ａは、基板１０側からチタン膜１８ｃ、銅膜１８ｄ、ニッケル膜１８ｅおよび金膜１８ｆである。貫通電極１６ａは、外側からシード層１７ａおよびメッキ層１７ｂである。シード層１７ａはチタン層および銅層であり、メッキ層１７ｂは銅層である。 FIG. 3 is an enlarged view of the vicinity of the through electrode 16a and the bump 28a in the first embodiment. FIG. 3 shows an example of the first embodiment. The support substrate 10a is a sapphire substrate, and the piezoelectric substrate 10b is a 42 ° rotating Y-cut X-propagated lithium titanate substrate. The terminals 18a are a titanium film 18c, a copper film 18d, a nickel film 18e, and a gold film 18f from the substrate 10 side. The through electrodes 16a are a seed layer 17a and a plating layer 17b from the outside. The seed layer 17a is a titanium layer and a copper layer, and the plating layer 17b is a copper layer.

金属層１４ａと圧電基板１０ｂ、支持基板１０ａおよび貫通電極１６aとの間にはバリア層１７が設けられている。バリア層１７はタンタル膜である、金属層１４ａは金層である。環状金属層３２は、外側からシード層３２ａおよびメッキ層３２ｂである。シード層１７ａはチタン層および銅層であり、メッキ層１７ｂは銅層である。環状電極３４は、基板１０側からチタン層３４ａ、ニッケル層３４ｂおよび金層３４ｃである。バンプ２８ａは金バンプである。金属層２４は金層である。封止部３０は、錫銀半田である。金層３４ｃは錫銀半田の濡れ性がよいため、封止部３０は金層３４ｃと接合する。 A barrier layer 17 is provided between the metal layer 14a, the piezoelectric substrate 10b, the support substrate 10a, and the through silicon via 16a. The barrier layer 17 is a tantalum film, and the metal layer 14a is a gold layer. The annular metal layer 32 is a seed layer 32a and a plating layer 32b from the outside. The seed layer 17a is a titanium layer and a copper layer, and the plating layer 17b is a copper layer. The annular electrode 34 is a titanium layer 34a, a nickel layer 34b, and a gold layer 34c from the substrate 10 side. The bump 28a is a gold bump. The metal layer 24 is a gold layer. The sealing portion 30 is tin-silver solder. Since the gold layer 34c has good wettability of tin-silver solder, the sealing portion 30 is joined to the gold layer 34c.

貫通電極１６ａとバンプ２８ａとが同じ金属である場合、金属層１４ａおよびバリア層１７は設けなくともよい。貫通電極１６ａとバンプ２８ａとが異なる金属である場合、貫通電極１６ａとバンプ２８ａとの原子の相互拡散を抑制するバリア層１７を設けることが好ましい。バリア層１７とバンプ２８ａとの接合強度を大きくするため、バンプ２８ａと同じ金属からなる金属層１４ａを設けることが好ましい。 When the through electrode 16a and the bump 28a are made of the same metal, the metal layer 14a and the barrier layer 17 need not be provided. When the through electrode 16a and the bump 28a are different metals, it is preferable to provide a barrier layer 17 that suppresses mutual diffusion of atoms between the through electrode 16a and the bump 28a. In order to increase the bonding strength between the barrier layer 17 and the bump 28a, it is preferable to provide a metal layer 14a made of the same metal as the bump 28a.

圧電基板１０ｂの厚さＬ２および支持基板１０ａの厚さＬ１は、例えば２０μｍおよび１００μｍである。貫通孔１５ａおよび１５ｂの幅Ｗ１（例えば直径）は例えば４０μｍである。開口１５ｃの幅Ｗ２（例えば直径は）例えば７０μｍである。開口１５ｃから露出する支持基板１０ａの上面の幅Ｗ３は例えば５μｍである。支持基板１０ａの上面と貫通電極１６ａの上面との距離Ｌ３は例えば３３μｍから５０μｍである。貫通孔１５ａの側面と支持基板１０ａの下面のなす角度θ１は例えば８０°から８５°である。開口１５ｃの側面と圧電基板１０ｂの下面とのなす角度θ２は例えば６０°から７０°である。圧電基板１０ｂの上面と金属層２４の下面との距離Ｌ４は例えば１０μｍ以上であり、例えば２０μｍから３０μｍである。 The thickness L2 of the piezoelectric substrate 10b and the thickness L1 of the support substrate 10a are, for example, 20 μm and 100 μm. The width W1 (for example, diameter) of the through holes 15a and 15b is, for example, 40 μm. The width W2 (eg, diameter) of the opening 15c is, for example, 70 μm. The width W3 of the upper surface of the support substrate 10a exposed from the opening 15c is, for example, 5 μm. The distance L3 between the upper surface of the support substrate 10a and the upper surface of the through electrode 16a is, for example, 33 μm to 50 μm. The angle θ1 formed by the side surface of the through hole 15a and the lower surface of the support substrate 10a is, for example, 80 ° to 85 °. The angle θ2 formed by the side surface of the opening 15c and the lower surface of the piezoelectric substrate 10b is, for example, 60 ° to 70 °. The distance L4 between the upper surface of the piezoelectric substrate 10b and the lower surface of the metal layer 24 is, for example, 10 μm or more, for example, 20 μm to 30 μm.

［実施例１の製造方法］
図４（ａ）から図６（ｃ）は、実施例１に係る電子部品の製造方法を示す断面図である。図４（ａ）に示すように、支持基板１０ａの上面に圧電基板１０ｂの下面を接合する。支持基板１０ａと圧電基板１０ｂとは数ｎｍのアモルファス層等を介し直接接合されていてもよいし、接着剤等により接合されていてもよい。 [Manufacturing method of Example 1]
4 (a) to 6 (c) are cross-sectional views showing a method of manufacturing an electronic component according to the first embodiment. As shown in FIG. 4A, the lower surface of the piezoelectric substrate 10b is joined to the upper surface of the support substrate 10a. The support substrate 10a and the piezoelectric substrate 10b may be directly bonded via an amorphous layer of several nm or the like, or may be bonded by an adhesive or the like.

図４（ｂ）に示すように、圧電基板１０ｂをエッチングし開口１５ｃを形成する。図４（ｃ）に示すように、開口１５ｃ内の支持基板１０ａに貫通孔１５ａを形成する。この時点では貫通孔１５ａは支持基板１０ａを貫通していない。貫通孔１５ａは例えばレーザ光照射により形成する。 As shown in FIG. 4B, the piezoelectric substrate 10b is etched to form the opening 15c. As shown in FIG. 4C, a through hole 15a is formed in the support substrate 10a in the opening 15c. At this point, the through hole 15a does not penetrate the support substrate 10a. The through hole 15a is formed by, for example, laser light irradiation.

図４（ｄ）に示すように、スパッタリング法を用い例えば貫通孔１５ａの内面、開口１５ｃの内面および圧電基板１０ｂの上面にシード層１７ａおよび３２ａ（図３参照）を形成する。シード層に電流を流すことで、メッキ層１７ｂおよび３２ｂ（図３参照）を形成する。ＣＭＰ（Chemical Mechanical Polishing）法を用い貫通電極１６ａ、１６ｂおよび環状金属層３２と圧電基板１０ｂの上面を平坦化する。これにより、貫通孔１５ａおよび開口１５ｃに埋め込まれた貫通電極１６ａ、１６ｂおよび環状金属層３２が形成される。 As shown in FIG. 4D, seed layers 17a and 32a (see FIG. 3) are formed, for example, on the inner surface of the through hole 15a, the inner surface of the opening 15c, and the upper surface of the piezoelectric substrate 10b by using a sputtering method. By passing an electric current through the seed layer, the plating layers 17b and 32b (see FIG. 3) are formed. The upper surfaces of the through electrodes 16a and 16b, the annular metal layer 32, and the piezoelectric substrate 10b are flattened using a CMP (Chemical Mechanical Polishing) method. As a result, the through electrodes 16a and 16b and the annular metal layer 32 embedded in the through holes 15a and the openings 15c are formed.

図５（ａ）に示すように、圧電基板１０ｂ上に開口５２を有するマスク層５０を形成する。開口５２は貫通電極１６ａ上に形成する。マスク層５０をマスクに貫通電極１６ａの上部をエッチングする。図５（ｂ）に示すように、貫通孔１５ａの上部、開口１５ｃ内および貫通電極１６ａの上面にバリア層１７を形成する。また、貫通電極１６ｂ上にバリア層１７を形成する。バリア層１７は真空蒸着法およびリフトオフ法を用い形成する。図５（ｃ）に示すように、圧電基板１０ｂ上に機能素子１２を形成する。 As shown in FIG. 5A, a mask layer 50 having an opening 52 is formed on the piezoelectric substrate 10b. The opening 52 is formed on the through electrode 16a. The upper part of the through electrode 16a is etched by using the mask layer 50 as a mask. As shown in FIG. 5B, the barrier layer 17 is formed on the upper part of the through hole 15a, in the opening 15c, and on the upper surface of the through electrode 16a. Further, a barrier layer 17 is formed on the through electrode 16b. The barrier layer 17 is formed by using a vacuum vapor deposition method and a lift-off method. As shown in FIG. 5C, the functional element 12 is formed on the piezoelectric substrate 10b.

図６（ａ）に示すように、圧電基板１０ｂ上に開口５６を有するマスク層５４を形成する。真空蒸着法を用い金属層１４ａおよび１４ｂを形成する。リフトオフすることで、貫通孔１５ａおよび開口１５ｃ内のバリア層１７上に金属層１４ａを、貫通電極１６ｂ上のバリア層１７上に金属層１４ｂを形成する。図６（ａ）以降では、バリア層１７の図示を省略する。図６（ｂ）に示すように、基板２０の外縁に真空蒸着法およびリフトオフ法を用い環状電極３４を形成する。 As shown in FIG. 6A, a mask layer 54 having an opening 56 is formed on the piezoelectric substrate 10b. The metal layers 14a and 14b are formed using a vacuum vapor deposition method. By lifting off, a metal layer 14a is formed on the barrier layer 17 in the through hole 15a and the opening 15c, and a metal layer 14b is formed on the barrier layer 17 on the through electrode 16b. From FIG. 6A onward, the illustration of the barrier layer 17 is omitted. As shown in FIG. 6B, an annular electrode 34 is formed on the outer edge of the substrate 20 by using a vacuum deposition method and a lift-off method.

図６（ｃ）に示すように、基板１０上に基板２０をフリップチップ実装する。バンプ２８ａは例えばメッキ法を用い形成した金バンプである。このため、バンプ２８ａの断面は例えば矩形であり、バンプ２８ａの高さは幅より大きい。バンプ２８ａの下部は貫通孔１５ａ内に埋め込まれる。これにより、バンプ２８ａは横方向に応力が加わり、バンプ２８ａと基板１０との接合が強固となる。バンプ２８ｂは、面積が大きいため金属層１４ｂと強固に接合する。バンプ２８ａは、スタッドバンプでもよい。バンプ２８ａの高さを確保するため、バンプ２８ａはスタッドバンプを複数積層してもよい。 As shown in FIG. 6C, the substrate 20 is flip-chip mounted on the substrate 10. The bump 28a is, for example, a gold bump formed by using a plating method. Therefore, the cross section of the bump 28a is, for example, a rectangle, and the height of the bump 28a is larger than the width. The lower portion of the bump 28a is embedded in the through hole 15a. As a result, stress is applied to the bump 28a in the lateral direction, and the bond between the bump 28a and the substrate 10 becomes strong. Since the bump 28b has a large area, it is firmly bonded to the metal layer 14b. The bump 28a may be a stud bump. In order to secure the height of the bump 28a, a plurality of stud bumps may be laminated on the bump 28a.

その後、支持基板１０ａの下面をＣＭＰ法等を用い研磨する。これにより、貫通電極１６ａおよび１６ｂが支持基板１０ａの下面に露出する。貫通電極１６ａおよび１６ｂにそれぞれ接触する端子１８ａおよび１８ｂを形成する。これにより、図１（ａ）および図１（ｂ）に示す実施例１に係る電子部品が製造される。 Then, the lower surface of the support substrate 10a is polished by a CMP method or the like. As a result, the through electrodes 16a and 16b are exposed on the lower surface of the support substrate 10a. Terminals 18a and 18b are formed in contact with the through electrodes 16a and 16b, respectively. As a result, the electronic components according to the first embodiment shown in FIGS. 1 (a) and 1 (b) are manufactured.

［比較例１］
図７は、比較例１に係る電子部品の断面図である。図７に示すように、貫通電極１６は、貫通孔１５ｂに埋め込まれ、貫通電極１６上面と圧電基板１０ｂの上面とは平坦である。貫通電極１６上に金属層１４が設けられている。金属層１４上にバンプ２８が接合されている。チップ面積を小さくするためには、貫通電極１６とバンプ２８とは平面視において重なることが好ましい。 [Comparative Example 1]
FIG. 7 is a cross-sectional view of the electronic component according to Comparative Example 1. As shown in FIG. 7, the through electrode 16 is embedded in the through hole 15b, and the upper surface of the through electrode 16 and the upper surface of the piezoelectric substrate 10b are flat. A metal layer 14 is provided on the through electrode 16. The bump 28 is joined on the metal layer 14. In order to reduce the chip area, it is preferable that the through electrodes 16 and the bumps 28 overlap each other in a plan view.

しかしながら、基板２０を基板１０にフリップチップ実装するときに、バンプ２８から開口１５ｃと圧電基板１０ｂとが接する領域５８に応力が加わる。これにより、圧電基板１０ｂにクラック等が導入される。このように、圧電基板１０ｂは機械的に劣化する。これを抑制するためには、図１におけるバンプ２８ｂおよび貫通電極１６ｂのように、平面視においてバンプ２８ｂと貫通電極１６ｂとが重ならないように配置する。これにより、バンプ２８ｂから開口１５ｃ付近に加わる応力を抑制できる。しかしながら、バンプ２８ｂと貫通電極１６ｂとが重ならないためチップ面積が大きくなる。 However, when the substrate 20 is flip-chip mounted on the substrate 10, stress is applied from the bump 28 to the region 58 where the opening 15c and the piezoelectric substrate 10b are in contact with each other. As a result, cracks and the like are introduced into the piezoelectric substrate 10b. In this way, the piezoelectric substrate 10b is mechanically deteriorated. In order to suppress this, as in the bump 28b and the through electrode 16b in FIG. 1, the bump 28b and the through electrode 16b are arranged so as not to overlap in a plan view. As a result, the stress applied from the bump 28b to the vicinity of the opening 15c can be suppressed. However, since the bump 28b and the through electrode 16b do not overlap, the chip area becomes large.

［実施例１の効果］
実施例１によれば、支持基板１０ａは、貫通電極１６ａ（第１貫通電極）が埋め込まれた貫通孔１５ａ（第１貫通孔）を有する。圧電基板１０ｂは、貫通孔１５ａが露出する開口１５ｃを有し、支持基板１０ａ上に接合されている。バンプ２８ａ（第１バンプ）は、平面視において貫通孔１５ａに重なり、開口１５ｃ内において貫通電極１６ａに接続されている。基板１０（デバイスチップ）は、空隙２６を介し圧電基板１０ｂに対向するように、バンプ２８ａを介し圧電基板１０ｂ上に実装されている。 [Effect of Example 1]
According to the first embodiment, the support substrate 10a has a through hole 15a (first through hole) in which the through electrode 16a (first through electrode) is embedded. The piezoelectric substrate 10b has an opening 15c in which the through hole 15a is exposed, and is joined onto the support substrate 10a. The bump 28a (first bump) overlaps the through hole 15a in a plan view and is connected to the through electrode 16a in the opening 15c. The substrate 10 (device chip) is mounted on the piezoelectric substrate 10b via bumps 28a so as to face the piezoelectric substrate 10b via the gap 26.

バンプ２８ａが貫通孔１５ａと重なることで、チップ面積を小さくできる。バンプ２８ａが開口１５ｃ内において貫通電極１６ａに接続されることで、バンプ２８ａから圧電基板１０ｂに加わる応力を抑制できる。よって、圧電基板１０ｂの破壊等の劣化を抑制できる。 By overlapping the bump 28a with the through hole 15a, the chip area can be reduced. By connecting the bump 28a to the through electrode 16a in the opening 15c, the stress applied from the bump 28a to the piezoelectric substrate 10b can be suppressed. Therefore, deterioration such as destruction of the piezoelectric substrate 10b can be suppressed.

バンプ２８ａは圧電基板１０ｂと接触しない。これにより、バンプ２８ａから圧電基板１０ｂに加わる応力をより抑制できる。 The bump 28a does not come into contact with the piezoelectric substrate 10b. As a result, the stress applied from the bump 28a to the piezoelectric substrate 10b can be further suppressed.

貫通電極１６ａとバンプ２８ａとの接合領域は、支持基板１０ａと圧電基板１０ｂとの接合領域より基板１０から遠く、バンプ２８ａの一部は、貫通孔１５ａの上部に埋め込まれている。これにより、バンプ２８ａが貫通孔１５ａの上部に篏合し、バンプ２８ａを強固に貫通電極１６ａに接合させることができる。図３において、バンプ２８ａを貫通孔１５ａに篏合させるため、距離Ｌ３は支持基板１０ａの厚さＬ１の１／３から１／２程度が好ましい。支持基板１０ａの厚さＬ１が１００μｍのとき、距離Ｌ３は３３μｍから５０μｍであることが好ましい。 The bonding region between the through electrode 16a and the bump 28a is farther from the substrate 10 than the bonding region between the support substrate 10a and the piezoelectric substrate 10b, and a part of the bump 28a is embedded in the upper part of the through hole 15a. As a result, the bump 28a is aligned with the upper part of the through hole 15a, and the bump 28a can be firmly bonded to the through electrode 16a. In FIG. 3, in order to align the bump 28a with the through hole 15a, the distance L3 is preferably about 1/3 to 1/2 of the thickness L1 of the support substrate 10a. When the thickness L1 of the support substrate 10a is 100 μm, the distance L3 is preferably 33 μm to 50 μm.

機能素子２２は、空隙２６を介し圧電基板１０ｂと対向し、貫通電極１６ａとバンプ２８ａを介し電気的に接続されている。これにより、端子１８ａと機能素子２２とを電気的に接続できる。 The functional element 22 faces the piezoelectric substrate 10b via the gap 26, and is electrically connected to the through electrode 16a via the bump 28a. As a result, the terminal 18a and the functional element 22 can be electrically connected.

支持基板１０ａおよび圧電基板１０ｂは、貫通電極１６ｂ（第２貫通電極）が埋め込まれた貫通孔１５ｂ（第２貫通孔）を有する。金属層１４ｂ（配線）は、圧電基板１０ｂの上面に設けられ貫通電極１６ｂに接続されている。バンプ２８ｂ（第２バンプ）は、平面視において貫通孔１５ｂと重ならず金属層１４ｂと重なり金属層１４ｂと接続されている。基板２０はバンプ２８ａおよび２８ｂを介し圧電基板１０ｂ上に実装されている。このように、バンプ２８ａに加えバンプ２８ｂを介し基板２０を基板１０にフリップチップ実装してもよい。 The support substrate 10a and the piezoelectric substrate 10b have through holes 15b (second through holes) in which through electrodes 16b (second through electrodes) are embedded. The metal layer 14b (wiring) is provided on the upper surface of the piezoelectric substrate 10b and is connected to the through electrode 16b. The bump 28b (second bump) does not overlap with the through hole 15b but overlaps with the metal layer 14b and is connected to the metal layer 14b in a plan view. The substrate 20 is mounted on the piezoelectric substrate 10b via bumps 28a and 28b. In this way, the substrate 20 may be flip-chip mounted on the substrate 10 via the bumps 28b in addition to the bumps 28a.

機能素子１２（弾性波素子）は、空隙２６を介し基板２０に対向するように圧電基板１０ｂの上面に設けられ、貫通電極１６ｂと電気的に接続されている。開口１５ｃの側面の角度θ２が大きいと、金属層１４ａの被覆性が悪く、金属層１４ａを機能素子１２に接続することは難しい。そこで、機能素子１２（弾性波素子）に電気的に接続されていない貫通電極１６ａおよびバンプ２８ａを平面視において重なるように設ける。機能素子１２に電気的に接続されている貫通電極１６ｂおよびバンプ２８ｂを平面視において重ならないように設けることができる。 The functional element 12 (elastic wave element) is provided on the upper surface of the piezoelectric substrate 10b so as to face the substrate 20 via the gap 26, and is electrically connected to the through electrode 16b. If the angle θ2 on the side surface of the opening 15c is large, the coverage of the metal layer 14a is poor, and it is difficult to connect the metal layer 14a to the functional element 12. Therefore, through electrodes 16a and bumps 28a that are not electrically connected to the functional element 12 (elastic wave element) are provided so as to overlap each other in a plan view. Through electrodes 16b and bumps 28b electrically connected to the functional element 12 can be provided so as not to overlap in a plan view.

圧電基板１０ｂがタンタル酸リチウム基板またはニオブ酸リチウム基板である場合、圧電基板１０ｂは機械的に破損しやすい。よって、貫通電極１６ａおよびバンプ２８ａを設けることが好ましい。 When the piezoelectric substrate 10b is a lithium tantalate substrate or a lithium niobate substrate, the piezoelectric substrate 10b is easily damaged mechanically. Therefore, it is preferable to provide the through electrodes 16a and the bumps 28a.

［実施例１の変形例１］
図８は、実施例１の変形例１に係る電子部品の断面図である。図８に示すように、機能素子１２に電気的に接続される貫通電極およびバンプに貫通電極１６ａおよびバンプ２８ａを用いてもよい。その他の構成は実施例１と同じであり説明を省略する。 [Modification 1 of Example 1]
FIG. 8 is a cross-sectional view of the electronic component according to the first modification of the first embodiment. As shown in FIG. 8, through electrodes 16a and bumps 28a may be used for the through electrodes and bumps electrically connected to the functional element 12. Other configurations are the same as those in the first embodiment, and the description thereof will be omitted.

圧電基板１０ｂの開口１５ｃの側面の角度θ２が例えば６０°以下と小さい場合、金属層１４ａの被覆性がよくなる。よって、貫通電極１６ａと機能素子１２とを金属層１４ａおよび１４ｂを介し電気的に接続することができる。このため、全てのバンプ２８ａを貫通電極１６ａと重ねることができる。よって、チップ面積をより小さくできる。 When the angle θ2 of the side surface of the opening 15c of the piezoelectric substrate 10b is as small as 60 ° or less, the coverage of the metal layer 14a is improved. Therefore, the through electrode 16a and the functional element 12 can be electrically connected via the metal layers 14a and 14b. Therefore, all the bumps 28a can be overlapped with the through silicon via 16a. Therefore, the chip area can be made smaller.

［実施例１の変形例２］
図９は、実施例１の変形例２に係る電子部品の断面図である。図９に示すように、貫通電極１６ａは支持基板１０ａの上面まで設けられている。その他の構成は実施例１と同じであり、説明を省略する。バンプ２８ａと貫通電極１６ａとの接合強度が十分大きい場合には、バンプ２８ａを貫通孔１５ａの上部に埋め込まなくてもよい。 [Modification 2 of Example 1]
FIG. 9 is a cross-sectional view of the electronic component according to the second modification of the first embodiment. As shown in FIG. 9, the through electrode 16a is provided up to the upper surface of the support substrate 10a. Other configurations are the same as those in the first embodiment, and the description thereof will be omitted. When the bonding strength between the bump 28a and the through electrode 16a is sufficiently high, it is not necessary to embed the bump 28a in the upper part of the through hole 15a.

実施例１およびその変形例においては、基板１０を囲むように封止部３０が設けられている例を説明したが封止部３０は設けられていなくてもよい。機能素子１２および２２として弾性波素子を例に説明したが、機能素子２２はインダクタまたはキャパシタ等の受動素子、トランジスタを含む能動素子、またはＭＥＭＳ（Micro Electro Mechanical Systems）素子でもよい。 In the first embodiment and its modifications, an example in which the sealing portion 30 is provided so as to surround the substrate 10 has been described, but the sealing portion 30 may not be provided. Although the elastic wave element has been described as an example of the functional elements 12 and 22, the functional element 22 may be a passive element such as an inductor or a capacitor, an active element including a transistor, or a MEMS (Micro Electro Mechanical Systems) element.

機能素子１２および２２は各々弾性波フィルタを形成してもよい。機能素子１２および２２は、デュプレクサ、トリプレクサまたはクワッドプレクサ等のマルチプレクサを形成してもよい。 The functional elements 12 and 22 may each form an elastic wave filter. Functional elements 12 and 22 may form multiplexers such as duplexers, triplexers or quadplexers.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the examples of the present invention have been described in detail above, the present invention is not limited to such specific examples, and various modifications and modifications are made within the scope of the gist of the present invention described in the claims. It can be changed.

１０、２０基板
１０ａ支持基板
１０ｂ圧電基板
１２、２２機能素子
１４ａ、１４ｂ、２４金属層
１５ａ、１５ｂ貫通孔
１５ｃ開口
１６ａ、１６ｂ貫通電極
１８ａ、１８ｂ端子
２６空隙
２８ａ、２８ｂバンプ
10, 20 Substrate 10a Support substrate 10b Piezoelectric substrate 12, 22 Functional element 14a, 14b, 24 Metal layer 15a, 15b Through hole 15c Opening 16a, 16b Through electrode 18a, 18b Terminal 26 Void 28a, 28b Bump

Claims

A support substrate having a first through hole in which a first through electrode is embedded,
A piezoelectric substrate having an opening through which the first through hole is exposed and bonded onto the support substrate, and a piezoelectric substrate.
A first bump that overlaps the first through hole in a plan view and is connected to the first through electrode in the opening.
A device chip mounted on the piezoelectric substrate via the first bump so as to face the piezoelectric substrate through a gap.
Electronic components equipped with.

The electronic component according to claim 1, wherein the first bump does not come into contact with the piezoelectric substrate.

The bonding region between the first through electrode and the first bump is farther from the device chip than the bonding region between the support substrate and the piezoelectric substrate, and a part of the first bump is embedded in the first through hole. The electronic component according to claim 1 or 2.

The electron according to claim 1 to 3, further comprising a functional element provided on the device chip so as to face the piezoelectric substrate through the gap and electrically connected to the first through electrode via the first bump. parts.

The support substrate and the piezoelectric substrate have a second through hole in which a second through electrode is embedded.
The electronic component includes a wiring provided on the piezoelectric substrate and connected to the second through hole, and a second bump that does not overlap with the second through hole in a plan view but overlaps with the wiring and is connected to the wiring. death,
The electronic component according to any one of claims 1 to 4, wherein the device chip is mounted on the piezoelectric substrate via the first bump and the second bump.

The electronic component according to claim 5, further comprising an elastic wave element provided on the piezoelectric substrate so as to face the device chip through the gap and electrically connected to the second through electrode.

The electronic component according to any one of claims 1 to 6, wherein the piezoelectric substrate is a lithium tantalate substrate or a lithium niobate substrate.