JP6606331B2 - Electronic equipment - Google Patents

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Description

本発明は、電子装置に関する。   The present invention relates to an electronic device.

外部からの電流の入出力に対して特定の機能を果たす電子装置は、様々な形態のものが提案されている。一般的には、この電子装置の機能を果たすために、各々が電気回路の一部を構成する複数の電子素子が内蔵されている。これらの電子素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の電子素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の電子素子は、封止樹脂によって覆われる。封止樹脂は、これらの電子素子や上記リードの一部を保護するためのものである。このような電子装置は、たとえば電子機器の回路基板などに実装されて用いられる。当該電子装置においては、前記電子素子を適切に保護することが重要である。なお、電子装置に関する文献としては、特許文献１が挙げられる。   Various types of electronic devices having a specific function with respect to input / output of current from the outside have been proposed. Generally, in order to fulfill the function of this electronic device, a plurality of electronic elements each constituting a part of an electric circuit are incorporated. Metal leads are used for the purpose of supporting these electronic elements and conducting them. The number, shape and size of the leads are determined according to the function, shape and size of the plurality of electronic elements. The plurality of electronic elements mounted on the leads are covered with a sealing resin. The sealing resin is for protecting these electronic elements and part of the leads. Such an electronic device is used by being mounted on a circuit board of an electronic device, for example. In the electronic device, it is important to appropriately protect the electronic element. Note that Patent Document 1 is cited as a document related to the electronic device.

特開２０１２−９９６７３号公報JP 2012-99673 A

本発明は、上記した事情のもとで考え出されたものであって、電子素子を適切に保護しつつ、全体の大きさをより自由に設定可能な電子装置を提供することをその課題とする。   The present invention has been conceived under the circumstances described above, and it is an object of the present invention to provide an electronic device capable of setting the overall size more freely while appropriately protecting electronic elements. To do.

本発明によって提供される電子装置は、厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、前記基板に配置された電子素子と、前記電子素子に導通する導電層と、を備え、前記基板には、前記厚さ方向において前記主面側を向く素子配置用凹部底面を有し且つ前記主面から凹む素子配置用凹部が形成されており、前記素子配置用凹部底面には、前記電子素子が配置されており、前記導電層は、前記主面に形成された主面側連絡部を含んでおり、前記素子配置用凹部の少なくとも一部を埋めるとともに、前記主面の少なくとも一部を覆う封止樹脂部を備えており、前記導電層の前記主面側連絡部に導通し、且つ前記封止樹脂部から前記主面が向く側に露出する柱状導電体を備えることを特徴としている。   An electronic device provided by the present invention has a main surface and a back surface that face opposite sides in the thickness direction, and is electrically connected to a substrate made of a semiconductor material, an electronic element disposed on the substrate, and the electronic element. A conductive layer, and the substrate is provided with an element arrangement recess having a bottom surface of the element arrangement depression facing the main surface side in the thickness direction and recessed from the main surface. The electronic element is disposed on the bottom surface of the concave portion, the conductive layer includes a main surface side connecting portion formed on the main surface, and fills at least a part of the concave portion for element arrangement, A columnar conductive material that includes a sealing resin portion that covers at least a part of the main surface, is electrically connected to the main surface side connecting portion of the conductive layer, and is exposed to the side of the main surface facing the sealing resin portion. It is characterized by having a body.

本発明の好ましい実施の形態においては、前記柱状導電体は、前記封止樹脂部から露出し、且つ前記主面と同じ側を向く柱状導電体主面を有する。   In a preferred embodiment of the present invention, the columnar conductor has a columnar conductor main surface exposed from the sealing resin portion and facing the same side as the main surface.

本発明の好ましい実施の形態においては、前記封止樹脂部は、前記主面と同じ側を向く封止樹脂部主面を有しており、前記柱状導電体主面と前記封止樹脂部主面とは、面一である。   In a preferred embodiment of the present invention, the sealing resin portion has a sealing resin portion main surface facing the same side as the main surface, and the columnar conductor main surface and the sealing resin portion main surface. A plane is flush.

本発明の好ましい実施の形態においては、前記封止樹脂部は、前記素子配置用凹部のすべてを埋めている。   In a preferred embodiment of the present invention, the sealing resin portion fills all the element arrangement recesses.

本発明の好ましい実施の形態においては、前記封止樹脂部は、前記主面の前記厚さ方向視外縁のすべてに到達している。   In a preferred embodiment of the present invention, the sealing resin portion reaches all of the outer edges in the thickness direction of the main surface.

本発明の好ましい実施の形態においては、前記柱状導電体は、金属からなる。   In a preferred embodiment of the present invention, the columnar conductor is made of metal.

本発明の好ましい実施の形態においては、前記柱状導電体は、Ｃｕからなる。   In a preferred embodiment of the present invention, the columnar conductor is made of Cu.

本発明の好ましい実施の形態においては、前記柱状導電体は、メッキにより形成されている。   In a preferred embodiment of the present invention, the columnar conductor is formed by plating.

本発明の好ましい実施の形態においては、前記柱状導電体に対して前記主面とは反対側から接する電極パッドを備える。   In preferable embodiment of this invention, the electrode pad which contact | connects the said columnar conductor from the opposite side to the said main surface is provided.

本発明の好ましい実施の形態においては、前記電極パッドは、前記厚さ方向視において前記柱状導電体および前記封止樹脂部の少なくとも一部ずつに重なる。   In a preferred embodiment of the present invention, the electrode pad overlaps at least part of the columnar conductor and the sealing resin portion in the thickness direction view.

本発明の好ましい実施の形態においては、前記電極パッドは、前記厚さ方向視において、前記柱状導電体のすべてを内包している。   In a preferred embodiment of the present invention, the electrode pad includes all of the columnar conductors when viewed in the thickness direction.

本発明の好ましい実施の形態においては、前記封止樹脂部は、前記電子素子のすべてを覆っている。   In a preferred embodiment of the present invention, the sealing resin portion covers all of the electronic elements.

本発明の好ましい実施の形態においては、前記電子素子は、前記主面よりも前記主面が向く側に突出する部位を有する。   In a preferred embodiment of the present invention, the electronic element has a portion that protrudes to the side on which the main surface faces than the main surface.

本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部底面に形成され、且つ前記電子素子の配置に用いられる素子配置用凹部パッドを含む。   In a preferred embodiment of the present invention, the conductive layer includes an element placement recess pad formed on the bottom face of the element placement recess and used for placement of the electronic element.

本発明の好ましい実施の形態においては、前記素子配置用凹部は、前記素子配置用凹部底面から起立する素子配置用凹部側面を有する。   In a preferred embodiment of the present invention, the element placement recess has an element placement recess side surface that stands up from the element placement recess bottom surface.

本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部側面に形成された凹部側面連絡部を含む。   In a preferred embodiment of the present invention, the conductive layer includes a concave side surface connecting portion formed on the side surface of the element arranging concave portion.

本発明の好ましい実施の形態においては、前記素子配置用凹部側面は、前記素子配置用凹部底面に繋がっている。   In a preferred embodiment of the present invention, the side surface of the concave portion for element arrangement is connected to the bottom surface of the concave portion for element arrangement.

本発明の好ましい実施の形態においては、前記素子配置用凹部側面は、前記主面に繋がっている。   In a preferred embodiment of the present invention, the side surface of the recess for element arrangement is connected to the main surface.

本発明の好ましい実施の形態においては、前記凹部側面連絡部と前記主面側連絡部とは、互いに繋がっている。   In preferable embodiment of this invention, the said recessed part side surface connection part and the said main surface side communication part are mutually connected.

本発明の好ましい実施の形態においては、前記基板は、半導体材料の単結晶よりなる。   In a preferred embodiment of the present invention, the substrate is made of a single crystal of a semiconductor material.

本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。   In a preferred embodiment of the present invention, the semiconductor material is Si.

本発明の好ましい実施の形態においては、前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である。   In a preferred embodiment of the present invention, the main surface and the back surface are orthogonal to the thickness direction of the substrate and are flat.

本発明の好ましい実施の形態においては、前記主面は、（１００）面である。   In a preferred embodiment of the present invention, the main surface is a (100) surface.

本発明の好ましい実施の形態においては、前記素子配置用凹部底面に対する前記素子配置用凹部側面の角度は、５５度である。   In a preferred embodiment of the present invention, an angle of the element placement recess side surface with respect to the element placement recess bottom surface is 55 degrees.

本発明によれば、前記基板の前記主面に対して前記封止樹脂部および前記柱状導電体が突出した形態となっている。前記素子配置用凹部は、前記電子素子の保護や製造の便宜からその深さ等が制限されやすい。一方、前記電子素子の大きさによらず、前記電子装置全体の大きさ（特に厚さ方向寸法）について、使用者から様々な要請がある。このような要請に対し、封前記止樹脂部および前記柱状導電体の厚さ方向寸法を変更することにより、前記素子配置用凹部の大きさや前記電子素子の配置態様を変更することなく、前記電子装置全体の厚さ方向寸法をより自由に設定することができる。   According to the present invention, the sealing resin portion and the columnar conductor protrude from the main surface of the substrate. The depth of the element placement recess is likely to be limited for the protection of the electronic element and the convenience of manufacture. On the other hand, regardless of the size of the electronic element, there are various requests from the user regarding the size of the electronic device as a whole (particularly the dimension in the thickness direction). In response to such a request, by changing the dimension in the thickness direction of the sealing resin portion and the columnar conductor, the size of the concave portion for element arrangement and the arrangement mode of the electronic element can be changed without changing the electronic device. The thickness direction dimension of the entire apparatus can be set more freely.

本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。   Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.

本発明の第１実施形態に基づく電子装置を示す平面図である。It is a top view which shows the electronic device based on 1st Embodiment of this invention. 図１のＩＩ−ＩＩ線に沿う断面図である。It is sectional drawing which follows the II-II line | wire of FIG. 図１のＩＩＩ−ＩＩＩ線に沿う断面図である。It is sectional drawing which follows the III-III line of FIG. 図１の電子装置を示す要部拡大断面図である。FIG. 2 is an enlarged cross-sectional view of a main part showing the electronic device of FIG. 図１の電子装置を示す要部拡大断面図である。FIG. 2 is an enlarged cross-sectional view of a main part showing the electronic device of FIG. 図１の電子装置の製造方法の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing method of the electronic device of FIG. 図１の電子装置の製造方法の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing method of the electronic device of FIG. 図１の電子装置の製造方法の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing method of the electronic device of FIG. 図１の電子装置の製造方法の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing method of the electronic device of FIG. 図１の電子装置の製造方法の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing method of the electronic device of FIG. 図１の電子装置の製造方法の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing method of the electronic device of FIG. 図１の電子装置の製造方法の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing method of the electronic device of FIG. 図１の電子装置の製造方法の一例を示す断面図である。It is sectional drawing which shows an example of the manufacturing method of the electronic device of FIG. 本発明の第２実施形態に基づく電子装置を示す断面図である。It is sectional drawing which shows the electronic device based on 2nd Embodiment of this invention. 図１４の電子装置を示す断面図である。It is sectional drawing which shows the electronic device of FIG.

以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。   Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings.

図１〜図３は、本発明の第１実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ１は、基板１、絶縁層２、導電層３、複数の柱状導電体４、電極パッド５１、封止樹脂部６および電子素子７１を備えている。図１は、電子装置Ａ１を示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。   1 to 3 show an electronic device according to a first embodiment of the present invention. The electronic device A1 of this embodiment includes a substrate 1, an insulating layer 2, a conductive layer 3, a plurality of columnar conductors 4, an electrode pad 51, a sealing resin portion 6, and an electronic element 71. FIG. 1 is a plan view showing the electronic apparatus A1. 2 is a cross-sectional view taken along line II-II in FIG. 3 is a cross-sectional view taken along line III-III in FIG.

基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、電子素子７１が配置されている。   The substrate 1 is made of a single crystal of a semiconductor material. In the present embodiment, the substrate 1 is made of Si single crystal. The material of the board | substrate 1 is not limited to Si, For example, SiC may be sufficient. The thickness of the substrate 1 is, for example, 200 to 550 μm. An electronic element 71 is disposed on the substrate 1.

基板１は、主面１１１と、裏面１１２と、を有する。   The substrate 1 has a main surface 111 and a back surface 112.

主面１１１は、厚さ方向の一方を向く。主面１１１は平坦である。主面１１１は厚さ方向に直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。本実施形態においては、主面１１１は、矩形環状である。   The main surface 111 faces one side in the thickness direction. The main surface 111 is flat. The main surface 111 is orthogonal to the thickness direction. The main surface 111 is a (100) plane or a (110) plane. In the present embodiment, the main surface 111 is a (100) plane. In the present embodiment, the main surface 111 has a rectangular ring shape.

裏面１１２は、厚さ方向の他方を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向に直交する。   The back surface 112 faces the other side in the thickness direction. That is, the back surface 112 and the main surface 111 face opposite to each other. The back surface 112 is flat. The back surface 112 is orthogonal to the thickness direction.

基板１には、素子配置用凹部１４が形成されている。   The substrate 1 is provided with a recess 14 for element arrangement.

素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、電子素子７１が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向における離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。   The element placement recess 14 is recessed from the main surface 111. An electronic element 71 is disposed in the element disposition recess 14. The depth of the element placement recess 14 (the separation dimension in the thickness direction between the main surface 111 and the element placement recess bottom 142 described later) is, for example, 100 to 300 μm. The element placement recess 14 has a rectangular shape when viewed in the thickness direction. The shape of the element placement recess 14 depends on the adoption of the (100) plane as the main surface 111.

素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有している。   The element placement recess 14 has an element placement recess side surface 141 and an element placement recess bottom surface 142.

素子配置用凹部底面１４２は、基板１の厚さ方向において主面１１１と同じ側を向く。素子配置用凹部底面１４２は、厚さ方向視において矩形状である。素子配置用凹部底面１４２には、電子素子７１が配置されている。素子配置用凹部底面１４２は、厚さ方向に直交する面である。   The element placement recess bottom surface 142 faces the same side as the main surface 111 in the thickness direction of the substrate 1. The element placement recess bottom surface 142 has a rectangular shape when viewed in the thickness direction. An electronic element 71 is arranged on the element arrangement recess bottom surface 142. The element placement recess bottom surface 142 is a surface orthogonal to the thickness direction.

素子配置用凹部側面１４１は、素子配置用凹部底面１４２から起立する。素子配置用凹部側面１４１は、素子配置用凹部底面１４２につながっている。素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部側面１４１は、４つの平坦面を有している。また、素子配置用凹部側面１４１は、主面１１１につながっている。   The element arrangement recess side surface 141 rises from the element arrangement recess bottom surface 142. The element arrangement recess side surface 141 is connected to the element arrangement recess bottom surface 142. The element arrangement concave side surface 141 is inclined with respect to the thickness direction. The angle of the element placement recess side surface 141 with respect to the plane orthogonal to the thickness direction is 55 degrees. This is because the (100) plane is adopted as the main surface 111. The element arrangement recess side surface 141 has four flat surfaces. In addition, the element arrangement concave side surface 141 is connected to the main surface 111.

絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ2あるいはＳｉＮよりなる。 The insulating layer 2 is interposed between the conductive layer 3 and the substrate 1. The thickness of the insulating layer 2 is, for example, about 0.1 to 1.0 μm. The insulating layer 2 is made of, for example, SiO 2 or SiN.

絶縁層２は、凹部内面絶縁部２１、主面側絶縁部２２および裏面側絶縁部２４を有する。   The insulating layer 2 has a concave inner surface insulating part 21, a main surface side insulating part 22, and a back surface side insulating part 24.

凹部内面絶縁部２１は、基板１の素子配置用凹部１４に形成されている。本実施形態では、凹部内面絶縁部２１は、素子配置用凹部側面１４１および素子配置用凹部底面１４２のすべてに形成されている。凹部内面絶縁部２１は、たとえば熱酸化によって形成されている。凹部内面絶縁部２１は、たとえば、ＳｉＯ2よりなる。 The recess inner surface insulating portion 21 is formed in the element placement recess 14 of the substrate 1. In the present embodiment, the recess inner surface insulating portion 21 is formed on all of the element placement recess side surface 141 and the element placement recess bottom surface 142. The recess inner surface insulating portion 21 is formed by, for example, thermal oxidation. The recess inner surface insulating portion 21 is made of, for example, SiO 2 .

主面側絶縁部２２の少なくとも一部は、基板１の主面１１１に形成されている。主面側絶縁部２２は、熱酸化によって形成されている。主面側絶縁部２２は、たとえば、ＳｉＯ2よりなる。本実施形態においては、主面側絶縁部２２は、主面１１１のすべてを覆っている。 At least a part of the main surface side insulating portion 22 is formed on the main surface 111 of the substrate 1. The main surface side insulating portion 22 is formed by thermal oxidation. The main surface side insulating portion 22 is made of, for example, SiO 2 . In the present embodiment, the main surface side insulating portion 22 covers the entire main surface 111.

裏面側絶縁部２４の少なくとも一部は、基板１の裏面１１２に形成されている。裏面側絶縁部２４は、熱酸化によって形成されている。裏面側絶縁部２４は、たとえば、ＳｉＯ2よりなる。本実施形態においては、裏面側絶縁部２４は、裏面１１２のすべてを覆っている。 At least a part of the back surface side insulating portion 24 is formed on the back surface 112 of the substrate 1. The back surface side insulating part 24 is formed by thermal oxidation. The back side insulating part 24 is made of, for example, SiO 2 . In the present embodiment, the back surface side insulating portion 24 covers the entire back surface 112.

導電層３は、電子素子７１に導通する。導電層３は、電子素子７１に入出力する電流経路を構成するためのものである。導電層３は、主面１１１、素子配置用凹部側面１４１および素子配置用凹部底面１４２に形成されている。   The conductive layer 3 is electrically connected to the electronic element 71. The conductive layer 3 is for configuring a current path that inputs and outputs to the electronic element 71. The conductive layer 3 is formed on the main surface 111, the element arrangement concave side surface 141, and the element arrangement concave bottom surface 142.

導電層３は、シード層３１およびメッキ層３２を含む。   The conductive layer 3 includes a seed layer 31 and a plating layer 32.

シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＣｕよりなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。   The seed layer 31 is a so-called underlayer for forming a desired plating layer 32. The seed layer 31 is interposed between the substrate 1 and the plating layer 32. The seed layer 31 is made of Cu, for example. The seed layer 31 is formed by sputtering, for example. The thickness of the seed layer 31 is, for example, 1 μm or less.

メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。   The plating layer 32 is formed by electrolytic plating using the seed layer 31. The plating layer 32 is made of, for example, a layer in which Cu, Ti, Ni, Cu or the like is laminated. The thickness of the plating layer 32 is, for example, about 3 to 10 μm. The plating layer 32 is thicker than the seed layer 31.

導電層３は、素子配置用凹部パッド３３、主面側連絡部３８１および凹部側面連絡部３８２を含む。   The conductive layer 3 includes a recess pad 33 for element arrangement, a main surface side connecting portion 381, and a recess side surface connecting portion 382.

素子配置用凹部パッド３３は、素子配置用凹部１４に形成されており、特に素子配置用凹部底面１４２に形成されたものを含む。素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３は、電子素子７１を素子配置用凹部底面１４２に搭載するために用いられる。   The element placement recess pad 33 is formed in the element placement recess 14, and particularly includes those formed on the element placement recess bottom surface 142. The element placement recess pad 33 formed on the element placement recess bottom surface 142 is used for mounting the electronic element 71 on the element placement recess bottom surface 142.

主面側連絡部３８１は、主面１１１に支持されており、絶縁層２の主面側絶縁部２２上に積層された部分を含む。   The main surface side connecting portion 381 is supported by the main surface 111 and includes a portion laminated on the main surface side insulating portion 22 of the insulating layer 2.

凹部側面連絡部３８２は、素子配置用凹部側面１４１に支持されており、絶縁層２の凹部内面絶縁部２１上に積層された部分を含む。   The recess side surface connecting portion 382 is supported by the element arrangement recess side surface 141 and includes a portion laminated on the recess inner surface insulating portion 21 of the insulating layer 2.

電子素子７１は、素子配置用凹部底面１４２に搭載されている。電子素子７１の一例としては、たとえば集積回路素子が挙げられる。あるいは、電子素子７１の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。本実施形態においては、電子素子７１は、厚さ方向において主面１１１よりも突出している。   The electronic element 71 is mounted on the element arrangement recess bottom surface 142. An example of the electronic element 71 is an integrated circuit element. Alternatively, other examples of the electronic element 71 include passive elements such as inductors and capacitors. In the present embodiment, the electronic element 71 protrudes from the main surface 111 in the thickness direction.

封止樹脂部６は、素子配置用凹部１４の少なくとも一部を埋めるとともに、主面１１１の少なくとも一部を覆う。本実施形態においては、封止樹脂部６は、素子配置用凹部１４のすべてを埋めている。また、封止樹脂部６は、電子素子７１のすべてを覆っている。また、封止樹脂部６は、主面１１１の厚さ方向視外縁のすべてに到達しており、主面１１１のほぼすべてを覆っている。   The sealing resin portion 6 fills at least a part of the element arrangement recess 14 and covers at least a part of the main surface 111. In the present embodiment, the sealing resin portion 6 fills all the element placement recesses 14. Further, the sealing resin portion 6 covers all the electronic elements 71. Further, the sealing resin portion 6 reaches all of the outer edges in the thickness direction of the main surface 111 and covers almost all of the main surface 111.

封止樹脂部６は、主面１１１と同じ側を向く封止樹脂部主面６３を有している。また、封止樹脂部６には、複数の貫通孔６４が形成されている。複数の貫通孔６４は、複数の柱状導電体４を収容している。   The sealing resin portion 6 has a sealing resin portion main surface 63 facing the same side as the main surface 111. A plurality of through holes 64 are formed in the sealing resin portion 6. The plurality of through holes 64 accommodate the plurality of columnar conductors 4.

封止樹脂部６の材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂が挙げられる。封止樹脂部６は、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。   Examples of the material of the sealing resin portion 6 include an epoxy resin, a phenol resin, a polyimide resin, a polybenzoxazole (PBO) resin, and a silicone resin. The sealing resin portion 6 may be either a translucent resin or a non-translucent resin, but in the present embodiment, a non-translucent resin is preferable.

複数の柱状導電体４は、導電層３の主面側連絡部３８１に導通し、且つ封止樹脂部６から主面１１１が向く側に露出している。本実施形態においては、柱状導電体４は、主面側連絡部３８１上に直接形成されている。柱状導電体４は、金属からなる。より好ましくは、柱状導電体４は、Ｃｕからなる。柱状導電体４は、メッキにより形成されている。本実施形態においては、柱状導電体４は、たとえば円柱形状である。柱状導電体４の高さは種々に設定可能であるが、一例を挙げると、５０μｍ〜４４０μｍである。   The plurality of columnar conductors 4 are electrically connected to the main surface side connecting portion 381 of the conductive layer 3 and are exposed to the side where the main surface 111 faces from the sealing resin portion 6. In the present embodiment, the columnar conductor 4 is directly formed on the main surface side connecting portion 381. The columnar conductor 4 is made of metal. More preferably, the columnar conductor 4 is made of Cu. The columnar conductor 4 is formed by plating. In the present embodiment, the columnar conductor 4 has, for example, a cylindrical shape. Although the height of the columnar conductor 4 can be set in various ways, for example, it is 50 μm to 440 μm.

柱状導電体４は、柱状導電体主面４１を有する。柱状導電体主面４１は、封止樹脂部６から露出し、主面１１１と同じ側を向く。本実施形態においては、柱状導電体主面４１と封止樹脂部主面６３とは、面一である。   The columnar conductor 4 has a columnar conductor main surface 41. The columnar conductor main surface 41 is exposed from the sealing resin portion 6 and faces the same side as the main surface 111. In the present embodiment, the columnar conductor main surface 41 and the sealing resin portion main surface 63 are flush with each other.

電極パッド５１は、柱状導電体４の柱状導電体主面４１に接するように形成されている。電極パッド５１は、電子素子７１に導通している。電極パッド５１は、たとえば柱状導電体主面４１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、電極パッド５１は矩形状である。また、厚さ方向視において、柱状導電体４は、主面側連絡部３８１および封止樹脂部主面６３の少なくとも一部ずつに重なる。本実施形態においては、電極パッド５１は、厚さ方向視において、柱状導電体４のすべてを内包している。   The electrode pad 51 is formed in contact with the columnar conductor main surface 41 of the columnar conductor 4. The electrode pad 51 is electrically connected to the electronic element 71. The electrode pad 51 has a structure in which, for example, a Ni layer, a Pd layer, and an Au layer are stacked in the order closer to the columnar conductor main surface 41. In the present embodiment, the electrode pad 51 is rectangular. Further, in the thickness direction view, the columnar conductor 4 overlaps at least a part of the main surface side connecting portion 381 and the sealing resin portion main surface 63. In the present embodiment, the electrode pad 51 includes all of the columnar conductors 4 when viewed in the thickness direction.

次に、電子装置Ａ１の製造方法の一例について、図４〜図１３を参照しつつ、以下に説明する。   Next, an example of a method for manufacturing the electronic device A1 will be described below with reference to FIGS.

まず、図４に示すように基板１を用意する。基板１は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板１の厚さは、たとえば２００〜５５０μｍ程度である。基板１は、上述した電子装置Ａ１の基板１を複数個得ることのできるサイズである。すなわち、以降の製造工程においては、複数の電子装置Ａ１を一括して製造する手法を前提としている。１つの電子装置Ａ１を製造する方法であっても構わないが、工業上の効率を考慮すると、複数の電子装置Ａ１を一括して製造する手法が現実的である。なお、図４に示す基板１は、電子装置Ａ１における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。   First, a substrate 1 is prepared as shown in FIG. The substrate 1 is made of a single crystal of a semiconductor material, and in the present embodiment, is made of a Si single crystal. The thickness of the substrate 1 is, for example, about 200 to 550 μm. The substrate 1 is sized to obtain a plurality of substrates 1 of the electronic device A1 described above. That is, the subsequent manufacturing process is based on a technique for manufacturing a plurality of electronic devices A1 in a lump. Although a method of manufacturing one electronic device A1 may be used, in consideration of industrial efficiency, a method of manufacturing a plurality of electronic devices A1 at once is realistic. Although the substrate 1 shown in FIG. 4 is strictly different from the substrate 1 in the electronic device A1, for convenience of understanding, any substrate is represented as the substrate 1.

基板１は、互いに反対側を向く主面１１１および裏面１１２を有している。本実施形態においては、主面１１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。   The substrate 1 has a main surface 111 and a back surface 112 facing opposite to each other. In the present embodiment, a plane having a crystal orientation (100), that is, a (100) plane is adopted as the main surface 111.

次いで、主面１１１をたとえば酸化させることによりＳｉＯ2からなるマスク層を形成する。このマスク層の厚さは、たとえば０．７〜１．０μｍ程度である。 Next, a mask layer made of SiO 2 is formed by oxidizing the main surface 111, for example. The thickness of this mask layer is, for example, about 0.7 to 1.0 μm.

次いで、前記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、前記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする素子配置用凹部１４の形状および大きさに応じて設定する。   Next, the mask layer is patterned by etching, for example. Thereby, for example, a rectangular opening is formed in the mask layer. The shape and size of the opening are set according to the shape and size of the element placement recess 14 to be finally obtained.

次いで、基板１に対して、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。これにより、基板１には、凹部が形成される。この凹部は、底面および側面を有する。前記底面は、厚さ方向に対して直角である。前記側面が厚さ方向に直交する平面に対してなす角度は、５５°程度となる。このエッチングを行うことにより、図５に示す素子配置用凹部１４が形成される。素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有しており、主面１１１から凹んでいる。素子配置用凹部１４は、厚さ方向視矩形状である。   Next, the substrate 1 is subjected to anisotropic etching using, for example, KOH. KOH is an example of an alkaline etching solution that can realize good anisotropic etching for a Si single crystal. As a result, a recess is formed in the substrate 1. The recess has a bottom surface and side surfaces. The bottom surface is perpendicular to the thickness direction. The angle formed by the side surface with respect to the plane perpendicular to the thickness direction is about 55 °. By performing this etching, the element placement recess 14 shown in FIG. 5 is formed. The element placement recess 14 has an element placement recess side surface 141 and an element placement recess bottom surface 142, and is recessed from the main surface 111. The element placement recess 14 has a rectangular shape in the thickness direction.

次いで、図６に示すように、熱酸化させることにより、素子配置用凹部側面１４１、素子配置用凹部底面１４２、および裏面１１２に、絶縁層２を形成する。この絶縁層２は、上述した凹部内面絶縁部２１、主面側絶縁部２２および裏面側絶縁部２４となる。   Next, as shown in FIG. 6, the insulating layer 2 is formed on the element arrangement recess side surface 141, the element arrangement recess bottom surface 142, and the back surface 112 by thermal oxidation. This insulating layer 2 becomes the above-described concave portion inner surface insulating portion 21, main surface side insulating portion 22, and back surface side insulating portion 24.

次いで、図７に示すように、シード層３１およびメッキ層３２からなる導電層３を形成する。シード層３１は、たとえばＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。シード層３１およびメッキ層３２は、積層されることにより導電層３をなす。この際、導電層３は、たとえば素子配置用凹部パッド３３、主面側連絡部３８１および凹部側面連絡部３８２を含む形状とされている。   Next, as shown in FIG. 7, a conductive layer 3 composed of a seed layer 31 and a plating layer 32 is formed. The seed layer 31 is formed, for example, by performing patterning after performing sputtering using Cu. The plating layer 32 is formed by electrolytic plating using the seed layer 31, for example. As a result, a plated layer 32 made of a layer in which, for example, Cu, Ti, Ni, Cu or the like is laminated is obtained. The seed layer 31 and the plating layer 32 form a conductive layer 3 by being laminated. At this time, the conductive layer 3 has a shape including, for example, the element placement recess pad 33, the main surface side connection portion 381, and the recess side surface connection portion 382.

次いで、図８に示すように、電子素子７１を素子配置用凹部１４に配置する。より具体的には、電子素子７１を素子配置用凹部底面１４２に搭載する。電子素子７１には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、素子配置用凹部パッド３３に電子素子７１を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、電子素子７１の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子配置用凹部パッド３３にはんだペーストを塗布しておく手法を採用してもよい。配置された電子素子７１は、一部が主面１１１から突出している。   Next, as shown in FIG. 8, the electronic element 71 is placed in the element placement recess 14. More specifically, the electronic element 71 is mounted on the element arrangement recess bottom surface 142. For example, solder balls are formed on the electronic element 71. A flux is applied to the solder balls. The electronic element 71 is placed on the element placement recess pad 33 by utilizing the adhesiveness of the flux. And the arrangement | positioning of the electronic element 71 is completed by hardening after making the said solder ball fuse | melt with a reflow furnace. In addition to the method of forming solder balls, a method of applying a solder paste to the element placement concave pads 33 of the conductive layer 3 may be employed. A part of the arranged electronic element 71 protrudes from the main surface 111.

次いで、図９に示すように、レジスト層６７を形成する。レジスト層６７の形成は、たとえば浸透性に優れるとともに、感光することによってパターニング可能なレジスト樹脂材料を素子配置用凹部１４に充填し、さらに電子素子７１を十分に覆うまで供給する。そして、たとえば感光を利用したパターニングにより、複数の貫通孔６８を形成する。貫通孔６８は、主面側連絡部３８１まで到達している。本実施形態においては、貫通孔６８は、円柱形状である。また、貫通孔６８の深さは、たとえば５０μｍ〜４４０μｍである。   Next, as shown in FIG. 9, a resist layer 67 is formed. The formation of the resist layer 67 is, for example, excellent in permeability, filled with a resist resin material that can be patterned by exposure to the element placement recesses 14, and supplied until the electronic element 71 is sufficiently covered. Then, a plurality of through holes 68 are formed by patterning using photosensitivity, for example. The through hole 68 reaches the main surface side communication portion 381. In the present embodiment, the through hole 68 has a cylindrical shape. The depth of the through hole 68 is, for example, 50 μm to 440 μm.

次いで、図１０に示すように、複数の柱状導電体４を形成する。複数の柱状導電体４の形成は、たとえば、貫通孔６８から露出する主面側連絡部３８１を利用した電解メッキにより、貫通孔６８をたとえばＣｕなどの金属によって埋めることにより行う。   Next, as shown in FIG. 10, a plurality of columnar conductors 4 are formed. The plurality of columnar conductors 4 are formed by, for example, filling the through hole 68 with a metal such as Cu by electrolytic plating using the main surface side connecting portion 381 exposed from the through hole 68.

次いで、図１１に示すように、レジスト層６７を除去する。この結果、複数の柱状導電体４が主面１１１から起立した状態となる。   Next, as shown in FIG. 11, the resist layer 67 is removed. As a result, the plurality of columnar conductors 4 stand up from the main surface 111.

次いで、図１２に示すように、封止樹脂部６を形成する。封止樹脂部６の形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を素子配置用凹部１４のすべてを満たすように充填し、さらに電子素子７１および複数の柱状導電体４を完全に覆うまで供給する。そして、この樹脂材料を硬化させることにより、封止樹脂部６が形成される。   Next, as shown in FIG. 12, the sealing resin portion 6 is formed. The sealing resin portion 6 is formed, for example, with excellent permeability and filling a resin material that is cured by photosensitivity so as to fill all the element placement recesses 14, and further, the electronic element 71 and the plurality of columnar conductors 4 Until fully covered. And the sealing resin part 6 is formed by hardening this resin material.

次いで、封止樹脂部６の図中上面を研削することにより、複数の柱状導電体４の一部ずつを封止樹脂部６から露出させる。より具体的には、封止樹脂部６の図中上側部分と柱状導電体４の図中上側部分とを一括して研削する。これにより、図１３に示すように、封止樹脂部６の封止樹脂部主面６３が形成され、複数の柱状導電体４に柱状導電体主面４１が形成される。封止樹脂部主面６３と柱状導電体主面４１とは面一である。また、封止樹脂部６が柱状導電体４のすべてを覆っていたため、前記研削が完了した際には、封止樹脂部６には、複数の貫通孔６４が形成される。各貫通孔６４は、柱状導電体４を収容している。   Next, by grinding the upper surface of the sealing resin portion 6 in the figure, a part of each of the plurality of columnar conductors 4 is exposed from the sealing resin portion 6. More specifically, the upper portion of the sealing resin portion 6 in the drawing and the upper portion of the columnar conductor 4 in the drawing are ground together. As a result, as shown in FIG. 13, the sealing resin portion main surface 63 of the sealing resin portion 6 is formed, and the columnar conductor main surfaces 41 are formed on the plurality of columnar conductors 4. The sealing resin portion main surface 63 and the columnar conductor main surface 41 are flush with each other. In addition, since the sealing resin portion 6 covers all of the columnar conductors 4, when the grinding is completed, a plurality of through holes 64 are formed in the sealing resin portion 6. Each through hole 64 accommodates the columnar conductor 4.

この後は、電極パッド５１を形成する。電極パッド５１は、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることにより形成される。   Thereafter, the electrode pad 51 is formed. The electrode pad 51 is formed by electroless plating a metal such as Ni, Pd, or Au.

そして、基板１をたとえばダイサーによって切断するこれにより、図１〜図３に示した電子装置Ａ１が得られる。   Then, by cutting the substrate 1 with, for example, a dicer, the electronic device A1 shown in FIGS. 1 to 3 is obtained.

次に、電子装置Ａ１の作用について説明する。   Next, the operation of the electronic device A1 will be described.

本実施形態によれば、基板１の主面１１１に対して封止樹脂部６および柱状導電体４が突出した形態となっている。素子配置用凹部１４は、電子素子７１の保護や製造の便宜からその深さ等が制限されやすい。一方、電子素子７１の大きさによらず、電子装置Ａ１全体の大きさ（特に厚さ方向寸法）について、使用者から様々な要請がある。このような要請に対し、封止樹脂部６および柱状導電体４の厚さ方向寸法を変更することにより、素子配置用凹部１４の大きさや電子素子７１の配置態様を変更することなく、電子装置Ａ１全体の厚さ方向寸法をより自由に設定することができる。   According to the present embodiment, the sealing resin portion 6 and the columnar conductor 4 protrude from the main surface 111 of the substrate 1. The depth 14 of the element arrangement recess 14 is easily limited for the protection of the electronic element 71 and the convenience of manufacturing. On the other hand, regardless of the size of the electronic element 71, there are various requests from the user regarding the overall size of the electronic device A1 (especially the thickness direction dimension). In response to such a request, by changing the thickness direction dimensions of the sealing resin portion 6 and the columnar conductor 4, the electronic device can be changed without changing the size of the element arrangement recess 14 and the arrangement of the electronic elements 71. The thickness direction dimension of the entire A1 can be set more freely.

複数の電子装置Ａ１を一括して製造する場合、封止樹脂部６は、広い面積を有するものとして一時的に形成される。この際、封止樹脂部６の一部ずつが複数の素子配置用凹部１４に入り込んだ格好となる。このため、封止樹脂部６が基板１に対してずれる挙動を示した場合に、この挙動を抑えこむことができる。また、この抑止力は基板１から付与することが可能であるため、電子素子７１を実装するはんだ３３１に不要な応力を生じさせなくて済むという利点がある。また、電子装置Ａ１においても、封止樹脂部６が基板１に対してずれたり剥離したりすることを防止可能である。   When manufacturing several electronic apparatus A1 collectively, the sealing resin part 6 is temporarily formed as what has a large area. At this time, each part of the sealing resin portion 6 looks like it has entered the plurality of element placement recesses 14. For this reason, this behavior can be suppressed when the sealing resin portion 6 exhibits a behavior that shifts with respect to the substrate 1. Further, since this deterrence can be applied from the substrate 1, there is an advantage that unnecessary stress is not generated in the solder 331 for mounting the electronic element 71. Also in the electronic device A1, it is possible to prevent the sealing resin portion 6 from being displaced or peeled from the substrate 1.

柱状導電体４の柱状導電体主面４１と封止樹脂部６の封止樹脂部主面６３とが面一であることにより、電極パッド５１を適切に形成することができる。   Since the columnar conductor main surface 41 of the columnar conductor 4 and the sealing resin portion main surface 63 of the sealing resin portion 6 are flush with each other, the electrode pad 51 can be appropriately formed.

電子素子７１が主面１１１から突出していることにより、封止樹脂部６のうち主面１１１からはみ出している部分に電子素子７１が入り込んでいる格好となっている。これは、基板１、電子素子７１および封止樹脂部６の相互の接合強度を高めるのに寄与しうる。   Since the electronic element 71 protrudes from the main surface 111, the electronic element 71 enters a portion of the sealing resin portion 6 that protrudes from the main surface 111. This can contribute to increasing the bonding strength among the substrate 1, the electronic element 71, and the sealing resin portion 6.

本実施形態においては、素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。このような構成によると、素子配置用凹部側面１４１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。   In the present embodiment, the element arrangement recess side surface 141 is inclined with respect to the thickness direction. According to such a configuration, the element arrangement concave side surface 141 can be formed relatively flat. Therefore, the advantage that it is easy to form the seed layer 31 (that is, the conductive layer 3) can be enjoyed.

図１４および図１５は、本発明の第２実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ２は、基板１、絶縁層２、導電層３、複数の柱状導電体４、電極パッド５１、封止樹脂部６および電子素子７１を備えている。   14 and 15 show an electronic device according to a second embodiment of the present invention. The electronic device A2 of the present embodiment includes a substrate 1, an insulating layer 2, a conductive layer 3, a plurality of columnar conductors 4, an electrode pad 51, a sealing resin portion 6, and an electronic element 71.

基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、電子素子７１が配置されている。   The substrate 1 is made of a single crystal of a semiconductor material. In the present embodiment, the substrate 1 is made of Si single crystal. The material of the board | substrate 1 is not limited to Si, For example, SiC may be sufficient. The thickness of the substrate 1 is, for example, 200 to 550 μm. An electronic element 71 is disposed on the substrate 1.

基板１は、主面１１１と、裏面１１２と、を有する。   The substrate 1 has a main surface 111 and a back surface 112.

主面１１１は、厚さ方向の一方を向く。主面１１１は平坦である。主面１１１は厚さ方向に直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。本実施形態においては、主面１１１は、矩形環状である。   The main surface 111 faces one side in the thickness direction. The main surface 111 is flat. The main surface 111 is orthogonal to the thickness direction. The main surface 111 is a (100) plane or a (110) plane. In the present embodiment, the main surface 111 is a (100) plane. In the present embodiment, the main surface 111 has a rectangular ring shape.

裏面１１２は、厚さ方向の他方を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向に直交する。   The back surface 112 faces the other side in the thickness direction. That is, the back surface 112 and the main surface 111 face opposite to each other. The back surface 112 is flat. The back surface 112 is orthogonal to the thickness direction.

基板１には、素子配置用凹部１４が形成されている。   The substrate 1 is provided with a recess 14 for element arrangement.

素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、電子素子７１が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向における離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。   The element placement recess 14 is recessed from the main surface 111. An electronic element 71 is disposed in the element disposition recess 14. The depth of the element placement recess 14 (the separation dimension in the thickness direction between the main surface 111 and the element placement recess bottom 142 described later) is, for example, 100 to 300 μm. The element placement recess 14 has a rectangular shape when viewed in the thickness direction. The shape of the element placement recess 14 depends on the adoption of the (100) plane as the main surface 111.

素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有している。   The element placement recess 14 has an element placement recess side surface 141 and an element placement recess bottom surface 142.

素子配置用凹部底面１４２は、基板１の厚さ方向において主面１１１と同じ側を向く。素子配置用凹部底面１４２は、厚さ方向視において矩形状である。素子配置用凹部底面１４２には、電子素子７１が配置されている。素子配置用凹部底面１４２は、厚さ方向に直交する面である。   The element placement recess bottom surface 142 faces the same side as the main surface 111 in the thickness direction of the substrate 1. The element placement recess bottom surface 142 has a rectangular shape when viewed in the thickness direction. An electronic element 71 is arranged on the element arrangement recess bottom surface 142. The element placement recess bottom surface 142 is a surface orthogonal to the thickness direction.

素子配置用凹部側面１４１は、素子配置用凹部底面１４２から起立する。素子配置用凹部側面１４１は、素子配置用凹部底面１４２につながっている。素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部側面１４１は、４つの平坦面を有している。また、素子配置用凹部側面１４１は、主面１１１につながっている。   The element arrangement recess side surface 141 rises from the element arrangement recess bottom surface 142. The element arrangement recess side surface 141 is connected to the element arrangement recess bottom surface 142. The element arrangement concave side surface 141 is inclined with respect to the thickness direction. The angle of the element placement recess side surface 141 with respect to the plane orthogonal to the thickness direction is 55 degrees. This is because the (100) plane is adopted as the main surface 111. The element arrangement recess side surface 141 has four flat surfaces. In addition, the element arrangement concave side surface 141 is connected to the main surface 111.

絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ2あるいはＳｉＮよりなる。 The insulating layer 2 is interposed between the conductive layer 3 and the substrate 1. The thickness of the insulating layer 2 is, for example, about 0.1 to 1.0 μm. The insulating layer 2 is made of, for example, SiO 2 or SiN.

絶縁層２は、凹部内面絶縁部２１、主面側絶縁部２２および裏面側絶縁部２４を有する。   The insulating layer 2 has a concave inner surface insulating part 21, a main surface side insulating part 22, and a back surface side insulating part 24.

凹部内面絶縁部２１は、基板１の素子配置用凹部１４に形成されている。本実施形態では、凹部内面絶縁部２１は、素子配置用凹部側面１４１および素子配置用凹部底面１４２のすべてに形成されている。凹部内面絶縁部２１は、たとえば熱酸化によって形成されている。凹部内面絶縁部２１は、たとえば、ＳｉＯ2よりなる。 The recess inner surface insulating portion 21 is formed in the element placement recess 14 of the substrate 1. In the present embodiment, the recess inner surface insulating portion 21 is formed on all of the element placement recess side surface 141 and the element placement recess bottom surface 142. The recess inner surface insulating portion 21 is formed by, for example, thermal oxidation. The recess inner surface insulating portion 21 is made of, for example, SiO 2 .

主面側絶縁部２２の少なくとも一部は、基板１の主面１１１に形成されている。主面側絶縁部２２は、熱酸化によって形成されている。主面側絶縁部２２は、たとえば、ＳｉＯ2よりなる。本実施形態においては、主面側絶縁部２２は、主面１１１のすべてを覆っている。 At least a part of the main surface side insulating portion 22 is formed on the main surface 111 of the substrate 1. The main surface side insulating portion 22 is formed by thermal oxidation. The main surface side insulating portion 22 is made of, for example, SiO 2 . In the present embodiment, the main surface side insulating portion 22 covers the entire main surface 111.

裏面側絶縁部２４の少なくとも一部は、基板１の裏面１１２に形成されている。裏面側絶縁部２４は、熱酸化によって形成されている。裏面側絶縁部２４は、たとえば、ＳｉＯ2よりなる。本実施形態においては、裏面側絶縁部２４は、裏面１１２のすべてを覆っている。 At least a part of the back surface side insulating portion 24 is formed on the back surface 112 of the substrate 1. The back surface side insulating part 24 is formed by thermal oxidation. The back side insulating part 24 is made of, for example, SiO 2 . In the present embodiment, the back surface side insulating portion 24 covers the entire back surface 112.

導電層３は、電子素子７１に導通する。導電層３は、電子素子７１に入出力する電流経路を構成するためのものである。導電層３は、主面１１１、素子配置用凹部側面１４１および素子配置用凹部底面１４２に形成されている。   The conductive layer 3 is electrically connected to the electronic element 71. The conductive layer 3 is for configuring a current path that inputs and outputs to the electronic element 71. The conductive layer 3 is formed on the main surface 111, the element arrangement concave side surface 141, and the element arrangement concave bottom surface 142.

導電層３は、シード層３１およびメッキ層３２を含む。   The conductive layer 3 includes a seed layer 31 and a plating layer 32.

シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＣｕよりなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。   The seed layer 31 is a so-called underlayer for forming a desired plating layer 32. The seed layer 31 is interposed between the substrate 1 and the plating layer 32. The seed layer 31 is made of Cu, for example. The seed layer 31 is formed by sputtering, for example. The thickness of the seed layer 31 is, for example, 1 μm or less.

メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。   The plating layer 32 is formed by electrolytic plating using the seed layer 31. The plating layer 32 is made of, for example, a layer in which Cu, Ti, Ni, Cu or the like is laminated. The thickness of the plating layer 32 is, for example, about 3 to 10 μm. The plating layer 32 is thicker than the seed layer 31.

導電層３は、素子配置用凹部パッド３３、主面側連絡部３８１および凹部側面連絡部３８２を含む。   The conductive layer 3 includes a recess pad 33 for element arrangement, a main surface side connecting portion 381, and a recess side surface connecting portion 382.

素子配置用凹部パッド３３は、素子配置用凹部１４に形成されており、特に素子配置用凹部底面１４２に形成されたものを含む。素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３は、電子素子７１を素子配置用凹部底面１４２に搭載するために用いられる。   The element placement recess pad 33 is formed in the element placement recess 14, and particularly includes those formed on the element placement recess bottom surface 142. The element placement recess pad 33 formed on the element placement recess bottom surface 142 is used for mounting the electronic element 71 on the element placement recess bottom surface 142.

主面側連絡部３８１は、主面１１１に支持されており、絶縁層２の主面側絶縁部２２上に積層された部分を含む。   The main surface side connecting portion 381 is supported by the main surface 111 and includes a portion laminated on the main surface side insulating portion 22 of the insulating layer 2.

凹部側面連絡部３８２は、素子配置用凹部側面１４１に支持されており、絶縁層２の凹部内面絶縁部２１上に積層された部分を含む。   The recess side surface connecting portion 382 is supported by the element arrangement recess side surface 141 and includes a portion laminated on the recess inner surface insulating portion 21 of the insulating layer 2.

電子素子７１は、素子配置用凹部底面１４２に搭載されている。電子素子７１の一例としては、たとえば集積回路素子が挙げられる。あるいは、電子素子７１の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。本実施形態においては、電子素子７１は、厚さ方向において主面１１１から突出しておらず、電子素子７１の全体が素子配置用凹部１４に完全に収容されている。   The electronic element 71 is mounted on the element arrangement recess bottom surface 142. An example of the electronic element 71 is an integrated circuit element. Alternatively, other examples of the electronic element 71 include passive elements such as inductors and capacitors. In the present embodiment, the electronic element 71 does not protrude from the main surface 111 in the thickness direction, and the entire electronic element 71 is completely accommodated in the element arranging recess 14.

封止樹脂部６は、素子配置用凹部１４の少なくとも一部を埋めるとともに、主面１１１の少なくとも一部を覆う。本実施形態においては、封止樹脂部６は、素子配置用凹部１４のすべてを埋めている。また、封止樹脂部６は、電子素子７１のすべてを覆っている。また、封止樹脂部６は、主面１１１の厚さ方向視外縁のすべてに到達しており、主面１１１のほぼすべてを覆っている。   The sealing resin portion 6 fills at least a part of the element arrangement recess 14 and covers at least a part of the main surface 111. In the present embodiment, the sealing resin portion 6 fills all the element placement recesses 14. Further, the sealing resin portion 6 covers all the electronic elements 71. Further, the sealing resin portion 6 reaches all of the outer edges in the thickness direction of the main surface 111 and covers almost all of the main surface 111.

封止樹脂部６は、主面１１１と同じ側を向く封止樹脂部主面６３を有している。また、封止樹脂部６には、複数の貫通孔６４が形成されている。複数の貫通孔６４は、複数の柱状導電体４を収容している。   The sealing resin portion 6 has a sealing resin portion main surface 63 facing the same side as the main surface 111. A plurality of through holes 64 are formed in the sealing resin portion 6. The plurality of through holes 64 accommodate the plurality of columnar conductors 4.

封止樹脂部６の材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂が挙げられる。封止樹脂部６は、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。   Examples of the material of the sealing resin portion 6 include an epoxy resin, a phenol resin, a polyimide resin, a polybenzoxazole (PBO) resin, and a silicone resin. The sealing resin portion 6 may be either a translucent resin or a non-translucent resin, but in the present embodiment, a non-translucent resin is preferable.

複数の柱状導電体４は、導電層３の主面側連絡部３８１に導通し、且つ封止樹脂部６から主面１１１が向く側に露出している。本実施形態においては、柱状導電体４は、主面側連絡部３８１上に直接形成されている。柱状導電体４は、金属からなる。より好ましくは、柱状導電体４は、Ｃｕからなる。柱状導電体４は、メッキにより形成されている。本実施形態においては、柱状導電体４は、たとえば円柱形状である。柱状導電体４の高さは種々に設定可能であるが、一例を挙げると、５０μｍ〜４４０μｍである。   The plurality of columnar conductors 4 are electrically connected to the main surface side connecting portion 381 of the conductive layer 3 and are exposed to the side where the main surface 111 faces from the sealing resin portion 6. In the present embodiment, the columnar conductor 4 is directly formed on the main surface side connecting portion 381. The columnar conductor 4 is made of metal. More preferably, the columnar conductor 4 is made of Cu. The columnar conductor 4 is formed by plating. In the present embodiment, the columnar conductor 4 has, for example, a cylindrical shape. Although the height of the columnar conductor 4 can be set in various ways, for example, it is 50 μm to 440 μm.

柱状導電体４は、柱状導電体主面４１を有する。柱状導電体主面４１は、封止樹脂部６から露出し、主面１１１と同じ側を向く。本実施形態においては、柱状導電体主面４１と封止樹脂部主面６３とは、面一である。   The columnar conductor 4 has a columnar conductor main surface 41. The columnar conductor main surface 41 is exposed from the sealing resin portion 6 and faces the same side as the main surface 111. In the present embodiment, the columnar conductor main surface 41 and the sealing resin portion main surface 63 are flush with each other.

電極パッド５１は、柱状導電体４の柱状導電体主面４１に接するように形成されている。電極パッド５１は、電子素子７１に導通している。電極パッド５１は、たとえば柱状導電体主面４１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、電極パッド５１は矩形状である。また、厚さ方向視において、柱状導電体４は、主面側連絡部３８１および封止樹脂部主面６３の少なくとも一部ずつに重なる。本実施形態においては、電極パッド５１は、厚さ方向視において、柱状導電体４のすべてを内包している。   The electrode pad 51 is formed in contact with the columnar conductor main surface 41 of the columnar conductor 4. The electrode pad 51 is electrically connected to the electronic element 71. The electrode pad 51 has a structure in which, for example, a Ni layer, a Pd layer, and an Au layer are stacked in the order closer to the columnar conductor main surface 41. In the present embodiment, the electrode pad 51 is rectangular. Further, in the thickness direction view, the columnar conductor 4 overlaps at least a part of the main surface side connecting portion 381 and the sealing resin portion main surface 63. In the present embodiment, the electrode pad 51 includes all of the columnar conductors 4 when viewed in the thickness direction.

次に、電子装置Ａ２の作用について説明する。   Next, the operation of the electronic device A2 will be described.

本実施形態によれば、基板１の主面１１１に対して封止樹脂部６および柱状導電体４が突出した形態となっている。素子配置用凹部１４は、電子素子７１の保護や製造の便宜からその深さ等が制限されやすい。一方、電子素子７１の大きさによらず、電子装置Ａ２全体の大きさ（特に厚さ方向寸法）について、使用者から様々な要請がある。このような要請に対し、封止樹脂部６および柱状導電体４の厚さ方向寸法を変更することにより、素子配置用凹部１４の大きさや電子素子７１の配置態様を変更することなく、電子装置Ａ２全体の厚さ方向寸法をより自由に設定することができる。   According to the present embodiment, the sealing resin portion 6 and the columnar conductor 4 protrude from the main surface 111 of the substrate 1. The depth 14 of the element arrangement recess 14 is easily limited for the protection of the electronic element 71 and the convenience of manufacturing. On the other hand, regardless of the size of the electronic element 71, there are various requests from the user regarding the overall size (particularly the thickness direction dimension) of the electronic device A2. In response to such a request, by changing the thickness direction dimensions of the sealing resin portion 6 and the columnar conductor 4, the electronic device can be changed without changing the size of the element arrangement recess 14 and the arrangement of the electronic elements 71. The thickness direction dimension of the entire A2 can be set more freely.

複数の電子装置Ａ２を一括して製造する場合、封止樹脂部６は、広い面積を有するものとして一時的に形成される。この際、封止樹脂部６の一部ずつが複数の素子配置用凹部１４に入り込んだ格好となる。このため、封止樹脂部６が基板１に対してずれる挙動を示した場合に、この挙動を抑えこむことができる。また、この抑止力は基板１から付与することが可能であるため、電子素子７１を実装するはんだ３３１に不要な応力を生じさせなくて済むという利点がある。また、電子装置Ａ２においても、封止樹脂部６が基板１に対してずれたり剥離したりすることを防止可能である。   When manufacturing several electronic apparatus A2 collectively, the sealing resin part 6 is temporarily formed as what has a large area. At this time, each part of the sealing resin portion 6 looks like it has entered the plurality of element placement recesses 14. For this reason, this behavior can be suppressed when the sealing resin portion 6 exhibits a behavior that shifts with respect to the substrate 1. Further, since this deterrence can be applied from the substrate 1, there is an advantage that unnecessary stress is not generated in the solder 331 for mounting the electronic element 71. Further, also in the electronic device A2, it is possible to prevent the sealing resin portion 6 from being displaced or peeled from the substrate 1.

柱状導電体４の柱状導電体主面４１と封止樹脂部６の封止樹脂部主面６３とが面一であることにより、電極パッド５１を適切に形成することができる。   Since the columnar conductor main surface 41 of the columnar conductor 4 and the sealing resin portion main surface 63 of the sealing resin portion 6 are flush with each other, the electrode pad 51 can be appropriately formed.

本実施形態においては、素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。このような構成によると、素子配置用凹部側面１４１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。   In the present embodiment, the element arrangement recess side surface 141 is inclined with respect to the thickness direction. According to such a configuration, the element arrangement concave side surface 141 can be formed relatively flat. Therefore, the advantage that it is easy to form the seed layer 31 (that is, the conductive layer 3) can be enjoyed.

本発明に係る電子装置は、上述した実施形態に限定されるものではない。本発明に係る電子装置の各部の具体的な構成は、種々に設計変更自在である。   The electronic device according to the present invention is not limited to the above-described embodiment. The specific configuration of each part of the electronic device according to the present invention can be varied in design in various ways.

Ａ１，Ａ２ 電子装置
１ 基板
１１１ 主面
１１２ 裏面
１４ 素子配置用凹部
１４２ 素子配置用凹部底面
１４１ 素子配置用凹部側面
２ 絶縁層
２１ 凹部内面絶縁部
２２ 主面側絶縁部
２４ 裏面側絶縁部
３ 導電層
３１ シード層
３２ メッキ層
３３ 素子配置用凹部パッド
３３１ はんだ
３８１ 主面側連絡部
３８２ 凹部側面連絡部
７１ 電子素子
４ 柱状導電体
４１ 柱状導電体主面
５１ 電極パッド
６ 封止樹脂部
６３ 封止樹脂部主面
６４ 貫通孔
６７ レジスト層
６８ 貫通孔 A1, A2 Electronic device 1 Substrate 111 Main surface 112 Back surface 14 Element placement concave portion 142 Element placement concave portion bottom surface 141 Element placement concave side surface 2 Insulating layer 21 Concave inner surface insulating portion 22 Main surface side insulating portion 24 Back surface side insulating portion 3 Conductivity Layer 31 Seed layer 32 Plating layer 33 Element placement recess pad 331 Solder 381 Main surface side contact portion 382 Recess side surface contact portion 71 Electronic element 4 Columnar conductor 41 Columnar conductor main surface 51 Electrode pad 6 Sealing resin portion 63 Sealing Resin portion main surface 64 Through hole 67 Resist layer 68 Through hole

Claims (22)

厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、
前記基板に配置された電子素子と、
前記電子素子に導通する導電層と、を備え、
前記基板には、前記厚さ方向において前記主面側を向く素子配置用凹部底面を有し且つ前記主面から凹む素子配置用凹部が形成されており、
前記素子配置用凹部底面には、前記電子素子が配置されており、
前記導電層は、前記主面に形成された主面側連絡部を含んでおり、
前記素子配置用凹部の少なくとも一部を埋めるとともに、前記主面の少なくとも一部を覆う封止樹脂部を備えており、
前記導電層の前記主面側連絡部に導通し、且つ前記封止樹脂部から前記主面が向く側に露出する柱状導電体を備え、
前記封止樹脂部は、前記電子素子のすべてを覆っており、
前記電子素子は、前記主面よりも前記主面が向く側に突出する部位を有しており、
前記柱状導電体は、前記厚さ方向視において、前記電子素子を避けた位置に設けられていることを特徴とする、電子装置。 A substrate having a main surface and a back surface facing opposite sides in the thickness direction, and made of a semiconductor material;
An electronic element disposed on the substrate;
A conductive layer conducting to the electronic element,
In the substrate, an element placement recess having a bottom surface for element placement facing the main surface side in the thickness direction and recessed from the main surface is formed,
The electronic element is disposed on the bottom surface of the recess for disposing the element,
The conductive layer includes a main surface side connecting portion formed on the main surface,
A sealing resin portion covering at least a portion of the concave portion for element arrangement and covering at least a portion of the main surface;
Comprising a columnar conductor that is electrically connected to the main surface side connecting portion of the conductive layer and exposed from the sealing resin portion to a side of the main surface facing;
The sealing resin portion covers all of the electronic elements,
The electronic element has to have a portion projecting on the side facing said major surface than the main surface,
The columnar conductor, the viewed in the thickness direction, characterized that you have provided at a position avoiding the electronic device, the electronic device. 前記柱状導電体は、前記封止樹脂部から露出し、且つ前記主面と同じ側を向く柱状導電体主面を有する、請求項１に記載の電子装置。   The electronic device according to claim 1, wherein the columnar conductor has a columnar conductor main surface exposed from the sealing resin portion and facing the same side as the main surface. 前記封止樹脂部は、前記主面と同じ側を向く封止樹脂部主面を有しており、
前記柱状導電体主面と前記封止樹脂部主面とは、面一である、請求項２に記載の電子装置。 The sealing resin part has a sealing resin part main surface facing the same side as the main surface,
The electronic device according to claim 2, wherein the columnar conductor main surface and the sealing resin portion main surface are flush with each other. 前記封止樹脂部は、前記素子配置用凹部のすべてを埋めている、請求項３に記載の電子装置。   The electronic device according to claim 3, wherein the sealing resin portion fills all of the element arrangement recesses. 前記封止樹脂部は、前記主面の前記厚さ方向視外縁のすべてに到達している、請求項４に記載の電子装置。   The electronic device according to claim 4, wherein the sealing resin portion reaches all of the outer edge of the main surface when viewed in the thickness direction. 前記柱状導電体は、金属からなる、請求項１ないし５のいずれかに記載の電子装置。   The electronic device according to claim 1, wherein the columnar conductor is made of metal. 前記柱状導電体は、Ｃｕからなる、請求項６に記載の電子装置。   The electronic device according to claim 6, wherein the columnar conductor is made of Cu. 前記柱状導電体は、メッキにより形成されている、請求項６または７に記載の電子装置。   The electronic device according to claim 6, wherein the columnar conductor is formed by plating. 前記柱状導電体に対して前記主面とは反対側から接する電極パッドを備える、請求項１ないし８のいずれかに記載の電子装置。   The electronic device according to claim 1, further comprising an electrode pad in contact with the columnar conductor from a side opposite to the main surface. 前記電極パッドは、前記厚さ方向視において前記柱状導電体および前記封止樹脂部の少なくとも一部ずつに重なる、請求項９に記載の電子装置。   The electronic device according to claim 9, wherein the electrode pad overlaps at least part of the columnar conductor and the sealing resin portion in the thickness direction view. 前記電極パッドは、前記厚さ方向視において、前記柱状導電体のすべてを内包している、請求項１０に記載の電子装置。   The electronic device according to claim 10, wherein the electrode pad includes all of the columnar conductors when viewed in the thickness direction. 前記導電層は、前記素子配置用凹部底面に形成され、且つ前記電子素子の配置に用いられる素子配置用凹部パッドを含む、請求項１ないし１１のいずれかに記載の電子装置。   The electronic device according to claim 1, wherein the conductive layer includes an element arrangement concave pad formed on the bottom surface of the element arrangement concave part and used for arrangement of the electronic element. 前記素子配置用凹部は、前記素子配置用凹部底面から起立する素子配置用凹部側面を有する、請求項１２に記載の電子装置。   The electronic device according to claim 12, wherein the element arrangement recess has an element arrangement recess side surface that stands up from the element arrangement recess bottom surface. 前記導電層は、前記素子配置用凹部側面に形成された凹部側面連絡部を含む、請求項１３に記載の電子装置。   The electronic device according to claim 13, wherein the conductive layer includes a concave side surface connecting portion formed on the concave portion side surface for element placement. 前記素子配置用凹部側面は、前記素子配置用凹部底面に繋がっている、請求項１４に記載の電子装置。   The electronic device according to claim 14, wherein the side surface of the concave portion for element arrangement is connected to the bottom surface of the concave portion for element arrangement. 前記素子配置用凹部側面は、前記主面に繋がっている、請求項１５に記載の電子装置。   The electronic device according to claim 15, wherein the side surface of the concave portion for element arrangement is connected to the main surface. 前記凹部側面連絡部と前記主面側連絡部とは、互いに繋がっている、請求項１６に記載の電子装置。   The electronic device according to claim 16, wherein the recess side surface communication portion and the main surface side communication portion are connected to each other. 前記基板は、半導体材料の単結晶よりなる、請求項１３ないし１７のいずれかに記載の電子装置。   The electronic device according to claim 13, wherein the substrate is made of a single crystal of a semiconductor material. 前記半導体材料は、Ｓｉである、請求項１８に記載の電子装置。   The electronic device according to claim 18, wherein the semiconductor material is Si. 前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である、請求項１９に記載の電子装置。   The electronic device according to claim 19, wherein the main surface and the back surface are orthogonal to the thickness direction of the substrate and are flat. 前記主面は、（１００）面である、請求項２０に記載の電子装置。   The electronic device according to claim 20, wherein the main surface is a (100) surface. 前記素子配置用凹部底面に対する前記素子配置用凹部側面の角度は、５５度である、請求項２１に記載の電子装置。   The electronic device according to claim 21, wherein an angle of the element arrangement recess side surface with respect to the element arrangement recess bottom surface is 55 degrees.
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