JP6517535B2 - Silicon-based thin film semiconductor device and method of manufacturing silicon-based thin film semiconductor device - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 title claims description 77
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 76
- 239000010703 silicon Substances 0.000 title claims description 76
- 239000010409 thin film Substances 0.000 title claims description 73
- 239000004065 semiconductor Substances 0.000 title claims description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 51
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 21
- 239000010408 film Substances 0.000 claims description 19
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 10
- 239000000460 chlorine Substances 0.000 claims description 10
- 229910052801 chlorine Inorganic materials 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 5
- 229910021424 microcrystalline silicon Inorganic materials 0.000 claims description 5
- 230000000704 physical effect Effects 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- GALOTNBSUVEISR-UHFFFAOYSA-N molybdenum;silicon Chemical compound [Mo]#[Si] GALOTNBSUVEISR-UHFFFAOYSA-N 0.000 claims 1
- 230000027756 respiratory electron transport chain Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 25
- 238000005530 etching Methods 0.000 description 19
- 238000012795 verification Methods 0.000 description 13
- 239000007772 electrode material Substances 0.000 description 12
- 238000004544 sputter deposition Methods 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 230000000903 blocking effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000005477 sputtering target Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910002601 GaN Inorganic materials 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 1
- 229910000583 Nd alloy Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910007541 Zn O Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005202 decontamination Methods 0.000 description 1
- 230000003588 decontaminative effect Effects 0.000 description 1
- 238000006356 dehydrogenation reaction Methods 0.000 description 1
- 238000004299 exfoliation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000002341 toxic gas Substances 0.000 description 1
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Description
本発明は、リーク電流の低減および低消費電力化を実現する薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法に関する。 The present invention relates to a thin film semiconductor device which realizes a reduction in leakage current and a reduction in power consumption, and a method of manufacturing a silicon-based thin film semiconductor device.
ｎ−ｃｈ動作をするシリコン系薄膜トランジスタ（ＴＦＴ）のソース・ドレーン電極には、いわゆるｎ＋Ｓｉ層が使われている。ここで、ｎ＋Ｓｉ層とは、シリコン（Ｓｉ）にｎ型不純物である燐（Ｐ）やヒ素（Ａｓ）を多量に添加して作製される。 A so-called n + Si layer is used for the source and drain electrodes of a silicon-based thin film transistor (TFT) that performs n-ch operation. Here, the n + Si layer is manufactured by adding a large amount of phosphorus (P) or arsenic (As) which is an n-type impurity to silicon (Si).
例えば、非晶質Ｓｉであれば、プラズマＣＶＤ成膜工程中にｎ型不純物を多量に添加（ドーピング）して作製した、低抵抗のシリコン層（ｎ＋ａ−Ｓｉ：Ｈ）を指す。また、多結晶Ｓｉであれば、イオンドーピング装置を使って多量の燐を添加して作製した、低抵抗のシリコン層（ｎ＋ｐｏｌｙＳｉ）を指す。 For example, in the case of amorphous Si, it refers to a low-resistance silicon layer (n + a-Si: H) manufactured by adding (doping) a large amount of n-type impurities (doping) during the plasma CVD film formation step. In addition, in the case of polycrystalline Si, it refers to a low resistance silicon layer (n + poly Si) manufactured by adding a large amount of phosphorus using an ion doping apparatus.
これらのｎ＋Ｓｉ層においては、ｎ−ｃｈ動作時のキャリアの電子に対して、障壁は、きわめて小さく、良好なオーミック接合特性を示す（例えば、非特許文献１参照）。 In these n + Si layers, the barrier for the electrons of carriers during n-ch operation is extremely small and exhibits good ohmic junction characteristics (see, for example, Non-Patent Document 1).
しかしながら、従来技術には、以下のような課題がある。
上述したように、ｎ＋Ｓｉ層は、ｎ−ｃｈ動作時のキャリアの電子に対しては、良好なオーミック接合特性を示す。一方、負のゲートバイアス下でＴＦＴのチャンネル層内に誘起される正孔に対して、ｎ＋Ｓｉ層は、非晶質シリコン、微結晶シリコン、あるいは多結晶シリコンであるがゆえに、正孔に対する障壁が低く、『正孔電流』が流れてしまう。
However, the prior art has the following problems.
As described above, the n + Si layer exhibits good ohmic contact characteristics with respect to electrons of carriers during n-ch operation. On the other hand, for holes induced in the channel layer of a TFT under negative gate bias, the n + Si layer is amorphous silicon, microcrystalline silicon, or polycrystalline silicon, so the barrier to holes is Low, "hole current" will flow.
この『正孔電流』起因の「リーク電流」は、ＴＦＴ液晶ディスプレイの性能を上げるための大きな障害になっている。しかしながら、現在の技術では、正孔電流を低減できる手法はない。 The "leakage current" caused by the "hole current" is a major obstacle to improving the performance of the TFT liquid crystal display. However, with the current technology, there is no method that can reduce the hole current.
図１７は、従来のシリコン系薄膜半導体電界効果トランジスタの典型である非晶質シリコン半導体薄膜トランジスタ（ａ−Ｓｉ：Ｈ・ＴＦＴ）の模式的縦断面図である。ここで、ソース電極およびドレーン電極の非晶質Ｓｉ層（ｎ＋ａ−Ｓｉ：Ｈ）と、ａ−Ｓｉ：Ｈ層とは、必ず接していなければならない。 FIG. 17 is a schematic vertical sectional view of an amorphous silicon semiconductor thin film transistor (a-Si: H.TFT) which is a typical silicon type thin film semiconductor field effect transistor in the related art. Here, the amorphous Si layer (n + a-Si: H) of the source electrode and the drain electrode must be in contact with the a-Si: H layer.
微結晶Ｓｉ・ＴＦＴにおいても、チャンネル層Ｓｉとｎ＋Ｓｉ層が接している同じ構造が採用されている。 Also in the microcrystalline Si TFT, the same structure in which the channel layer Si and the n + Si layer are in contact is employed.
多結晶Ｓｉの典型である低温多結晶Ｓｉ（いわゆるＬＴＰＳ）・ＴＦＴでは、イオンドーピングが用いられている。このため、ｎ＋ＬＴＰＳ層は、チャンネル層に埋め込まれているが、電子の流入流出に対する原理は、全く同じである。 Ion doping is used in low temperature polycrystalline Si (so-called LTPS) TFTs that are typical of polycrystalline Si. Because of this, the n + LTPS layer is embedded in the channel layer, but the principle for the inflow and outflow of electrons is exactly the same.
図１８は、それぞれの半導体ＴＦＴのｎ−ｃｈ動作時における、負のゲートバイアス下のリーク電流の比較を示した図である。公知の現象であるが、図１８に示すように、リーク電流は、ＬＴＰＳ−ＴＦＴがもっとも大きく、順にａ−Ｓｉ：Ｈ・ＴＦＴ、ついでＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）−ＴＦＴになる。 FIG. 18 is a diagram showing comparison of leak current under negative gate bias at the time of n-ch operation of each semiconductor TFT. As a well-known phenomenon, as shown in FIG. 18, the leakage current is the largest in the LTPS-TFT, and in the order of a-Si: H.TFT and then IGZO (In-Ga-Zn-O) -TFT.
ＩＧＺＯに代表される酸化物半導体ＴＦＴの特徴は、この小さなリーク電流にあり、シャープ株式会社は、このＩＧＺＯ−ＴＦＴを採用することで、液晶ディスプレイの性能を上げることができるとしている。例えば、補助容量が減らせた、結果として開口率が大きくなった、あるいはリフレッシュレートを遅くできた、といった性能が実現できるとしている。 The characteristic of the oxide semiconductor TFT typified by IGZO lies in this small leak current, and Sharp Co. claims that the performance of the liquid crystal display can be improved by adopting this IGZO-TFT. For example, performance can be realized such that the storage capacity can be reduced, as a result, the aperture ratio can be increased, or the refresh rate can be reduced.
従来技術の問題点は、リーク電流が大きいことであり、ＬＴＰＳ−ＴＦＴやａ−Ｓｉ：Ｈ・ＴＦＴのリーク電流を、一桁でも二桁でも減らすことは、ＴＦＴ液晶ディスプレイの性能向上に貢献する。 The problem of the prior art is that the leak current is large, and reducing the leak current of LTPS-TFT or a-Si: H.TFT by one digit or two digits contributes to the improvement of the performance of the TFT liquid crystal display. .
ここで、リーク電流が大きいという、従来技術の問題点の発生原因は、公知である。具体的には、非晶質シリコン半導体ＴＦＴに代表されるリーク電流は、負のゲートバイアス下における半導体中のチャンネル層に誘起される正孔電流に起因している。そして、現在のｎ＋Ｓｉ層では、この正孔電流を完全にブロックできないことによる。 Here, the cause of the occurrence of the problem of the prior art that the leak current is large is known. Specifically, the leak current represented by the amorphous silicon semiconductor TFT is caused by the hole current induced in the channel layer in the semiconductor under negative gate bias. And, in the present n + Si layer, this hole current can not be blocked completely.
正孔が発生する理由は、半導体のバンドギャップの大小と物性に関係している。そして、ＩＧＺＯに代表される半導体は、このギャップがおよそ３．３ｅＶと大きく、正孔が誘起されない。 The reason for the generation of holes is related to the size and physical properties of the band gap of the semiconductor. And, in the semiconductor typified by IGZO, this gap is as large as about 3.3 eV and no hole is induced.
一方、シリコン系半導体のａ−Ｓｉ：Ｈは、ギャップが１．７ｅＶ、ＬＴＰＳは、ギャップがおよそ１．１ｅＶであり、比較的小さなバンドギャップである。従って、正負のゲート電圧下では、電子や正孔が半導体膜中に容易に誘起され、正孔電流を完全にブロックできない現象となる。図１９は、リーク電流の２つの発生経路を示した説明図である。この現象のうち、チャンネルリーク電流は、半導体の物性そのものであり、回避する手段はない。一方、絶縁層を流れるリーク電流は、電極の重なり領域の最小化技術や膜質の改善によって問題の無い値に治まっている。 On the other hand, the silicon-based semiconductor a-Si: H has a gap of 1.7 eV, and the LTPS has a gap of about 1.1 eV, which is a relatively small band gap. Therefore, under positive and negative gate voltages, electrons and holes are easily induced in the semiconductor film, resulting in a phenomenon that the hole current can not be completely blocked. FIG. 19 is an explanatory view showing two generation paths of the leak current. Among these phenomena, the channel leak current is the physical property of the semiconductor itself, and there is no means to avoid it. On the other hand, the leak current flowing through the insulating layer is reduced to a value that is not problematic due to the minimization technology of the overlapping area of the electrodes and the improvement of the film quality.
以上を要約すれば、ａ−Ｓｉ：Ｈ・ＴＦＴやＬＴＰＳ−ＴＦＴでは、負のゲートバイアス下では正孔が誘起される。しかしながら、従来技術では、この正孔起因の電流、すなわちリーク電流を、ｎ＋ａ−Ｓｉ：Ｈ層やｎ＋ＬＴＰＳ層では、完全にブロックできない。 In summary, in a-Si: H.TFT and LTPS-TFT, holes are induced under negative gate bias. However, in the prior art, the hole-induced current, that is, the leak current can not be completely blocked in the n + a-Si: H layer or the n + LTPS layer.
図２０は、他の要因で正孔電流が流れてしまう問題点を説明するための具体的な非晶質シリコン半導体薄膜トランジスタの模式的縦断面図である。この図２０に示すように、積層された金属層からなる電極は、その電極材料と作製時に使うエッチング材料によっては、例えば、バリア層のＭｏのエッチング速度が速いと、最上部のＡｌが直接ｎ＋Ｓｉ層に触れることが起こる。 FIG. 20 is a schematic vertical cross-sectional view of a specific amorphous silicon semiconductor thin film transistor for explaining the problem that a hole current flows due to other factors. As shown in FIG. 20, depending on the electrode material and the etching material used at the time of fabrication, for example, when the etching rate of Mo in the barrier layer is high, the top Al is directly n + Si, depending on the electrode material and the etching material used during fabrication. It happens to touch the layer.
Ａｌが直接ｎ＋Ｓｉ層に触れると、熱処理工程を経ることで、ＡｌとＳｉが反応して、ｎ＋Ｓｉ層がｐ＋Ｓｉ層に代わってしまう。この理由は、ＳｉにとってＡｌは、アクセプタ不純物であるからである。電極の一部がｐ＋Ｓｉ層になると、負のゲートバイアス下で発生する「正孔電流」が流れ込み、リーク電流がさらに増加することとなる。 When Al directly contacts the n + Si layer, Al and Si react with each other through the heat treatment step, and the n + Si layer is replaced with the p + Si layer. The reason is that Al is an acceptor impurity for Si. When a part of the electrode is a p + Si layer, the “hole current” generated under negative gate bias flows, and the leakage current further increases.
従って、製造に際しては、電極材料の選択とエッチング技術の組合せに高度な技術が要求される。 Therefore, in manufacturing, advanced techniques are required for the combination of electrode material selection and etching techniques.
本発明は、前記のような課題を解決するためになされたものであり、リーク電流の低減および低消費電力化を実現する電極構造を備えたシリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法を得ることを目的とする。 The present invention has been made to solve the problems as described above, and it is an object of the present invention to provide a silicon-based thin film semiconductor device and an silicon-based thin film semiconductor device provided with an electrode structure that realizes reduction of leakage current and reduction of power consumption. The purpose is to obtain a manufacturing method.
本発明に係るシリコン系薄膜半導体装置は、結晶シリコンのバンドギャップの３倍以上のバンドギャップを有し、電子または正孔の移動による電気伝導性を有する物質を、ソース電極およびドレーン電極のそれぞれと、シリコン系薄膜との間に設けたものである。 A silicon-based thin film semiconductor device according to the present invention has a band gap equal to or more than three times the band gap of crystalline silicon, and a material having electrical conductivity by the movement of electrons or holes, with a source electrode and a drain electrode, respectively. And the silicon-based thin film.
また、本発明に係るシリコン系薄膜半導体装置の製造方法は、結晶シリコンのバンドギャップの３倍以上のバンドギャップを有し、電子または正孔の移動による電気伝導性を有する物質を、ソース電極およびドレーン電極のそれぞれと、シリコン系薄膜との間に設けたシリコン系薄膜半導体装置の製造方法であって、シリコン系薄膜の上に、非晶質エレクトライドＣ１２Ａ７：ｅ−を積層する工程と、非晶質エレクトライドＣ１２Ａ７：ｅ−の上に低抵抗電極配線材料を積層するとともに、低抵抗電極配線材料がシリコン系薄膜に接しないようにして、ソース電極およびドレーン電極を形成する工程とを有するものである。 In the method of manufacturing a silicon-based thin film semiconductor device according to the present invention, a source electrode having a band gap equal to or more than three times the band gap of crystalline silicon and having electrical conductivity due to movement of electrons or holes is provided. A method of manufacturing a silicon-based thin film semiconductor device provided between each of a drain electrode and a silicon-based thin film, comprising the steps of: laminating amorphous electride C12A7: e − on a silicon-based thin film; Forming a source electrode and a drain electrode while laminating the low resistance electrode wiring material on the crystalline electride C12A7: e − and preventing the low resistance electrode wiring material from contacting the silicon-based thin film It is.
本発明によれば、非晶質エレクトライドＣ１２Ａ７：ｅ−に代表される、電子伝導と小さな仕事関数と大きなバンドギャップを持つ物質を、シリコン系ＴＦＴのソース・ドレーン電極の電極材料の一部として使用することで、正孔起因のリーク電流を低減している。このような電極構造を採用することで、ａ−Ｓｉ：Ｈ・ＴＦＴにおいては、ＰＥ−ＣＶＤ装置を使ったｎ＋ａ−Ｓｉ：Ｈ層の製造工程が不要になり、多結晶Ｓｉ・ＴＦＴにおいては、イオンドーピング装置を使ったｎ＋Ｓｉ層の製造工程が不要になる。さらに、リーク電流を減らせることで、ＴＦＴ−ＬＣＤにおいては、開口率の向上、言い換えれば、消費電力の低減を図ることができる。この結果、リーク電流の低減および低消費電力化を実現する電極構造を備えたシリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法を実現できる。 According to the present invention, a substance having electron conduction, a small work function, and a large band gap, represented by amorphous electride C12A7: e − , is used as a part of the electrode material of the source-drain electrode of silicon-based TFT. By using it, the leak current caused by holes is reduced. By adopting such an electrode structure, in the a-Si: H.TFT, the process of manufacturing the n + a-Si: H layer using the PE-CVD apparatus becomes unnecessary, and in the polycrystalline Si.TFT, The process of manufacturing the n + Si layer using the ion doping apparatus is not necessary. Furthermore, by reducing the leakage current, in the TFT-LCD, the aperture ratio can be improved, in other words, the power consumption can be reduced. As a result, it is possible to realize a silicon-based thin film semiconductor device provided with an electrode structure that achieves a reduction in leakage current and a reduction in power consumption, and a method of manufacturing a silicon-based thin film semiconductor device.
以下、本発明のシリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法の好適な実施の形態につき図面を用いて説明する。 Hereinafter, preferred embodiments of a silicon-based thin film semiconductor device and a method of manufacturing a silicon-based thin film semiconductor device according to the present invention will be described with reference to the drawings.
実施の形態１．
初めに、本発明の要旨について説明する。東京工業大学の細野秀雄教授が発明した「エレクトライドＣ１２Ａ７：ｅ−」（例えば、特許文献１参照）は、化学的に安定（非活性）なセラミックスである。そして、スパッタ成膜された「非晶質Ｃ１２Ａ７」でも、エレクトライドの物性である、電子伝導と小さな仕事関数と大きなバンドギャップ、を持つ。従って、この「非晶質Ｃ１２Ａ７：ｅ−」は、有機ＥＬ発光素子（ＯＬＥＤ）の電子注入層として使うことで、駆動電圧の低いＯＬＥＤが実現できる可能性を持つ新材料である。
First, the gist of the present invention will be described. “Electride C12A7: e − ” (for example, see Patent Document 1) invented by Professor Hideo Hosono of Tokyo Institute of Technology is a chemically stable (inactive) ceramic. And "amorphous C12A7" formed by sputtering also has electron conduction, a small work function and a large band gap, which are physical properties of electride. Therefore, this “amorphous C12A7: e − ” is a new material having the possibility of realizing an OLED with a low driving voltage by using it as an electron injection layer of an organic EL light emitting element (OLED).
そこで、本願発明者らは、Ｃ１２Ａ７：ｅ−の物理構造や電気的特性から、非晶質Ｃ１２Ａ７：ｅ−をシリコン系（非晶質シリコン、微結晶シリコン、多結晶シリコン）薄膜電界効果トランジスタ（ＴＦＴ）のソース・ドレーン電極材料の一部として使用することで、正孔起因のリーク電流を低減できる可能性を見出した。 Accordingly, the present inventors, C12A7: e - physical structure and electrical properties of amorphous C12A7: e - a silicon (amorphous silicon, microcrystalline silicon, polycrystalline silicon) thin film field effect transistor ( By using it as a part of source-drain electrode material of TFT), it discovered the possibility that the leak current resulting from a hole could be reduced.
このリーク電流の起源は、上述したように、ＴＦＴのｎ−ｃｈ動作時の負のゲートバイアス下でチャンネル中に誘起される正孔による電流が主である。現在、ソース・ドレーン電極に使われているｎ＋Ｓｉ層だけでは、この正孔電流を完全にブロックすることはできない。 The source of this leakage current is mainly the current due to holes induced in the channel under negative gate bias during n-ch operation of the TFT, as described above. Currently, the hole current can not be completely blocked only by the n + Si layer used for the source / drain electrode.
本願発明者らは、問題となる正孔電流をブロックできる半導体の接合構造を調査検討した。候補の半導体材料は、バンドギャップがＳｉに比べて３倍以上であり、キャリアは、電子であって、容易にＳｉと半導体接合が形成できることが必要条件である。例えば、窒化ガリウム（ＧａＮ）のバンドギャップは、およそ３．４ｅＶと大きく、Ｎ型ＧａＮが形成できるが、Ｓｉと容易に半導体接合を形成することができない。 The inventors of the present invention investigated and studied a junction structure of a semiconductor capable of blocking the hole current which is a problem. The candidate semiconductor material has a band gap of three times or more that of Si, and the carrier is an electron, and it is a necessary condition that a semiconductor junction with Si can be easily formed. For example, the band gap of gallium nitride (GaN) is as large as about 3.4 eV, so that n-type GaN can be formed, but a semiconductor junction can not be easily formed with Si.
そして、本願発明者らは、非晶質Ｃ１２Ａ７：ｅ−が、３．１ｅＶという小さな仕事関数と、５ｅＶを超える大きなバンドギャップを持つことから、電子に対しては、オーミック特性を持ち、正孔に対しては、ブロック効果を持つことを実験から見出した。さらに、本願本発明らは、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を使ったｎ−ｃｈ動作ＴＦＴを実際に作製し、非晶質Ｃ１２Ａ７：ｅ−材料により、正孔をブロックできることを確認した。本発明は、これらの検証結果を基に創出されたものである。 And, since the present inventors have found that amorphous C12A7: e − has a small work function of 3.1 eV and a large band gap of more than 5 eV, it has an ohmic property to electrons and holes. It was found from experiments that it had a block effect against. Furthermore, the present inventors have actually produced an n-ch operation TFT using SOI (Silicon on Insulator), and confirmed that holes can be blocked by the amorphous C12A7: e - material. The present invention is created based on these verification results.
そこで、以上のような要旨を踏まえ、本発明に係るシリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法について、詳細に説明する。 Therefore, based on the above summary, a silicon-based thin film semiconductor device and a method of manufacturing the silicon-based thin film semiconductor device according to the present invention will be described in detail.
正孔電流をブロックできる可能性のあるワイドバンドギャップ半導体材料は、例えば、ＧａＮあるいは、β−Ｇａ２Ｏ３がある。しかしながら、これらの材料は、スパッタ成膜などの製法では半導体特性が失われた、ただの窒化膜となってしまい、酸化膜でしかない。 Possible wide band gap semiconductor materials that can block the hole current include, for example, GaN or β-Ga 2 O 3 . However, these materials are merely nitride films having lost semiconductor characteristics in a method such as sputter film formation, and are only oxide films.
図１は、本発明の実施の形態１において使用される非晶質Ｃ１２Ａ７：ｅ−のバンド構造を、その他の材料との比較として示した図である。エレクトライドＣ１２Ａ７：ｅ−は、スパッタで成膜されても、その非晶質Ｃ１２Ａ７：ｅ−（ａ−Ｃ１２Ａ７：ｅ−）は、電子を包接したケージ構造を維持し、この図１で示すような、バンド構造を持つと推察される。 FIG. 1 is a view showing the band structure of amorphous C12A7: e − used in the first embodiment of the present invention as a comparison with other materials. Electride C12A7: e - is be deposited by sputtering, the amorphous C12A7: e - (a-C12A7 : e -) maintains the cage structure clathrate electrons, shown in FIG. 1 Likely, it is guessed to have a band structure.
具体的には、非晶質状態のエレクトライドは、組成１２ＣａＯ・７Ａｌ２Ｏ３の電子を包接したケージ構造が維持され、この結果、エレクトライドとしての物性を持つ電子による電気伝導物質としての機能を維持していると考えられる。 Specifically, electride in the amorphous state maintains a cage structure in which electrons of the composition 12CaO · 7Al 2 O 3 are included, and as a result, it becomes an electroconductive substance by electrons having physical properties as electride. It is considered that the function is maintained.
非晶質Ｃ１２Ａ７：ｅ−は、仕事関数（ＷＦ）で見れば、ＡｌやＭｏに比べて小さく、およそ３．１ｅＶである。さらに、半導体物理から推察すれば、この非晶質Ｃ１２Ａ７：ｅ−をＳｉに適用すれば、電子伝導を持つＮ型Ｓｉに対してはオーミックになるはずである。 Amorphous C 12 A 7: e − is smaller than Al and Mo in work function (WF), and is approximately 3.1 eV. Furthermore, if this amorphous C 12 A 7: e − is applied to Si, it should be ohmic against n-type Si having electron conduction, as inferred from semiconductor physics.
一方で、非晶質Ｃ１２Ａ７：ｅ−は、仕事関数の値が小さいことと、５ｅＶを超えるワイドバンドギャップ半導体であることから、正孔に対しては、高い障壁（バリア）を持ち、正孔の流れ（正孔電流）をブロックできることが推察される。 On the other hand, amorphous C12A7: e − has a high barrier (barrier) to holes because the value of work function is small and it is a wide band gap semiconductor exceeding 5 eV. It can be inferred that the flow of holes (hole current) can be blocked.
ここで、ａ−Ｃ１２Ａ７：ｅ−とＳｉを接合させると、どのような現象が起こるかが、本発明のポイントとなる。この接合により、半導体物理によれば、いわゆる『ヘテロ接合』が形成される。そして、仕事関数とバンドギャップから推察される電気的接合特性は、電子の移動に対しては低い障壁、すなわちオーミック特性を示し、正孔の移動に対しては高い障壁、すなわちブロック効果を持つ、いわゆるダイオード特性を示すと考えられる。 Here, a-C12A7: e - when the bond the Si, what phenomenon occurs, the point of the present invention. This junction forms a so-called "heterojunction" according to semiconductor physics. And, the electrical junction characteristic inferred from the work function and the band gap exhibits a low barrier against electron movement, that is, an ohmic characteristic, and a high barrier against hole movement, that is, a blocking effect. It is considered to exhibit so-called diode characteristics.
本願発明者らは、ａ−Ｃ１２Ａ７：ｅ−とＳｉを接合した構造が、このダイオード特性を持つことを、第１検証として実験から明らかにしたとともに、この特性を電界効果薄膜トランジスタに適用し、正孔のブロック効果を有することも、第２検証として実験から明らかにした。 The present inventors clarified that the structure in which a-C12A7: e - and Si are joined has this diode characteristic from the experiment as the first verification, and applies this characteristic to a field effect thin film transistor, It has also been clarified from experiments as a second verification that it has a hole blocking effect.
そこで、まずは、ヘテロ接合を形成するであろうＣ１２Ａ７：ｅ−／Ｓｉ構造を作製して、正孔ブロック効果、すなわち「ダイオード特性」を示すことを確認した第１検証について、詳細に説明する。 Therefore, first, a C12A7: e − / Si structure that will form a heterojunction is fabricated, and a first verification that is confirmed to exhibit the hole blocking effect, that is, “diode characteristics” will be described in detail.
図２は、本発明の実施の形態１におけるダイオード特性の検証を行った際の接合の作製方法と電気特性の測定方法を示すための説明図である。Ｐ型シリコンウエハあるいはＮ型シリコンウエハの裏面側は、Ａｌ−Ｎｄをスパッタ成膜し、その一方で、表面側は、Ｃ１２Ａ７：ｅ−の有る第１サンプルと、Ｃ１２Ａ７：ｅ−の無い第２サンプルとをそれぞれ作製した。 FIG. 2 is an explanatory view showing a method of manufacturing a junction and a method of measuring an electrical characteristic when the diode characteristic in the first embodiment of the present invention is verified. The back surface side of the P-type silicon wafer or N-type silicon wafer, by sputtering an Al-Nd, while the surface side, C12A7: e - a first sample having the, C12A7: e - no second The sample and each were produced.
そして、電圧Ｖｄを、−５Ｖから＋５Ｖまで０．２Ｖステップで変化させ、その際の電流値Ｉｄを測定することで、ダイオード特性の検証を行った。この実験結果が、本発明の原点である。 Then, the voltage Vd was changed from -5 V to +5 V in 0.2 V steps, and the current value Id at that time was measured to verify the diode characteristics. This experimental result is the origin of the present invention.
図３は、本発明の実施の形態１におけるＰ型シリコンでの第１サンプルおよび第２サンプルを用いて測定した電気特性結果を示す図であり、図４は、本発明の実施の形態１におけるＮ型シリコンでの第１サンプルおよび第２サンプルを用いて測定した電気特性結果を示す図である。 FIG. 3 is a diagram showing the results of electrical characteristics measured using the first and second samples of P-type silicon according to the first embodiment of the present invention, and FIG. 4 is a diagram according to the first embodiment of the present invention It is a figure which shows the electrical property result measured using the 1st sample and 2nd sample in N type silicon.
なお、図３、図４において、「ＣＡ有」は、表面側にＣ１２Ａ７：ｅ−が形成された第１サンプルを意味し、「ＣＡ無」は、表面側にＣ１２Ａ７：ｅ−が形成されていない第２サンプルを意味している。また、図３、図４において、横軸が−５Ｖ〜０Ｖの範囲に相当する左半面は、表面側から裏面側に流れる電流を縦軸に示しており、横軸が０Ｖ〜＋５Ｖの範囲に相当する右半面は、裏面側から表面側に流れる電流を縦軸に示している。 Incidentally, in FIGS. 3 and 4, "CA Yes" is the surface side C12A7: e - means first sample is formed, "CA Mu" is the surface side C12A7: e - has not been formed Not mean the second sample. In FIGS. 3 and 4, the left half corresponding to the range of −5 V to 0 V on the horizontal axis shows the current flowing from the surface side to the back side on the vertical axis, and the horizontal axis in the range of 0 V to +5 V The corresponding right half shows the current flowing from the back side to the front side on the vertical axis.
図３に示すように、Ｐ型Ｓｉの表面側に対してＣ１２Ａ７：ｅ−層を設けることで、良好なダイオード特性（整流性）が得られた。すなわち、正孔の流入に対して、Ｃ１２Ａ７：ｅ−は、高い障壁、すなわちブロック効果、を持ち、電子の流入に対しては、オーミック性を持つことが実証できた。 As shown in FIG. 3, by providing a C12A7: e − layer on the surface side of P-type Si, good diode characteristics (rectification characteristics) were obtained. That is, it was demonstrated that C12A7: e − has a high barrier, that is, a blocking effect with respect to the inflow of holes, and has an ohmic property with respect to the inflow of electrons.
一方、図４に示すように、Ｎ型Ｓｉの表面側に対してＣ１２Ａ７：ｅ−層を設けた場合には、ほぼオーミック特性を示した。なお、図３と比較して、図４における電流値が小さい理由は、Ｃ１２Ａ７：ｅ−自身の抵抗が、Ａｌ−Ｎｄに比べて高いためである。 On the other hand, as shown in FIG. 4, when the C12A7: e − layer was provided on the surface side of N-type Si, it exhibited almost ohmic characteristics. The reason why the current value in FIG. 4 is smaller than that in FIG. 3 is that the resistance of C12A7: e − itself is higher than that of Al—Nd.
上述したように、非晶質Ｃ１２Ａ７：ｅ−層は『正孔』をブロックでき、ダイオード特性を有することが、第１検証により確認できた。そこで、次に、このダイオード特性を電界効果薄膜トランジスタに適用し、正孔のブロック効果を確認した第２検証について、詳細に説明する。 As described above, it was confirmed by the first verification that the amorphous C12A7: e − layer can block “holes” and has diode characteristics. Therefore, next, the second verification in which the diode characteristics are applied to a field effect thin film transistor and the hole blocking effect is confirmed will be described in detail.
この第２検証に当たっては、ＳＩＭＯＸ法で作製されたいわゆるＳＯＩ単結晶シリコン薄膜ウエハを用い、Ｓｉ基板をゲート電極、埋め込みＳｉＯ２層をゲート絶縁層、そして５０ｎｍのＳＯＩ層をチャンネルに使ったＴＦＴを作製して、ＴＦＴの電気的特性を測定評価した。
In this second verification, a so-called SOI single crystal silicon thin film wafer fabricated by SIMOX method is used to fabricate a TFT using a Si substrate as a gate electrode, a buried
図５は、本発明の実施の形態１における第２検証で使用したＳＯＩの仕様をまとめた図である。また、図６は、本発明の実施の形態１における第２検証を行った際のＴＦＴ構造と電気特性の測定方法を示すための説明図である。 FIG. 5 is a diagram summarizing the specifications of the SOI used in the second verification in the first embodiment of the present invention. FIG. 6 is an explanatory view showing a method for measuring the TFT structure and the electrical characteristics when performing the second verification in the first embodiment of the present invention.
電極構造としては、Ｃ１２Ａ７：ｅ−層の上にＡｌ−Ｎｄが積層されたソース・ドレーン電極を有する第３サンプルと、Ｃ１２Ａ７：ｅ−層がなく、Ａｌ−Ｎｄ電極のみで形成されたソース・ドレーン電極を有する第４サンプルとをそれぞれ作製した As the electrode structure, a third sample having a source / drain electrode in which an Al-Nd is stacked on a C12A7: e - layer, and a source / drain electrode formed of only an Al-Nd electrode without the C12A7: e - layer. The fourth sample with the drain electrode was prepared respectively
そして、電圧Ｖｄｓが１．０Ｖ、１０Ｖの２パターンについて、Ｖｇｓを−１０Ｖから＋２０Ｖまで０．５Ｖステップで変化させ、その際の電流値Ｉｄｓを測定することで、正孔電流のブロック効果の検証を行った。 Then, for two patterns of voltage Vds of 1.0 V and 10 V, Vgs is changed from -10 V to +20 V in 0.5 V steps, and the current value Ids at that time is measured to verify the blocking effect of the hole current. Did.
図７は、本発明の実施の形態１におけるＣ１２Ａ７：ｅ−層を有する第３サンプルを用いて測定した電気特性結果を示す図であり、図８は、本発明の実施の形態１におけるＣ１２Ａ７：ｅ−層を有さない第４サンプルを用いて測定した電気特性結果を示す図である。
FIG. 7 is a diagram showing the results of electrical characteristics measured using a third sample having a C12A7: e − layer according to
図７と図８の結果を比較すると、Ｃ１２Ａ７：ｅ−の有無による電極構造の違いによって、負のゲートバイアス下のドレーン電流に大きな差が認められた。すなわち、図７および図８のＶｇｓがおよそ５Ｖ以下の特性結果を比較すると、Ｃ１２Ａ７：ｅ−層を設けたことで、ドレーン電流（＝リーク電流）を劇的に減らすことができていることがわかる。 When the results of FIG. 7 and FIG. 8 are compared, a large difference was observed in the drain current under negative gate bias due to the difference in the electrode structure due to the presence or absence of C12A7: e − . That is, comparing the characteristic results in which Vgs in FIG. 7 and FIG. 8 is about 5 V or less, the drain current (= leakage current) can be dramatically reduced by providing the C12A7: e − layer. Recognize.
すなわち、Ｃ１２Ａ７：ｅ−のないＡｌ−Ｎｄ電極のＴＦＴでは、図８に示すように、Ｖｇｓがおよそ５Ｖ以下になると、正孔電流が流れる。一方、Ｃ１２Ａ７：ｅ−のある電極構造のＴＦＴでは、図７に示すように、わずか２０ｎｍ程度のＣＡ層を挟むだけで、正孔電流をブロックできていることがわかる。 That is, in the TFT of an Al—Nd electrode without C12A7: e − , as shown in FIG. 8, when Vgs becomes approximately 5 V or less, a hole current flows. On the other hand, in the TFT having an electrode structure with C12A7: e − , as shown in FIG. 7, it can be seen that the hole current can be blocked only by sandwiching the CA layer of about 20 nm.
なお、Ｃ１２Ａ７：ｅ−層を有する第３サンプルにおける測定結果である図７の点線の円で示す部分では、電極面積が１ｍｍ×３ｍｍと大きいため、電流のほとんどは、ドレーン電極４０からゲート電極へのＤ→Ｇリーク電流である。一方、Ｃ１２Ａ７：ｅ−層を有さない第４サンプルにおける測定結果である図８の点線の円で示す部分では、電極面積が１ｍｍ×３ｍｍと大きいため、電流のほとんどは、ゲート電極からドレーン電極４０へのＧ→Ｄリーク電流である。 In the portion indicated by the dotted circle in FIG. 7 which is the measurement result of the third sample having the C12A7: e − layer, the electrode area is as large as 1 mm × 3 mm, so most of the current flows from the drain electrode 40 to the gate electrode. D → G leakage current. On the other hand, in the portion shown by the dotted circle in FIG. 8 which is the measurement result in the fourth sample having no C12A7: e − layer, the electrode area is as large as 1 mm × 3 mm, so most of the current is from the gate electrode to the drain electrode G → D leakage current to 40
以上のような第１検証、第２検証の結果を踏まえ、シリコン系薄膜半導体電界効果トランジスタへの適用を例に、本実施の形態１に係るシリコン系薄膜半導体装置について、次に説明する。 Based on the results of the first verification and the second verification as described above, the silicon-based thin film semiconductor device according to the first embodiment will be described next, taking application to a silicon-based thin film semiconductor field effect transistor as an example.
図９は、本発明の実施の形態１における典型的なａ−Ｓｉ：Ｈ・ＴＦＴの縦断面模式図である。本実施の形態１におけるシリコン系薄膜半導体装置は、ソース電極３０およびドレーン電極４０であるＡｌあるいはＣｕの下に、Ｃ１２Ａ７：ｅ−層２０が設けられている。すなわち、シリコン系薄膜１０とソース電極３０およびドレーン電極４０のそれぞれとの間に、Ｃ１２Ａ７：ｅ−層２０が設けられている。
FIG. 9 is a schematic cross-sectional view of a typical a-Si: H.TFT in the first embodiment of the present invention. In the silicon-based thin film semiconductor device according to the first embodiment, a C12A7: e −
ここで、Ｃ１２Ａ７：ｅ−層２０は、厚さが１０〜３０ｎｍと薄く、比較的抵抗が高いゆえに、全面にＣ１２Ａ７：ｅ−層２０を残しても、ＴＦＴの電気的特性に何ら影響を与えない。そして、このＣ１２Ａ７：ｅ−層２０は、いわゆるｎ＋ａ−Ｓｉ：Ｈ層に代わる層であり、上述した第１検証、第２検証から明らかなように、正孔をブロックする働きをする。
Here, since the C12A7: e −
図１０は、本発明の実施の形態１におけるシリコン系薄膜半導体装置の、いわゆる伝達特性を示す図である。従来のように、非晶質エレクトライドＣ１２Ａ７：ｅ−層２０が設けられていない場合には、負のゲートバイアス下では、リーク電流が１ｘ１０−１２台に達する。
FIG. 10 is a diagram showing so-called transfer characteristics of the silicon-based thin film semiconductor device according to the first embodiment of the present invention. As in the prior art, when the amorphous electride C12A7: e −
これに対して、本発明の効果は、非晶質エレクトライドＣ１２Ａ７：ｅ−層２０を設けることで、リーク電流の原因である『正孔の流入』をブロックできることである。そして、図１０における矢印で示したように、リーク電流を１ｘ１０−１４台に近づく程度まで、劇的に減らすことができる。
On the other hand, the effect of the present invention is that the provision of the amorphous electride C12A7: e -
微結晶シリコンＴＦＴにおいても、また、ＬＴＰＳ−ＴＦＴにおいても、非晶質エレクトライドＣ１２Ａ７：ｅ−層２０を設けることで、同様に正孔起因のリーク電流が減らせることは明らかである。 It is apparent that the provision of the amorphous electride C12A7: e − layer in the microcrystalline silicon TFT and the LTPS TFT can similarly reduce the leak current caused by the holes.
エレクトライドＣ１２Ａ７：ｅ−層２０は、化学的に安定なセラミックスであり、ＴＦＴ製造工程のソース電極３０およびドレーン電極４０の構造として、いくつかの改善が提案できる。そこで、以下では、実施例１〜実施例３として、具体的な電極構造について、図面を用いて詳細に説明する。
The electride C12A7: e -
＜実施例１：Ｃ１２Ａ７：ｅ−層を全面に残す電極構造＞
図１１は、本発明の実施の形態１における実施例１の電極構造を有するシリコン系薄膜半導体装置の模式的縦断面図である。この実施例１は、図１１に示すように、Ｃ１２Ａ７：ｅ−層２０を全面に残す電極構造を有しており、すなわちＣ１２Ａ７：ｅ−層２０をエッチング除去しない電極構造となっている。
<Example 1: C12A7: Electrode structure for leaving e < - > layer on the entire surface>
FIG. 11 is a schematic vertical sectional view of a silicon-based thin film semiconductor device having the electrode structure of Example 1 in the first embodiment of the present invention. As shown in FIG. 11, this example 1 has an electrode structure in which the C12A7: e −
このような構造は、Ｃ１２Ａ７：ｅ−層２０がプラズマドライエッチングに対してエッチングされにくい、すなわち、エッチング速度が遅いため、いわゆるサイドエッチが入りにくい。この性質を使うことで、上部Ａｌ電極材料が直接Ｓｉ層に触れない構造が得られる。なお、ソース・ドレーン電極形成は、いわゆるリフトオフでもよい。
Such a structure is less likely to cause so-called side etching because the C12A7: e −
＜実施例２：Ｃ１２Ａ７：ｅ−層を電極部だけに残す電極構造＞
図１２は、本発明の実施の形態１における実施例２の電極構造を有するシリコン系薄膜半導体装置の模式的縦断面図である。この実施例２は、図１２に示すように、Ｃ１２Ａ７：ｅ−層２０を電極部３０、４０だけに残す電極構造を有しており、シリコン系ＴＦＴ全てに適用できる構造である。
<Example 2: C12A7: Electrode structure for leaving e < - > layer only in the electrode part>
FIG. 12 is a schematic vertical sectional view of a silicon-based thin film semiconductor device having the electrode structure of Example 2 in the first embodiment of the present invention. As shown in FIG. 12, this
なお、電極部の非晶質エレクトライドＣ１２Ａ７：ｅ−層２０の幅（広さ）は、非晶質エレクトライドＣ１２Ａ７：ｅ−層２０の上に積層される電極配線材料よりも、大きくなるようにする。そして、例えば、電極材料として、一般的なＡｌ−Ｎｄ合金を積層した場合には、エッチング加工に塩素プラズマを使ったドライエッチングを用いることで、図１２のような電極構造が実現できる。
Incidentally, the amorphous electride electrode portion C12A7: e - width of the layer 20 (breadth), the amorphous electride C12A7: e - than the electrode wiring material to be laminated on the
なお、電極材料のエッチング速度は、例えば、エッチングガスとして塩素を用いた場合には、以下のようになる。
非晶質Ｃ１２Ａ７：ｅ−：０．１ｎｍ／秒
Ａｌ−Ｎｄ：０．５４ｎｍ／秒
すなわち、Ａｌ系材料のエッチング速度は、Ｃ１２Ａ７に比べて５倍も速い。このため、塩素プラズマドライエッチングを行うことで、Ｃ１２Ａ７層２０は、サイドエッチ・ホールが生じない状態として形成できる。
The etching rate of the electrode material is as follows, for example, when chlorine is used as the etching gas.
Amorphous C12A7: e -: 0.1nm / sec Al-Nd: 0.54 nm / sec That is, the etching rate of the Al-based material, five times faster than the C12A7. Therefore, by performing chlorine plasma dry etching, the
＜実施例３：一般的なセルフアライン型ＬＴＰＳ−ＴＦＴへ適用した電極構造＞
図１３は、本発明の実施の形態１における実施例３の電極構造を有するシリコン系薄膜半導体装置の模式的縦断面図である。この実施例３は、図１３に示すように、一般的なセルフアライン型ＬＴＰＳ−ＴＦＴへのＣ１２Ａ７：ｅ−層２０の適用例を示している。
Example 3 Electrode Structure Applied to a General Self-Aligned LTPS-TFT
FIG. 13 is a schematic vertical sectional view of a silicon-based thin film semiconductor device having the electrode structure of Example 3 in the first embodiment of the present invention. The third embodiment shows an application example of the C12A7: e −
具体的には、ソース・ドレーンコンタクト形成工程において、例えば、従来のバリアメタルのＭｏに代わってＣ１２Ａ７：ｅ−層２０を成膜する。この構造の特徴は、イオンドーピングで形成されたｎ＋ＬＴＰＳ層の上に、Ｃ１２Ａ７：ｅ−層２０を設けることで、正孔の流入を阻止していることである。
Specifically, in the source / drain contact formation step, for example, a C12A7: e −
なお、ソース・ドレーン電極形成は、一般的なウエットエッチングでもよく、塩素系プラズマエッチングでもよい。そして、図１３においては、ゲート絶縁膜とソース電極３０およびドレーン電極４０のそれぞれとの間に、Ｃ１２Ａ７：ｅ−層２０が設けられることとなる。
The source / drain electrode may be formed by general wet etching or chlorine plasma etching. Then, in FIG. 13, the C12A7: e −
次に、非晶質系シリコン薄膜トランジスタの代表である、ａ−Ｓｉ：Ｈ・ＴＦＴに対して、本発明を適用する場合の具体的な製造方法について、製法１〜製法３として、図面を用いて説明する。
Next, with respect to a specific manufacturing method in the case of applying the present invention to a-Si: H · TFT, which is a representative of amorphous silicon thin film transistors, as
＜製法１：一般的なバックチャンネルエッチング型ａ−Ｓｉ：Ｈ・ＴＦＴへの適用＞
図１４は、本発明の実施の形態１における製法１によるシリコン系薄膜半導体装置の製造工程を示す説明図である。製法１は、以下の３工程からなる。
<Production method 1: Application to general back channel etching type a-Si: H · TFT>
FIG. 14 is an explanatory view showing a manufacturing step of the silicon-based thin film semiconductor device according to the
（工程１）ゲート電極の形成→ゲート絶縁膜の形成→真性非晶質シリコン層（ｉ−ａ−Ｓｉ：Ｈ）形成→ｉ−ａ−Ｓｉ：Ｈ島の形成、の順で、従来技術の工程を実行し、シリコン系薄膜１０を形成する。
(Step 1) Formation of gate electrode → formation of gate insulating film → formation of intrinsic amorphous silicon layer (i-a-Si: H) → formation of i-a-Si: H island In the order of the prior art The process is performed to form a silicon-based
（工程２）本発明の技術的特徴である非晶質Ｃ１２Ａ７層２０のスパッタ成膜（例えば、厚さ２０ｎｍ）を実行し、続いて、電極配線用Ａｌ層スパッタ成膜（例えば、厚さ４００ｎｍ）を実行し、電極材料を形成する。
(Step 2) Sputter deposition (for example,
なお、Ｃ１２Ａ７：ｅ−層２０のスパッタ成膜は、スパッタターゲットとして結晶質Ｃ１２Ａ７：ｅ−を使用し、真空排気したチャンバ内に純アルゴンを流入させ、例えば、ガス圧を２Ｐａに保持しながら、ＲＦマグネトロンスパッタ法により成膜した。
The C12A7: e −
（工程３）レジスト塗布→ソース電極３０およびドレーン電極４０のマスク形成→Ａｌ層並びに非晶質Ｃ１２Ａ７層エッチング（例えば、塩素プラズマエッチング：選択比Ａｌ：ａ−ＣＡ＝５：１を採用）→レジスト剥離→ソース電極３０およびドレーン電極４０の完成、の順で、ソース電極３０およびドレーン電極４０を形成する。なお、ａ−Ｃ１２Ａ７：ｅ−層２０は、図１４に示すように、選択比の違いを利用して厚さ数ｎｍ残すことが望ましい。その理由は、塩素プラズマエッチングによるシリコン系薄膜１０への損傷を防ぐためである。
(Step 3) Resist application → mask formation of source electrode 30 and drain electrode 40 → Al layer and amorphous C12A7 layer etching (for example, chlorine plasma etching: employing selectivity Al: a-CA = 5: 1) → resist The source electrode 30 and the drain electrode 40 are formed in the order of exfoliation → completion of the source electrode 30 and the drain electrode 40. In addition, as shown in FIG. 14, it is desirable that the thickness of the a-C 12A7: e − layer 20 be several nm by using the difference in the selection ratio. The reason is to prevent damage to the silicon-based
＜製法２：一般的なエッチングストッパ（Ｅ／Ｓ）型ａ−Ｓｉ：Ｈ・ＴＦＴへの適用＞
図１５は、本発明の実施の形態１における製法２によるシリコン系薄膜半導体装置の製造工程を示す説明図である。製法２は、以下の３工程からなる。
<Method 2: application to general etching stopper (E / S) type a-Si: H · TFT>
FIG. 15 is an explanatory view showing a manufacturing step of the silicon-based thin film semiconductor device according to the
（工程１）ゲート電極の形成→ゲート絶縁膜の形成→真性非晶質シリコン層（ｉ−ａ−Ｓｉ：Ｈ）形成→エッチングストッパ絶縁層（ＳｉＮｘ）の形成→エッチングストッパ（Ｅ／Ｓ）の形成→ｉ−ａ−Ｓｉ：Ｈ島の形成、の順で、従来技術の工程を実行し、シリコン系薄膜１０を形成する。
(Step 1) Formation of gate electrode → formation of gate insulating film → formation of intrinsic amorphous silicon layer (i-a-Si: H) → formation of etching stopper insulation layer (SiNx) → etching stopper (E / S) A process according to the prior art is performed in the order of formation → formation of i-a-Si: H island to form the silicon-based
（工程２）本発明の技術的特徴である非晶質Ｃ１２Ａ７層２０のスパッタ成膜（例えば、厚さ２０ｎｍ）を実行し、続いて、電極配線用Ｃｕ層スパッタ成膜（例えば、厚さ４００ｎｍ）を実行し、電極材料を形成する。
(Step 2) Sputter deposition (for example,
なお、Ｃ１２Ａ７：ｅ−層２０のスパッタ成膜は、スパッタターゲットとして結晶質Ｃ１２Ａ７：ｅ−を使用し、真空排気したチャンバ内に純アルゴンを流入させ、例えば、ガス圧を２Ｐａに保持しながら、ＲＦマグネトロンスパッタ法により成膜した。
The C12A7: e −
（工程３）レジスト塗布→ソース電極３０およびドレーン電極４０のマスク形成→Ｃｕ層並びに非晶質Ｃ１２Ａ７層エッチング（例えば、過酸化水素系ウエットエッチング、塩素系プラズマエッチングを採用）→レジスト剥離→ソース電極３０およびドレーン電極４０の完成、の順で、ソース電極３０およびドレーン電極４０を形成する。Ａｌ層を用いる場合には、Ａｌ層並びに非晶質Ｃ１２Ａ７層エッチングは、燐酸系薬液で行ってもよい。 (Step 3) Resist application → mask formation of source electrode 30 and drain electrode 40 → Cu layer and amorphous C12A7 layer etching (for example, hydrogen peroxide based wet etching, chlorine based plasma etching are employed) → resist removal → source electrode The source electrode 30 and the drain electrode 40 are formed in the order of 30 and completion of the drain electrode 40. When using an Al layer, the etching of the Al layer and the amorphous C12A7 layer may be performed with a phosphoric acid-based chemical solution.
＜製法３：一般的なセルフアライン型ＬＴＰＳ−ＴＦＴへの適用＞
図１６は、本発明の実施の形態１における製法３によるシリコン系薄膜半導体装置の製造工程を示す説明図である。製法３は、以下の２工程からなる。
<Production Method 3: Application to General Self-Aligned LTPS-TFT>
FIG. 16 is an explanatory drawing showing a manufacturing step of the silicon-based thin film semiconductor device according to
（工程１）バッファ層の形成→真性非晶質シリコン層（ｉ−ａ−Ｓｉ：Ｈ）の形成→脱水素工程→ＥＬＡによるＬＴＰＳ層の形成→ＬＴＰＳ島の形成→ゲート絶縁層の形成→ゲート電極の形成→ソース・ドレーン電極用コンタクトホールの形成→イオンドーピング法によるｎ＋ＬＴＰＳ層の形成、の順で、従来技術の工程を実行し、シリコン系薄膜１０を形成する。
(Step 1) Formation of buffer layer → formation of intrinsic amorphous silicon layer (ia-Si: H) → dehydrogenation step → formation of LTPS layer by ELA → formation of LTPS island → formation of gate insulating layer → gate In the order of formation of electrodes → formation of contact holes for source / drain electrodes → formation of n + LTPS layer by ion doping method, the process of the prior art is performed to form a silicon-based
（工程２）本発明の技術的特徴である非晶質Ｃ１２Ａ７層２０のスパッタ成膜（例えば、厚さ２０ｎｍ）を実行し、続いて、電極配線用Ｃｕ層スパッタ成膜（例えば、厚さ４００ｎｍ）を実行し、電極材料を形成する。その後、さらに、レジスト塗布→ソース電極３０およびドレーン電極４０のマスク形成→Ｃｕ層並びに非晶質Ｃ１２Ａ７層エッチング（例えば、過酸化水素系ウエットエッチング、塩素系プラズマエッチングを採用）→レジスト剥離→ソース電極３０およびドレーン電極４０の完成、の順で、ソース電極３０およびドレーン電極４０を形成する。
(Step 2) Sputter deposition (for example,
なお、Ｃ１２Ａ７：ｅ−層２０のスパッタ成膜は、スパッタターゲットとして結晶質Ｃ１２Ａ７：ｅ−を使用し、真空排気したチャンバ内に純アルゴンを流入させ、例えば、ガス圧を２Ｐａに保持しながら、ＲＦマグネトロンスパッタ法により成膜した。
The C12A7: e −
上述した製法１〜２は、ｎ＋ａ−Ｓｉ：Ｈ層を省略した革新的製造プロセスである。このプロセスが可能になる理由は、Ｃ１２Ａ７：ｅ−が正孔ブロック効果を有している点にある。Ｃ１２Ａ７：ｅ−の加工は、ＡｌやＣｕの加工と同じプロセスとして、塩素プラズマドライエッチングで行ってもよい。
The above-described
製法１〜２は、ｎ＋ａ−Ｓｉ：Ｈ層が省略できることにより、ｎ＋ａ−Ｓｉ：Ｈ層成膜のプラズマＣＶＤ成膜工程が不要となり、高価なプラズマＣＶＤ装置が不要になる。また、有毒ガスのホスフィンが不要になり、除毒装置も不要になるメリットがある。
In the
さらに、製法１は、いわゆるバックチャンネルエッチング工程が不要になることから真性非晶質シリコン層（ｉ−ａ−Ｓｉ：Ｈ）の厚さを従来の３分の一以下に薄層化できる。このことは、成膜時間の低減、すなわち、生産性の向上につながるメリットがある。
Furthermore, since the
従って、本発明によるシリコン系薄膜半導体装置の製造方法は、製造ラインの生産性向上、および安全管理に対する負担の軽減を図ることができ、生産コストの削減が図れる。 Therefore, the method of manufacturing a silicon-based thin film semiconductor device according to the present invention can improve the productivity of the manufacturing line and reduce the burden on safety management, and can reduce the production cost.
なお、上述した実施の形態１では、非晶質エレクトライドＣ１２Ａ７：ｅ−層をソース・ドレーン電極材料の一部に使用した場合を例示したが、本発明は、このような物質に限定されるものではない。バンドギャップが結晶シリコンの３倍以上であって電子伝導を有する物質であれば、正孔電流をブロックできると考えられる。
Although
以上のように、実施の形態１におけるシリコン系薄膜半導体装置は、電子伝導を持ち小さな仕事関数と大きなバンドギャップを持つ非晶質エレクトライドＣ１２Ａ７：ｅ−を、シリコン系ＴＦＴのソース・ドレーン電極の金属材料とシリコン系薄膜との間に設けた構造を備えている。この結果、正孔起因のリーク電流を低減し、開口率の向上、消費電力の低減を実現でき、ＴＦＴ液晶ディスプレイの性能を向上させることができる。 As described above, in the silicon-based thin film semiconductor device according to the first embodiment, the amorphous electride C12A7: e − having electron conduction and a small work function and a large band gap is used as a source / drain electrode of a silicon-based TFT. A structure provided between the metal material and the silicon-based thin film is provided. As a result, it is possible to reduce the leak current caused by the holes, to improve the aperture ratio, to reduce the power consumption, and to improve the performance of the TFT liquid crystal display.
さらに、製造プロセスとしても、ａ−Ｓｉ：Ｈ・ＴＦＴにおいては、ＰＥ−ＣＶＤ装置を使ったｎ＋ａ−Ｓｉ：Ｈ層の製造工程が不要になり、成膜時間も減らせる。多結晶Ｓｉ・ＴＦＴにおいては、イオンドーピング装置を使ったｎ＋Ｓｉ層の製造工程が不要になる。この結果、製造工程の簡素化により、製品コストの低減も実現できる。 Furthermore, as a manufacturing process, in the case of an a-Si: H.TFT, the process of manufacturing an n + a-Si: H layer using a PE-CVD apparatus becomes unnecessary, and the film forming time can be reduced. In a polycrystalline Si TFT, the process of manufacturing an n + Si layer using an ion doping apparatus is not necessary. As a result, simplification of the manufacturing process can also reduce the product cost.
１０ シリコン系薄膜、２０ 非晶質エレクトライド、３０ ソース電極、４０ ドレーン電極。 10 silicon-based thin film, 20 amorphous electride, 30 source electrode, 40 drain electrode.
Claims (10)
前記物質は、前記シリコン系薄膜の表面全体に形成された非晶質エレクトライドＣ１２Ａ７：ｅ − である、
シリコン系薄膜半導体装置。 A material having a band gap of at least three times the band gap of crystalline silicon and having an electrical conductivity by the movement of electrons is provided between each of the source electrode and the drain electrode and the silicon-based thin film ,
The substance is amorphous electride C12A7: e − formed on the entire surface of the silicon-based thin film ,
Silicon-based thin film semiconductor device.
前記シリコン系薄膜の表面全体に、前記物質として、非晶質エレクトライドＣ１２Ａ７：ｅ−を積層する第１工程と、
前記非晶質エレクトライドＣ１２Ａ７：ｅ−の上に低抵抗電極配線材料を積層するとともに、前記低抵抗電極配線材料が前記シリコン系薄膜に接しないようにして、前記ソース電極および前記ドレーン電極を形成する第２工程と
を有するシリコン系薄膜半導体装置の製造方法。 A silicon-based thin film semiconductor provided with a material having a band gap of three or more times the band gap of crystalline silicon and having electrical conductivity by electron transfer, between each of a source electrode and a drain electrode and a silicon-based thin film A method of manufacturing the device,
A first step of laminating amorphous electride C12A7: e − as the substance on the entire surface of the silicon-based thin film;
A low resistance electrode wiring material is laminated on the amorphous electride C12A7: e − , and the source electrode and the drain electrode are formed so that the low resistance electrode wiring material is not in contact with the silicon-based thin film. A second method for manufacturing a silicon-based thin film semiconductor device.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015035534A JP6517535B2 (en) | 2015-02-25 | 2015-02-25 | Silicon-based thin film semiconductor device and method of manufacturing silicon-based thin film semiconductor device |
| KR1020150068830A KR102382762B1 (en) | 2015-02-25 | 2015-05-18 | Silicon Series Thin-film Semiconductor Device and Method for Manufacturing the Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015035534A JP6517535B2 (en) | 2015-02-25 | 2015-02-25 | Silicon-based thin film semiconductor device and method of manufacturing silicon-based thin film semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016157856A JP2016157856A (en) | 2016-09-01 |
| JP6517535B2 true JP6517535B2 (en) | 2019-05-22 |
Family
ID=56826351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015035534A Active JP6517535B2 (en) | 2015-02-25 | 2015-02-25 | Silicon-based thin film semiconductor device and method of manufacturing silicon-based thin film semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6517535B2 (en) |
| KR (1) | KR102382762B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102634054B1 (en) * | 2018-08-06 | 2024-02-06 | 삼성전자주식회사 | Transistor including electride electrode |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005000741A1 (en) | 2003-06-26 | 2005-01-06 | Japan Science And Technology Agency | ELECTROCONDUCTIVE 12CaO·7Al2O3 AND COMPOUND OF SAME TYPE, AND METHOD FOR PREPARATION THEREOF |
| JP4963156B2 (en) * | 2003-10-03 | 2012-06-27 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| KR20080041919A (en) * | 2006-11-08 | 2008-05-14 | 삼성전자주식회사 | Field light emission device |
| KR101425131B1 (en) * | 2008-01-15 | 2014-07-31 | 삼성디스플레이 주식회사 | Display substrate and display device comprising the same |
| KR101746198B1 (en) * | 2009-09-04 | 2017-06-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device and electronic device |
| JP5752447B2 (en) * | 2010-03-15 | 2015-07-22 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2013076656A (en) * | 2011-09-30 | 2013-04-25 | Dainippon Printing Co Ltd | Transparent biosensor |
| JP6149725B2 (en) * | 2013-05-28 | 2017-06-21 | 旭硝子株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| JPWO2015098225A1 (en) * | 2013-12-26 | 2017-03-23 | 旭硝子株式会社 | Semiconductor device and manufacturing method of semiconductor device |
-
2015
- 2015-02-25 JP JP2015035534A patent/JP6517535B2/en active Active
- 2015-05-18 KR KR1020150068830A patent/KR102382762B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160103898A (en) | 2016-09-02 |
| KR102382762B1 (en) | 2022-04-04 |
| JP2016157856A (en) | 2016-09-01 |
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