JP6325831B2 - 半導体集積回路の設計方法、プログラムおよび半導体集積回路 - Google Patents
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Description
ここで、レイアウトパターンは、GDS(Graphic Data System)のように、半導体集積回路のレイアウトの物理的な素子の配置、メタル配線の接続および形状等の情報を表すパターンデータである。一方、レイアウトデータは、DEF(Design Exchange Format)のように、半導体集積回路のレイアウトの論理的な素子の配置、メタル配線の接続等の情報を表すデータである。
特許文献1は、図形単位で各々のメタルパターン自体の最小面積をチェックするものであり、メタルパターン全体としての密度をチェックしているわけではない。また、全メタルパターンの抽出と、2回のDRCを実行する必要がある。そのため、実行時間がかかるという問題がある。
しかし、特許文献2には、パラメータファイルを用いてメタル面積を修正する具体的な方法は開示されていない。また、特許文献2には、同様に、メタル面積の計算に時間がかかるという問題がある。
特許文献4には、半導体装置の第1配線層に含まれる第1配線パターン及びビアによって第1配線パターンに接続されている第2配線層に含まれる第2配線パターンに対して、第1配線パターンあるいは第2配線パターンの少なくとも一方を所定方向に延伸することにより第1配線パターンと第2配線パターンとの間に新たなビアを形成することが記載されている。
しかし、特許文献3,4には、半導体集積回路を作り直す場合に最小面積ルール違反が発生することも、それに対する対策についても開示されていない。
前記既存レイアウトデータおよび前記仮修正レイアウトデータから、前記既存レイアウトデータにおける修正対象ネットを抽出するステップと、
前記抽出された修正対象ネットに含まれるヴィアのうち、前記修正対象ネットに含まれるメタル配線の接続が修正された後には使用されなくなる不使用ヴィアを抽出するステップと、
前記既存レイアウトデータにおける不使用ヴィアを、デザインルールで定められた最小面積以上のメタル配線を持つ置換用ヴィアに置換するステップと、
前記不使用ヴィアが前記置換用ヴィアに置換された既存レイアウトデータ、および、前記仮修正レイアウトデータから、前記修正対象ネットに含まれるメタル配線の接続が修正された本修正レイアウトデータを作成するステップを含むことを特徴とする半導体集積回路の設計方法を提供するものである。
前記メタル配線の接続が修正された後に使用されなくなった不使用ヴィアが置換された置換用ヴィアを有し、前記置換用ヴィアは、デザインルールで定められた最小面積以上のメタル配線を持つことを特徴とする半導体集積回路を提供する。
例えば、メタル配線の接続検証ツールを用いて、素子間の接続に使用されていない不使用メタル配線を抽出し、抽出された不使用メタル配線に使用されているヴィアを不使用ヴィアとして抽出することができる。
例えば、置換ツールを用いて、不使用ヴィアの周囲における素子の配置や配線の接続の状況に応じて、不使用ヴィアを、あらかじめ作成された置換用ヴィアのうち、デザインルール違反とならない最適な置換用ヴィアに置換することができる。
例えば、自動配線ツールを用いて、この仮修正レイアウトデータにおける修正対象ネットに含まれるメタル配線の接続の修正情報を利用して、不使用ヴィアが置換用ヴィアに置換された既存レイアウトデータから本修正レイアウトデータを作成することができる。
この場合、必要最低限の変更配線層を使用して、修正対象ネットに含まれるメタル配線の接続を修正することが望ましい。変更配線層が少ないほど、修正されるフォトマスクないしレチクルが少なくなり、修正にかかるコストを削減することができる。
この場合、第1の置換用ヴィア22の上層側の配線層のメタル配線も変更配線層のメタル配線となる。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12、22、26、30 置換用ヴィア
16、18、20、24、28 メタル配線
Claims (6)
- 既存レイアウトデータにおける修正対象ネットに含まれるメタル配線の接続を修正した仮修正レイアウトデータを作成するステップと、
前記既存レイアウトデータおよび前記仮修正レイアウトデータから、前記既存レイアウトデータにおける修正対象ネットを抽出するステップと、
前記抽出された修正対象ネットに含まれるヴィアのうち、前記修正対象ネットに含まれるメタル配線の接続が修正された後には使用されなくなる不使用ヴィアを抽出するステップと、
前記既存レイアウトデータにおける不使用ヴィアを、デザインルールで定められた最小面積以上のメタル配線を持つ置換用ヴィアに置換するステップと、
前記不使用ヴィアが前記置換用ヴィアに置換された既存レイアウトデータ、および、前記仮修正レイアウトデータから、前記修正対象ネットに含まれるメタル配線の接続が修正された本修正レイアウトデータを作成するステップを含むことを特徴とする半導体集積回路の設計方法。 - 前記不使用ヴィアを前記置換用ヴィアに置換するステップにおいて、前記不使用ヴィアを、上層側および下層側の配線層のメタル配線がともに前記最小面積以上のメタル配線で、かつ、そのヴィアホールを中心として、前記上層側および下層側の配線層のメタル配線のそれぞれの配線方向の両側に等しい長さのメタル配線を持つ第1の置換用ヴィアに置換した場合に、前記第1の置換用ヴィアが持つ下層側の配線層のメタル配線と同じ配線層のメタル配線が、その配線方向について、デザインルール違反となる箇所に無く、かつ、前記第1の置換用ヴィアが持つ上層側の配線層のメタル配線と同じ配線層のメタル配線が、その配線方向について、デザインルール違反となる箇所に無い場合、前記不使用ヴィアを、前記第1の置換用ヴィア、下層側の配線層のメタル配線のみが前記最小面積以上のメタル配線で、かつ、そのヴィアホールを中心として、前記下層側の配線層のメタル配線の配線方向の両側に等しい長さのメタル配線を持つ第2の置換用ヴィア、もしくは、下層側の配線層のメタル配線のみが前記最小面積以上のメタル配線で、かつ、そのヴィアホールを中心として、前記下層側の配線層のメタル配線の配線方向の一方の側のみにメタル配線を持つ第3の置換用ヴィアに置換する請求項1に記載の半導体集積回路の設計方法。
- 前記不使用ヴィアを前記置換用ヴィアに置換するステップにおいて、前記不使用ヴィアを、上層側および下層側の配線層のメタル配線がともに前記最小面積以上のメタル配線で、かつ、そのヴィアホールを中心として、前記上層側および下層側の配線層のメタル配線のそれぞれの配線方向の両側に等しい長さのメタル配線を持つ第1の置換用ヴィアに置換した場合に、前記第1の置換用ヴィアが持つ下層側の配線層のメタル配線と同じ配線層のメタル配線が、その配線方向について、デザインルール違反となる箇所に無く、かつ、前記第1の置換用ヴィアが持つ上層側の配線層のメタル配線と同じ配線層のメタル配線が、その配線方向について、デザインルール違反となる箇所にある場合、前記不使用ヴィアを、下層側の配線層のメタル配線のみが前記最小面積以上のメタル配線で、かつ、そのヴィアホールを中心として、前記下層側の配線層のメタル配線の配線方向の両側に等しい長さのメタル配線を持つ第2の置換用ヴィア、もしくは、下層側の配線層のメタル配線のみが前記最小面積以上のメタル配線で、かつ、そのヴィアホールを中心として、前記下層側の配線層のメタル配線の配線方向の一方の側のみにメタル配線を持つ第3の置換用ヴィアに置換する請求項1に記載の半導体集積回路の設計方法。
- 前記不使用ヴィアを前記置換用ヴィアに置換するステップにおいて、前記不使用ヴィアを、上層側および下層側の配線層のメタル配線がともに前記最小面積以上のメタル配線で、かつ、そのヴィアホールを中心として、前記上層側および下層側の配線層のメタル配線のそれぞれの配線方向の両側に等しい長さのメタル配線を持つ第1の置換用ヴィアに置換した場合に、前記第1の置換用ヴィアが持つ下層側の配線層のメタル配線と同じ配線層のメタル配線が、その配線方向の一方の側について、デザインルール違反となる箇所に無く、他方の側について、デザインルール違反となる箇所にあり、かつ、前記第1の置換用ヴィアが持つ上層側の配線層のメタル配線と同じ配線層のメタル配線が、その配線方向について、デザインルール違反となる箇所にある場合、前記不使用ヴィアを、下層側の配線層のメタル配線のみが前記最小面積以上のメタル配線で、かつ、そのヴィアホールを中心として、前記下層側の配線層のメタル配線の配線方向の一方の側のみにメタル配線を持つ第3の置換用ヴィアに置換する請求項1に記載の半導体集積回路の設計方法。
- 請求項1〜4のいずれか1項に記載の半導体集積回路の設計方法の各々のステップをコンピュータに実行させるためのプログラム。
- メタル配線の接続が修正された半導体集積回路であって、
前記メタル配線の接続が修正された後に使用されなくなった不使用ヴィアが置換された置換用ヴィアを有し、前記置換用ヴィアは、デザインルールで定められた最小面積以上のメタル配線を持つことを特徴とする半導体集積回路。
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