JP6227890B2 - 信号処理回路および制御回路 - Google Patents

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Description

本発明は、信号処理回路、信号処理回路の駆動方法および制御回路に関する。特に、信号処理回路に対して電力の供給を停止することが可能な制御回路に関する。
近年、電子機器の低消費電力化が強く求められている。電子機器の消費電力対策として、制御回路における動作状態に応じて、個々の論理回路の動作を制御することが行われている。
制御回路の低消費電力化を図るための駆動方法の一つとして、パワーゲーティングと呼ばれる駆動方法がある。パワーゲーティングとは制御回路で演算処理の必要がない期間には、制御回路の一部（例えば演算部など）への電源電力の供給を遮断して、無駄な電力の消費を防ぐ駆動方法である。（特許文献１）。
特開２００９−１１６８５１号公報
しかし、たとえば、図３に示すような電源回路の中の負荷に変動性がある場合、制御回路の一部である信号処理回路からパルス幅変調器へ信号を送る際、負荷の変動によって、制御回路にフィードバックされた信号が一定とならないため、基準信号の電圧とフィードバックされた信号の電圧の差分を演算して出力する制御回路からの出力信号が一定にならない。そのため、演算するための電力を絶えず制御回路に供給しなければならない。
また、変動性のない、または極端に小さい静的な負荷（駆動時に電圧および電流が一定な状態、またはその変動が極端に小さい状態を維持できる負荷、たとえばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）照明、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）照明）が微少電流で動作する場合でも、制御回路に電源から電流が供給されている限り電力は消費され続けている。そのため、このような状態においても、制御回路において消費される電力は低減されない。
上述の問題に鑑み、開示する発明の一態様では、消費電力が低減され、かつ、安定した出力信号を出力する信号処理回路を提供することを目的の一とする。また、該信号処理回路を備えることで、制御回路の消費電力を低減することを目的の一とする。
本発明の一態様では、制御回路の中に少なくとも信号処理回路およびパルス幅変調器を含み、信号処理回路の記憶回路によってデータを保持したのち、使用しない信号処理回路の一部への電源供給を遮断する。具体的な構成は、以下で説明する。
本発明の一態様は、アナログ−デジタル変換回路（以下、ＡＤコンバーターと記す）とプロセッサーを有し、プロセッサーは演算処理装置と第１のレジスタを有し、ＡＤコンバーターに基準信号および負荷からのフィードバック信号が入力され、ＡＤコンバーターの出力信号および第１のレジスタの出力信号が演算処理装置に入力され、演算処理装置の出力信号が第１のレジスタに入力される信号処理回路である。
本発明の一態様は、信号処理回路とパルス幅変調器を有し、信号処理回路はＡＤコンバーターとプロセッサーを有し、プロセッサーは演算処理装置と第１のレジスタを有し、パルス幅変調器は、第２のレジスタを含むデジタルパルス幅変調器と、クロック生成回路を有し、ＡＤコンバーターに基準信号および負荷からのフィードバック信号が入力され、ＡＤコンバーターの出力信号および第１のレジスタの出力信号が演算処理装置に入力され、演算処理装置の出力信号が第１のレジスタおよびデジタルパルス幅変調器に含まれる第２のレジスタに入力され、デジタルパルス幅変調器にクロック生成回路の信号が入力され、負荷は、第１のレジスタの出力が一定のとき、電圧および電流が一定な状態である制御回路である。
また、上記構成において、プロセッサーの少なくとも一部がシリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタを用いることが好ましい。
また、本発明の他の一態様は、トランスコンダクタンスアンプ（以下、Ｇｍアンプと記す）とラッチ回路を有し、ラッチ回路はトランジスタとゲート入力端子と位相補償保持回路を有し、トランジスタはシリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタであり、Ｇｍアンプに基準信号および負荷からのフィードバック信号が入力され、Ｇｍアンプの出力信号はトランジスタのソースおよびドレインの一方に入力され、トランジスタのゲートはゲート入力端子と電気的に接続され、トランジスタのソースおよびドレインの他方は位相補償保持回路と電気的に接続される信号処理回路である。
また、本発明の他の一態様は、信号処理回路とパルス幅変調器とを有し、信号処理回路はＧｍアンプとラッチ回路を有し、ラッチ回路はトランジスタとゲート入力端子と位相補償保持回路を有し、パルス幅変調器は、コンパレーターと三角波発生器を有し、トランジスタはシリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタであり、Ｇｍアンプに基準信号および負荷からのフィードバック信号が入力され、Ｇｍアンプの出力信号はトランジスタのソースおよびドレインの一方に入力され、トランジスタのゲートはゲート入力端子と電気的に接続され、トランジスタのソースおよびドレインの他方は位相補償保持回路およびコンパレーターと電気的に接続され、コンパレーターに前記三角波発生器の信号が入力される制御回路である。
また、上記構成において、負荷はＬＥＤ照明またはＯＬＥＤ照明としても良い。
また、上記構成において、シリコンよりもバンドギャップが大きい半導体材料は、酸化物半導体であると好ましい。
また、上記構成において、酸化物半導体をチャネル領域に用いたトランジスタは、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下が好ましい。
このような構成にすることで、信号処理回路の出力信号を安定させることができ、かつ、信号処理回路の消費電力を低減することができる。また、該信号処理回路を備えることで、制御回路の消費電力を低減することができる。
制御回路のブロック図。 制御回路のブロック図。 電源回路の一例を示す図。 適用可能なトランジスタの断面図。 図４に示すトランジスタの作製方法を説明する図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性評価用回路図。 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れかえて用いることができるものとする。
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
（実施の形態１）
本実施の形態では、本発明の一態様に係る制御回路１００について、図１を参照して説明する。
＜回路構成例＞
図１には、制御回路１００のブロック図を示す。
制御回路１００は信号処理回路１２０とパルス幅変調器２２０を有し、信号処理回路１２０はＡＤコンバーター１０２とプロセッサー１５０を有し、プロセッサー１５０は演算処理装置１０４とレジスタ１０６を有し、パルス幅変調器２２０は、レジスタ２０２を含むデジタルパルス幅変調器２０４と、クロック生成回路２０６を有する構成となっている。
ＡＤコンバーター１０２は、基準信号Ｒｅｆが入力される配線、レジスタ１０６の出力が一定のとき、電圧および電流が一定な状態である負荷からのフィードバック信号ＦＢが入力される配線、および演算処理装置１０４と電気的に接続され、演算処理装置１０４の出力信号はレジスタ１０６およびレジスタ２０２に入力され、デジタルパルス幅変調器２０４にクロック生成回路２０６の信号が入力され、デジタルパルス幅変調器２０４の出力信号は制御回路１００の出力端子２３０（図３に示す電源回路ではＧＳに相当する）に入力される。
また、データを記憶するアキュムレータ、メモリにアクセスする場合のアドレスを指定するときに用いるアドレスレジスタ、次に実行するべき命令が格納されているメインメモリ上のアドレスを指し示すプログラムカウンタなどのレジスタを適宜用途に応じて接続することができる。
基準信号Ｒｅｆは基準電圧生成回路（図示しない）から出力される。
また、プロセッサー１５０の少なくとも一部（たとえばレジスタ１０６など）のトランジスタが、チャネル幅あたりのオフ電流（リーク電流）が１×１０−１９Ａ／μｍ以下と極めて低いトランジスタ、例えば、ワイドバンドギャップ半導体である酸化物半導体をチャネル領域に有するトランジスタであると好ましい。
上記トランジスタのオフ電流の値は極めて低いため、演算処理装置１０４から出力された出力信号を保持後、トランジスタを非導通状態とすることで当該出力信号の電位を一定またはほぼ一定に維持することが可能である。これにより、たとえばレジスタ１０６において、正確なデータの保持が可能となる。
なお、ワイドバンドギャップ半導体としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である半導体を用いればよい。
ワイドバンドギャップ半導体である酸化物半導体によってチャネル領域が形成されるトランジスタのソースおよびドレインの一方に電気的に接続され、かつ当該トランジスタがオフ状態となることによって浮遊状態となるノードＦＮにおいてデータを保持する。上述したように、当該トランジスタのオフ電流は極めて小さい。そのため、当該トランジスタをオフ状態とすることでノードＦＮの電位を一定またはほぼ一定に維持することが可能である。これにより、制御回路において、正確なデータの保持が可能となる。
また、酸化物半導体はエネルギーギャップが３．０ｅＶ以上であり、シリコンのバンドギャップ（１．１ｅＶ）と比較して非常に大きい。
トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう）は、チャネル領域が形成される半導体膜における熱的に励起されたキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンのバンドギャップは１．１ｅＶであるため、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
一方、例えばバンドギャップが３．２ｅＶの半導体（酸化物半導体を想定）の場合では熱励起キャリアの濃度は室温で１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率はキャリアの濃度に反比例するので、バンドギャップ３．２ｅＶの半導体の抵抗率はシリコンより１８桁も大きい。
なお、ワイドバンドギャップ半導体である酸化物半導体によってチャネル領域が形成されるトランジスタが有する「極めて低いオフ電流」を明示するため、以下に、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
＜酸化物半導体を用いたトランジスタのオフ電流測定＞
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。結果を図６に示す。図６において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ（１×１０−１８Ａ）以下となることがわかった。
次に、オフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流を測定した。
はじめに、測定に用いた特性評価用素子について、図７を参照して説明する。
なお、本明細書における回路図において、酸化物半導体を用いるトランジスタには「ＯＳ」と記載している。
図７に示す特性評価用素子では、測定系８００が３つ並列に接続されている。測定系８００は容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８では、高純度化された酸化物半導体を用いた。
測定系８００において、トランジスタ８０４のソースおよびドレインの一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソースおよびドレインの一方は電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジスタ８０４のソースおよびドレインの他方と、トランジスタ８０８のソースおよびドレインの一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲートは電気的に接続されている。また、トランジスタ８０８のソースおよびドレインの他方と、トランジスタ８０６のソースおよびドレインの一方と、トランジスタ８０６のゲートは電源（Ｖ１を与える電源）に電気的に接続されている。また、トランジスタ８０５のソースおよびドレインの他方と、トランジスタ８０６のソースおよびドレインの他方は電気的に接続され、出力端子となっている。
なお、トランジスタ８０４のゲートには、トランジスタ８０４のオン状態とオフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲートには、トランジスタ８０８のオン状態とオフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期期間について説明する。初期期間においては、トランジスタ８０８のゲートに、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソースおよびドレインの他方と電気的に接続されるノード（つまり、トランジスタ８０８のソースおよびドレインの一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲートに電気的に接続されるノード）であるノードＮ５に電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲートに、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでもトランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位（即ち低電位）とする。以上により初期期間が終了する。この時、ノードＮ５とトランジスタ８０４のソースおよびドレインの一方との間に電位差が生じ、また、ノードＮ５とトランジスタ８０８のソースおよびドレインの他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電流が流れる。つまり、オフ電流が発生する。
次に、オフ電流の測定期間について説明する。測定期間においては、トランジスタ８０４のソースおよびドレインの一方の端子の電位（つまりＶ２）、およびトランジスタ８０８のソースおよびドレインの他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方、測定期間中は上記ノードＮ５の電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電流が流れ、時間の経過と共にノードＮ５に保持される電荷量が変動する。そして、ノードＮ５に保持される電荷量の変動に伴ってノードＮ５の電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
上記電位差を付与する初期期間、およびその後の測定期間における各電位の関係の詳細（タイミングチャート）を図８に示す。
初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによってノードＮ５の電位はＶ２すなわち低電位（ＶＳＳ）となる。なお、ノードＮ５に低電位（ＶＳＳ）を与えるのは必須ではない。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによってノードＮ５の電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによってノードＮ５がフローティング状態となり、初期期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＮ５に電流が流れ込み、またはノードＮ５から電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定する時には、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とする。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
上述のようにして電位差を与え、測定が開始されると、時間の経過と共にノードＮ５に保持される電荷量が変動し、これに従ってノードＮ５の電位が変動する。これはトランジスタ８０５のゲートの電位が変動することを意味するから、時間の経過と共に出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔからオフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＮ５の電位ＶＮ５と出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＮ５の電位ＶＮ５を求めることができる。従って、ノードＮ５の電位ＶＮ５は出力電位Ｖｏｕｔの関数として次式のように表すことができる。
また、ノードＮ５の電荷ＱＮ５はノードＮ５の電位ＶＮ５、ノードＮ５に接続される容量ＣＮ５、定数（ｃｏｎｓｔ）を用いて次式のように表される。ここで、ノードＮ５に接続される容量ＣＮ５は容量素子８０２の容量と他の容量の和である。
ノードＮ５を流れる電流ＩＮ５はノードＮ５に流れ込む電荷（またはノードＮ５から流れ出る電荷）の時間微分であるから、ノードＮ５の電流ＩＮ５は次式のように表される。
このように、ノードＮ５に接続される容量ＣＮ５と出力端子の出力電位Ｖｏｕｔから、ノードＮ５の電流ＩＮ５を求めることができる。
以上に示す方法により、トランジスタのオフ電流を測定することができる。
本実施の形態では、高純度化した酸化物半導体を用いてチャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍのトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２の各容量値を１００ｆＦ、１ｐＦ、３ｐＦとした。
なお、本実施の形態に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０ｓｅｃから３００ｓｅｃの範囲ごとに１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは約３００００ｓｅｃとした。
図９に上記電流測定に係る経過時間Ｔｉｍｅと出力電位Ｖｏｕｔとの関係を示す。図９より、時間の経過にしたがって電位が変化している様子が確認できる。
図１０は、上記電流測定によって算出された室温（２５℃）におけるソース−ドレイン電圧Ｖとオフ電流Ｉとの関係を表すものである。図１０から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍ（つまり、４×１０−２０Ａ／μｍ）であることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下（１×１０−２０Ａ／μｍ以下）であることが分かった。
さらに、上記電流測定によって算出された８５℃におけるソース−ドレイン電圧Ｖとオフ電流Ｉとの関係を図１１に示す。図１１から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下（１×１０−１９Ａ／μｍ以下）であることが分かった。
以上、本実施の形態により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さいことが確認された。
＜回路動作例＞
次に、制御回路１００の動作を説明する。本実施の形態では、負荷からのフィードバック信号ＦＢの電圧が設定した値（基準信号Ｒｅｆの電圧）よりも小さい場合に制御回路１００が安定した出力信号を出力する駆動方法について説明する。
フィードバック信号ＦＢがＡＤコンバーター１０２に入力されたら、ＡＤコンバーター１０２は基準信号Ｒｅｆの電圧からフィードバック信号ＦＢの電圧を引いた差分（差電圧）をデジタル信号として出力する。この時、フィードバック信号ＦＢの電圧が基準信号Ｒｅｆの電圧よりも小さいので、ＡＤコンバーター１０２は正の値を出力する（ステップ１）。
次に、ＡＤコンバーター１０２の出力信号は演算処理装置１０４に入力され、演算処理装置１０４はＡＤコンバーター１０２の出力信号とレジスタ１０６の出力信号を合算して出力し、この出力がレジスタ１０６およびレジスタ２０２に保持される。この時、ＡＤコンバーター１０２からの出力は正の値であるため、演算処理装置１０４の出力は増加する（ステップ２）。
次に、レジスタ２０２に保持された演算処理装置１０４の出力信号がデジタルパルス幅変調器２０４に入力される（ステップ３）。
次に、デジタルパルス幅変調器２０４はクロック生成回路２０６のクロックパルスを１からカウントする。そのカウント値がレジスタ２０２に保持された演算処理装置１０４の出力信号の値よりも小さい期間では、デジタルパルス幅変調器２０４から出力端子２３０にＨレベル（高レベル信号）を出力し、逆にカウント値のほうが大きくなるとデジタルパルス幅変調器２０４から出力端子２３０にＬレベル（低レベル信号）を出力する。この時、レジスタ２０２の値が増加されているため、Ｈレベルの期間が長くなることによって図３に示すスイッチが導通する期間が長くなるため、電源からインダクターを介して負荷側へ送られる電力が増加し、負荷の電圧が増加することによってフィードバック信号ＦＢの電圧が大きくなる。そして、さらにカウントが進み、カウント値がある一定以上の値を超えるとカウント値は０にリセットされ、デジタルパルス幅変調器２０４の出力はＬレベルとなり、再びクロックパルスを１からカウントする（ステップ４）。
その後は、ステップ１〜ステップ４のループ処理が繰り返し実行される。
上記のループ処理を繰り返し行うと、制御回路１００全体が定常状態に移行する（ステップ５）。
制御回路１００全体が定常状態に移行すると、つまり、制御回路１００の基準信号Ｒｅｆとフィードバック信号ＦＢの電圧が同じになると、演算処理装置１０４から出力される出力信号は一定になるため、デジタルパルス幅変調器２０４から出力端子２３０に出力されるＨレベルとＬレベルの期間の比率も一定になり、制御回路１００の出力信号を安定して出力することができる。
次に、信号処理回路１２０の電源をＯＦＦにする（ステップ６）。
信号処理回路１２０の電源をＯＦＦにすることで、制御回路１００全体の消費電力を低減することができる。また、演算処理装置１０４から出力された出力信号が、オフ電流が極めて小さいトランジスタを用いたレジスタ１０６に保持されているため、信号処理回路１２０の電源をＯＦＦにしても制御回路１００の出力信号を保持することができる。なお、レジスタ１０６に出力信号を保持するかわりに、プロセッサー１５０の外部にオフ電流が極めて小さいトランジスタを用いた記憶部を設けても良い。
次に、信号処理回路１２０の電源をＯＮにし、制御部からの信号により、保持されている出力信号を演算処理装置１０４に入力し、再び制御回路１００の出力信号を安定して出力する。
また、負荷によるフィードバック信号ＦＢの電圧が設定した値（基準信号Ｒｅｆの電圧）よりも大きい場合においては、ＡＤコンバーター１０２の出力信号の電圧は負の値になり、演算処理装置１０４の出力は減少することで制御回路１００の出力はＬレベルの期間が長くなるため、図３に示すスイッチが導通する期間が短くなり、電源からインダクターを介して負荷側へ送る電力が減少し、負荷の電圧が減少することによってフィードバック信号ＦＢの電圧が小さくなる。
このように、レジスタ１０６の出力が一定のとき、制御回路１００全体を定常状態にして安定した出力信号を出力することができ、かつ、ＡＤコンバーター１０２から出力された出力信号を演算処理装置１０４を介してレジスタ１０６に保持することで、信号処理回路１２０の動作を止めることができ、制御回路１００全体の消費電力を低減することができる。回路に含まれる負荷としては、一定の電圧および電流で駆動されるＬＥＤ照明やＯＬＥＤ照明などが挙げられる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る制御回路３００について、図２を参照して説明する。
＜回路構成例＞
図２には、制御回路３００のブロック図を示す。
制御回路３００は、信号処理回路３２０とパルス幅変調器４２０を有し、信号処理回路３２０はＧｍアンプ３０２とラッチ回路３５０を有し、ラッチ回路３５０はトランジスタ３０４と、ゲート入力端子３０６と、保持回路と位相補償回路を兼ねる位相補償保持回路３７０を有し、パルス幅変調器４２０は、コンパレーター４０２と三角波発生器４０４を有する構成となっている。
なお、位相補償保持回路３７０は容量素子３０８（第１の容量素子）と、抵抗３１０と、容量素子３１２（第２の容量素子）を有する。
Ｇｍアンプ３０２の非反転入力端子（以降、＋端子ともいう）には基準信号Ｒｅｆを出力する配線が、反転入力端子（以降、−端子ともいう）には負荷からのフィードバック信号ＦＢを出力する配線がそれぞれ電気的に接続され、Ｇｍアンプ３０２の出力信号はトランジスタ３０４のソースおよびドレインの一方に入力され、トランジスタ３０４のゲートはゲート入力端子３０６と電気的に接続され、トランジスタ３０４のソースおよびドレインの他方は位相補償保持回路３７０の容量素子３０８の一方の端子、抵抗３１０の一方の端子、およびコンパレーター４０２の非反転入力端子（以降、＋端子ともいう）と電気的に接続される。負荷としては、動作時に電圧および電流が一定な状態になり得るＬＥＤ照明やＯＬＥＤ照明などが挙げられる。
また、容量素子３０８の他方の端子は接地され、抵抗３１０の他方の端子は容量素子３１２の一方の端子と電気的に接続され、容量素子３１２の他方の端子は接地され、コンパレーター４０２の反転入力端子（以降、−端子ともいう）に三角波発生器４０４の信号が入力され、コンパレーター４０２の出力信号は制御回路３００の出力端子４３０（図３に示す電源回路ではＧＳに相当する）に入力される。
基準信号Ｒｅｆは、基準電圧生成回路（図示しない）により出力される。
Ｇｍアンプ３０２は、基準信号Ｒｅｆとフィードバック信号ＦＢとの差分（差電圧）をＧｍ倍して電流として出力する。ここで、「Ｇｍ」は、Ｇｍアンプ３０２内部で用いているトランジスタのコンダクタンス（ｇｍ）と比例関係にある。
トランジスタ３０４は、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下と極めて低いトランジスタ、例えば、ワイドバンドギャップ半導体である酸化物半導体をチャネル領域に有するトランジスタであると好ましい。
位相補償保持回路３７０は、Ｇｍアンプ３０２から出力された出力信号を容量素子に保持する機能、Ｇｍアンプ３０２から出力された出力信号の位相を制御する機能を有する。位相補償保持回路３７０による出力信号の位相の制御により、Ｇｍアンプ３０２またはコンパレーター４０２などの出力信号が発振するのを防ぎ、制御回路３００の動作を安定化させることができる。
コンパレーター４０２の＋端子には、Ｇｍアンプ３０２から出力され、位相補償保持回路３７０により位相の整えられた出力信号が入力され、−端子には三角波発生器４０４から出力される三角波、あるいはノコギリ波の信号が入力される。そして、コンパレーター４０２は、出力する周期が一定であり、かつパルス幅が＋端子に与えられる信号（電圧）の大きさにしたがって変化する矩形波の信号を生成する。なお、コンパレーター４０２は、＋端子に入力される信号の電圧が−端子に入力される信号の電圧より大きい際にＨレベルを、＋端子に入力される信号が−端子に入力される信号より小さい際にＬレベルを、それぞれ矩形波の信号として生成・出力する。コンパレーター４０２から出力された矩形波の信号は出力端子４３０に入力される。
＜回路動作例＞
次に制御回路３００の動作を説明する。本実施の形態では、負荷からのフィードバック信号ＦＢの電圧が設定した値（基準信号Ｒｅｆの電圧）よりも大きい場合に制御回路３００が安定した出力信号を出力する駆動方法について説明する。
まず、トランジスタ３０４はゲート入力端子３０６の信号によって導通（ＯＮ）しているものとする。
フィードバック信号ＦＢがＧｍアンプ３０２に入力されると、Ｇｍアンプ３０２は、基準信号Ｒｅｆの電圧からフィードバック信号ＦＢの電圧を引いた差分（差電圧）をＧｍ倍して電流として出力する。この時、フィードバック信号ＦＢの電圧が基準信号Ｒｅｆの電圧よりも大きいので、Ｇｍアンプ３０２は負の電流を出力する（位相補償保持回路３７０から電流がＧｍアンプ３０２に入力される）（ステップ１）。
次に、Ｇｍアンプ３０２の出力信号（電流）が小さくなったら、それに伴って、位相補償保持回路３７０の電圧も小さくなり、三角波発生器４０４から生成される出力信号がコンパレーター４０２の＋端子に入力される電圧より大きくなる期間が増加するため、パルス波のデューティー比が減少する（ステップ２）。
ここで、「デューティー比」とは、１周期中に占めるＨレベルが継続される期間の割合をいう。
パルス波のデューティー比が減少するため、つまり、コンパレーター４０２から出力端子４３０にＨレベルを出力する期間が短くなるため、図３に示すスイッチが導通する期間が短くなり、電源からインダクターを介して負荷側へ送る電力が減少し、フィードバック信号ＦＢが小さくなる（ステップ３）。
その後は、ステップ１〜ステップ３のループ処理が繰り返し実行される。
上記のループ処理を繰り返し行うと、制御回路３００全体が定常状態に移行する（ステップ４）。
制御回路３００全体が定常状態に移行すると、つまり、制御回路３００の基準信号Ｒｅｆとフィードバック信号ＦＢの電圧が同じになると、Ｇｍアンプ３０２から出力される出力信号は一定になるため、コンパレーター４０２から出力端子４３０に出力されるＨレベルとＬレベルの期間の比率も一定になり、制御回路３００の出力信号を安定して出力することができる。
制御回路３００全体が定常状態になると安定した出力信号を出力することができる。次に、ゲート入力端子３０６の信号によってトランジスタ３０４は非導通（ＯＦＦ）状態になり、ラッチ回路３５０にＧｍアンプ３０２から出力された出力信号が保持される（ステップ５）。
トランジスタ３０４では、酸化物半導体をチャネル領域に用いたトランジスタを用いる。当該トランジスタのオフ電流は極めて小さいため、トランジスタ３０４を非導通状態とすることでＧｍアンプ３０２から出力された出力信号の電位を一定またはほぼ一定に維持することが可能である。これにより、ラッチ回路３５０において正確なデータの保持が可能となる。
次に、信号処理回路３２０の電源をＯＦＦにする（ステップ６）。
信号処理回路３２０の電源をＯＦＦにすることで、制御回路３００全体の消費電力を低減することができる。また、Ｇｍアンプ３０２から出力された出力信号がラッチ回路３５０に保持されているため、信号処理回路３２０の電源をＯＦＦにしても出力信号を保持することができる。
次に、信号処理回路３２０の電源をＯＮすることにより、保持されている出力信号をコンパレーター４０２に入力し、再び制御回路３００の出力信号を安定して出力する。
また、負荷からのるフィードバック信号ＦＢの電圧が設定した値（基準信号Ｒｅｆの電圧）よりも小さい場合においては、Ｇｍアンプ３０２は、基準信号Ｒｅｆの電圧からフィードバック信号ＦＢの電圧を引いた差分（差電圧）をＧｍ倍して電流として出力し、三角波発生器４０４から生成される出力信号がＧｍアンプ３０２の出力信号より大きくなる期間を減少させる（パルス波のデューティー比を増加させる）ことで、コンパレーター４０２から出力端子４３０にＨレベルを出力する期間が長くなるため、図３に示すスイッチが導通する期間が長くなり、電源からインダクターを介して負荷側へ送る電力が増加し、フィードバック信号ＦＢの電圧が大きくなる。
このように、制御回路３００全体を定常状態にして安定した出力信号を出力することができ、かつ、Ｇｍアンプ３０２から出力された出力信号をラッチ回路３５０に保持することで、信号処理回路３２０の動作を止めることができ、制御回路３００全体の消費電力を低減することができる。回路に含まれる負荷としては、一定の電圧および電流で駆動されるＬＥＤ照明やＯＬＥＤ照明などが挙げられる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明に適用することができるトランジスタの作製方法の一例について図４および図５を参照して説明する。図４はトランジスタの断面構造の概略の一例を示す図である。図４においては、半導体基板に設けられたトランジスタ上にオフ電流の小さいトランジスタが形成されている。半導体基板には、ｐチャネル型トランジスタとｎチャネル型トランジスタの双方が含まれていてもよいし、一方のみが設けられていてもよい。
半導体基板にトランジスタを形成した後に、この上にオフ電流の小さいトランジスタを形成する。すなわち、トランジスタが設けられた半導体基板５００を基板として、該基板上にオフ電流の小さいトランジスタを形成する。オフ電流の小さいトランジスタとしては、酸化物半導体をチャネル領域に用いたトランジスタが挙げられる。
半導体基板５００は、ソース領域およびドレイン領域として機能する高濃度不純物領域５０１、低濃度不純物領域５０２、ゲート絶縁膜５０３、ゲート電極５０４、層間絶縁膜５０５を有する（図４参照）。
酸化物半導体をチャネル領域に用いたトランジスタ５１０は、半導体基板５００上に設けられた酸化物半導体膜５１１と、酸化物半導体膜５１１に接して離間して設けられたソース電極５１２ａおよびドレイン電極５１２ｂと、酸化物半導体膜５１１の少なくともチャネル領域上に設けられたゲート絶縁膜５１３と、酸化物半導体膜５１１に重畳してゲート絶縁膜５１３上に設けられたゲート電極５１４ａと、を有する（図５（Ｄ）参照）。なお、図示していないがゲート電極５１４ａと電極５１４ｂは電気的に接続され、ゲート電極５０４と電極５１４ｂは電気的に接続されている。
まず、層間絶縁膜５０５上に酸化物半導体膜５１１を形成する（図５（Ａ）参照）。
層間絶縁膜５０５は、酸化物半導体膜５１１の下地絶縁膜としても機能する。層間絶縁膜５０５は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いることができる。
なお本明細書中において、酸化窒化シリコンなどの「酸化窒化物」とは、窒素よりも酸素の含有量が多いものをいう。また、窒化酸化シリコンなどの「窒化酸化物」とは、酸素よりも窒素の含有量が多いものをいう。
層間絶縁膜５０５は、加熱処理により酸素を放出する絶縁膜（酸素供給膜）を用いると好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、５２０℃まで加熱した際、酸素原子に換算された酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析による酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析による気体の放出量は、その気体イオンに由来するピークの面積に比例する。このため、試料のピークの面積と標準試料のピーク面積との比により、気体の放出量を計算することができる。標準試料のピークの面積は、所定の原子密度を有する試料から放出された気体のイオンに由来するピーク面積に対する原子密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料である絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、下記数式で求めることができる。ここで、ＴＤＳ分析で質量電荷比（Ｍ／ｚ）が３２で検出されるイオンの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてはＣＨ３ＯＨが挙げられるが、存在する可能性が低いため無視することができる。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極めて小さいため考慮しない。
ＮＨ２は標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は標準試料を用いて検出された水素イオンのピーク面積である。ここで、標準試料の基準値をＮＨ２／ＳＨ２とする。ＳＯ２は絶縁膜を用いて検出された酸素イオンのピーク面積である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。上記数式の詳細に関しては、特開平６−２７５６９７号公報を参照する。なお、測定は、例えば電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて行うことができる。
ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。定数αは酸素分子のイオン化率を含むため、酸素分子の放出量から酸素原子の放出量を見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
酸素供給膜の水素濃度が７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合、トランジスタの初期特性のバラツキが増大し、トランジスタの電気特性のＬ長依存性が増大し、さらに外部ストレスによって大きく劣化するため、酸素供給膜である絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。なお、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
酸素供給膜を用いることにより、酸化物半導体膜を化学量論組成とほぼ一致させる、または化学量論組成より酸素を多くすることができる。例えば、酸化物半導体膜の化学量論組成がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］である場合、ＩＧＺＯに含まれる酸素の原子数比は４、あるいは４より大きくすることができる。
層間絶縁膜５０５はスパッタリング法またはＣＶＤ法などにより形成すればよいが、好ましくはスパッタリング法を用いて形成する。層間絶縁膜５０５として酸化シリコン膜を形成する場合には、ターゲットとして石英（好ましくは合成石英）ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
層間絶縁膜５０５を形成した後、酸化物半導体膜５１１を形成する前に、第１の加熱処理を行う。第１の加熱処理は、層間絶縁膜５０５中に含まれる水および水素を除去するための工程である。第１の加熱処理の温度は、層間絶縁膜５０５中に含まれる水および水素が脱離する温度（脱離量がピークとなる温度）以上、かつ半導体基板５００の変質または変形する温度未満とするとよく、例えば４００℃以上７５０℃以下とし、後に行う第２の加熱処理よりも低い温度とすればよい。
酸化物半導体膜５１１を形成した後、第２の加熱処理を行う。第２の加熱処理は、層間絶縁膜５０５を酸素の供給源として酸化物半導体膜５１１に酸素を供給する工程である。ただし、第２の加熱処理を行うタイミングはこれに限定されず、酸化物半導体膜５１１を加工した後に行ってもよい。
なお、第２の加熱処理は窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガス雰囲気中で行い、該雰囲気中に、水素、水、水酸基を有する化合物、または水素化物などが含まれていないことが好ましい。または、これらのガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、第２の加熱処理の条件、または酸化物半導体膜５１１の材料によっては、酸化物半導体膜５１１が結晶化され、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上または８０％以上の微結晶層となる。逆に、結晶成分を含まない非晶質となる場合もある。また、非晶質層中に微結晶（結晶粒径１ｎｍ以上２０ｎｍ以下）が混在することもある。
酸化物半導体膜５１１は、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍに変えてＧｅを用いることもできる。
ここで、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料で表される酸化物半導体は、Ｉｎの濃度が高いほどキャリア移動度およびキャリア密度が高くなり、導電率の高い酸化物半導体となる。
以下では、酸化物半導体膜の構造について説明する。酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳで膜は結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を試料面と平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において金属原子が層状に配列していることを確認できる。金属原子の各層はＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状を有しており、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を試料面と垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において金属原子が三角形状または六角形状に配列していることが確認できる。しかしながら、異なる結晶部間で金属原子の配列に規則性は見られない。
これらの断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対してＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークはＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対してｃ軸に垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークはＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対しＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は結晶のａｂ面に平行な面を有している。
なお、結晶部はＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸はＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えばＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部がＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部にｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜などを含む積層膜であってもよい。
また、酸化物半導体膜は成膜直後において、化学量論組成より酸素が多い状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、酸素ガスの含有量が高い成膜ガスを用いて成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。このような条件下では、成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
また、酸化物半導体膜５１１は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜５１１を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成に大きなエネルギーを必要とするため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して酸素欠損が生じにくく、安定した特性を備える。
従って、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとし、ゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとすると、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜５１１の応力が緩和され、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体膜５１１を３層以上の積層構造とし、複数の結晶性酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。
また、酸化物半導体膜５１１を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素を添加してもよい。酸素の添加は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
各酸化物半導体膜の形成毎に酸素を添加することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
次に、酸化物半導体膜５１１上に接して離間して設けられたソース電極５１２ａおよびドレイン電極５１２ｂを形成する（図５（Ｂ）参照）。
ソース電極５１２ａおよびドレイン電極５１２ｂは、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または導電性を与える不純物元素が添加されたシリコン膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極５１２ａおよびドレイン電極５１２ｂとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。
次に、少なくとも酸化物半導体膜５１１のチャネル領域上にゲート絶縁膜５１３を形成し、ゲート絶縁膜５１３の形成後に開口部を形成する（図５（Ｃ）参照）。該開口部はゲート電極５０４と重畳する部分に形成する。
ゲート絶縁膜５１３は、例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなどの絶縁性材料を用い、高密度プラズマを用いた成膜方法によって形成すればよい。なお、ゲート絶縁膜５１３は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、高密度なプラズマの使用により、ゲート絶縁膜５１３に対するプラズマダメージを低減することができる。したがって、ゲート絶縁膜５１３中の未結合手に由来する欠陥を低減することが可能となり、この後形成される酸化物半導体との界面を極めて良好にすることができる。
また、ゲート絶縁膜５１３を絶縁性酸化物で形成とすると、酸素をチャネル領域に供給して酸素欠損を埋めることができるため好ましい。特に酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。すなわち、層間絶縁膜５０５の材料として例示列挙したものを用いることが好ましい。たとえば、ゲート絶縁膜５１３の酸化物半導体膜５１１と接する部分を酸化シリコンにより形成すると、酸化物半導体膜５１１に酸素を拡散させることができ、トランジスタの低抵抗化を防止することができる。
なお、ゲート絶縁膜５１３として、ハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ、ｘ＞０、ｙ＞０）、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのｈｉｇｈ−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウムあるいは酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁膜５１３を積層構造とする場合であっても、酸化物半導体膜５１１に接する部分は、絶縁性酸化物であることが好ましい。
ゲート絶縁膜５１３は、スパッタリング法により形成しても良い。また、ゲート絶縁膜５１３の厚さは、１ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。ゲート絶縁膜５１３の厚さを５ｎｍ以上とすると、ゲートリーク電流を特に小さくすることができる。
ここで、さらに不活性ガス雰囲気下、または酸素ガス雰囲気下で第３の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。第３の加熱処理により、酸化物半導体膜５１１中に残留する水素若しくは水分をゲート絶縁膜５１３に拡散させることができる。さらには、ゲート絶縁膜５１３から酸化物半導体膜５１１に酸素を供給することができる。
また、第３の加熱処理は、酸化物半導体膜５１１上にゲート絶縁膜５１３を形成した後のみならず、ゲート電極５１４ａおよび電極５１４ｂとなる導電膜を形成した後に行ってもよい。
次に、ゲート絶縁膜５１３上に導電膜を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことにより、ゲート電極５１４ａおよび電極５１４ｂを形成する。（図５（Ｄ）参照）。
ゲート電極５１４ａおよび電極５１４ｂは、ソース電極５１２ａおよびドレイン電極５１２ｂと同様の材料および方法により形成すればよい。
以上、説明したように、図４に示す、半導体基板に設けられたトランジスタ上に酸化物半導体をチャネル領域に用いたトランジスタを作製することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 制御回路
１０２ ＡＤコンバーター
１０４ 演算処理装置
１０６ レジスタ
１２０ 信号処理回路
１５０ プロセッサー
２０２ レジスタ
２０４ デジタルパルス幅変調器
２０６ クロック生成回路
２２０ パルス幅変調器
３００ 制御回路
３０２ Ｇｍアンプ
３０４ トランジスタ
３０６ ゲート入力端子
３０８ 容量素子
３１０ 抵抗
３１２ 容量素子
３２０ 信号処理回路
３５０ ラッチ回路
３７０ 位相補償保持回路
４０２ コンパレーター
４０４ 三角波発生器
４２０ パルス幅変調器
５００ 半導体基板
５０１ 高濃度不純物領域
５０２ 低濃度不純物領域
５０３ ゲート絶縁膜
５０４ ゲート電極
５０５ 層間絶縁膜
５１０ トランジスタ
５１１ 酸化物半導体膜
５１２ａ ソース電極
５１２ｂ ドレイン電極
５１３ ゲート絶縁膜
５１４ａ ゲート電極
５１４ｂ 電極
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ

Claims (8)

  1. ＡＤコンバーターと、プロセッサーと、を有し、
    前記プロセッサーは、演算処理装置と、第１のレジスタと、を有し、
    前記ＡＤコンバーターに、基準信号と、負荷からのフィードバック信号と、が入力され、
    前記演算処理装置に、前記ＡＤコンバーターの出力信号と、前記第１のレジスタの出力信号と、が入力され、
    前記第１のレジスタに、前記演算処理装置の出力信号が入力され、
    前記第１のレジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタを有し、
    前記基準信号と前記フィードバック信号の電圧が同じになるときに電源をオフとする機能を有する信号処理回路。
  2. 請求項１において、
    前記シリコンよりもバンドギャップが大きい半導体材料は、酸化物半導体である信号処理回路。
  3. 請求項１または請求項２において、
    前記シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタは、８５℃で、ソース−ドレイン間の電圧が３．１Ｖの条件において、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下である信号処理回路。
  4. 請求項１乃至３のいずれか一において、
    前記負荷は、ＬＥＤ照明またはＯＬＥＤ照明である信号処理回路。
  5. 信号処理回路と、パルス幅変調器と、を有し、
    前記信号処理回路は、ＡＤコンバーターと、プロセッサーと、を有し、
    前記プロセッサーは、演算処理装置と、第１のレジスタと、を有し、
    前記パルス幅変調器は、第２のレジスタを有するデジタルパルス幅変調器と、クロック生成回路と、を有し、
    前記ＡＤコンバーターに、基準信号と、負荷からのフィードバック信号と、が入力され、
    前記演算処理装置に、前記ＡＤコンバーターの出力信号と、前記第１のレジスタの出力信号と、が入力され、
    前記第１のレジスタ及び前記第２のレジスタに、前記演算処理装置の出力信号が入力され、
    前記デジタルパルス幅変調器に前記クロック生成回路の信号が入力され、
    前記第１のレジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタを有し、
    前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記信号処理回路の電源をオフとする機能を有する制御回路。
  6. 請求項５において、
    前記シリコンよりもバンドギャップが大きい半導体材料は、酸化物半導体である制御回路。
  7. 請求項５または請求項６において、
    前記シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタは、８５℃で、ソース−ドレイン間の電圧が３．１Ｖの条件において、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下である制御回路。
  8. 請求項５乃至７のいずれか一において、
    前記負荷は、ＬＥＤ照明またはＯＬＥＤ照明である制御回路。
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