JP6164712B1 - フラッシュメモリ - Google Patents

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Abstract

【課題】 ＳＦＤＰデータの高速読み出しが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】 フラッシュメモリは、メモリセルアレイと、メモリセルアレイから読み出されたデータを保持する第１のラッチ回路Ｌ１と、第１のラッチ回路Ｌ１から転送されたデータを保持可能な第２のラッチ回路Ｌ２とを含むページバッファ／センス回路１７０と、コントローラ１５０とを含む。コントローラ１５０は、電源投入直後またはリセット直後に、メモリセルアレイのブロック０／ページ０のデータを第２のラッチ回路Ｌ２に保持させ、ＳＦＤＰデータを第１のラッチ回路Ｌ１に保持させる。そして、入力されるコマンドに応じて、ＳＦＤＰデータまたはブロック０／ページ０のデータをシリアル出力する。【選択図】 図６

Description

本発明は、ＮＡＮＤ型フラッシュメモリに関し、特に、ＳＦＤＰ（Serial Flash Discoverable Parameter）読出しに関する。
ＮＡＮＤ型フラッシュメモリでは、集積度が年々増加し、不良または欠陥のない記憶素子を製造することは難しい。このため、メモリチップ上には、製造工程中に発生する記憶素子の物理的な欠陥を見かけ上救済するための冗長スキームが利用される。例えば、ある冗長スキームでは、冗長メモリを設けることで、物理的な欠陥のある記憶素子を救済している。また、冗長メモリによる物理的な救済以外に、ソフトエラー対策として誤り検出訂正回路（ＥＣＣ：Error Checking Correction）がある。
特許文献１のＮＡＮＤ型フラッシュメモリは、キャッシュレジスタを２つの部分から構成し、一方のキャッシュレジスタからデータを出力すると同時に、他方のキャッシュレジスタのデータの誤り訂正符号演算を行うことで、誤り訂正符号演算の遅延を出力から取り除き、高速の読出しを可能にしている。
特開２０１３−２３５６４２号公報
ＳＰＩ（Serial Peripheral Interface）機能を搭載するＮＯＲ型フラッシュメモリでは、ユーザーがプログラムに利用することができないアドレス空間に、デバイスＩＤ、機能、コンフィギュレーション情報等のパラメータ（以下、便宜上、ＳＦＤＰデータまたはパラメータデータという）を格納し、外部からＳＦＤＰデータの読出しが可能である。ＮＯＲ型フラッシュメモリは、その構造上、読出し速度が速く、ＳＦＤＰ読出しは、待ち時間なし（”No Latency”）または非常に短いアクセス遅延時間でＳＦＤＰデータをシリアルクロックＳＣＫに同期して出力させることができる。
一方、ＮＡＮＤ型フラッシュメモリにもＳＰＩ機能を搭載するものがあり、このようなＮＡＮＤ型フラッシュメモリには、ＮＯＲ型フラッシュメモリのＳＦＤＰ読出しとの互換性が求められる。しかしながら、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリと異なり、メモリアレイからのデータ読出し速度が遅いため、待ち時間なしでＳＦＤＰデータを出力することは難しい。
本発明は、このような課題を解決するものであり、デバイスに関するパラメータデータを遅延時間なしもしくはごく短い遅延時間で読み出しが可能なＮＡＮＤ型フラッシュメモリとその読出し方法を提供することを目的とする。
本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、メモリセルアレイから読み出されたデータを保持する第１のデータ保持部と、第１のデータ保持部から転送されたデータを保持可能な第２のデータ保持部とを有するページバッファを含み、第２のデータ保持部に保持されたデータを外部クロックに応答して出力可能なフラッシュメモリにおいて、電源投入直後またはリセット直後、メモリセルアレイの特定ページに記憶されたデータを第２のデータ保持部に保持し、かつユーザーによりプログラム使用できない領域に記憶されたデバイスに関するパラメータデータを第１のデータ保持部に保持し、入力されるコマンドに応じて、パラメータデータまたは特定ページのデータの読出しを制御する。
好ましくは前記パラメータデータを読出すコマンドが入力された場合、第１のデータ保持部に保持されたパラメータデータを第２のデータ保持部に転送する。好ましくは前記特定ページを読出すコマンドが入力された場合、第２のデータ保持部に保持された特定ページのデータを出力する。
本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、メモリセルアレイから読み出されたデータを保持する第１のデータ保持部と、第１のデータ保持部から転送されたデータを保持可能な第２のデータ保持部とを有するページバッファを含み、第２のデータ保持部に保持されたデータを外部クロックに応答して出力可能なフラッシュメモリにおいて、電源投入直後またはリセット直後、ユーザーによりプログラム使用できない領域に記憶されたパラメータデータを第２のデータ保持部に保持し、かつメモリアレイの特定ページに記憶されたデータを第１のデータ保持部に保持し、特定ページのデータの読出し期間中に、前記パラメータデータをＥＣＣ処理し、入力されるコマンドに応じて、パラメータデータまたは特定ページのデータの読出しを制御する。
好ましくはパラメータデータを読出すコマンドが入力された場合、第２のデータ保持部に保持されたＥＣＣ処理済みのパラメータデータを出力する。好ましくは特定ページを読出すコマンドが入力された場合、第１のデータ保持部に保持されたデータを第２のデータ保持部に転送する。
本発明に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイと、メモリセルアレイから読み出されたデータを保持する第１のデータ保持部と、第１のデータ保持部から転送されたデータを保持可能な第２のデータ保持部とを有するページバッファと、第２のデータ保持部に保持されたデータを外部に読出すための制御を行う読出し制御手段とを有し、前記読出し制御手段は、電源投入直後またはリセット直後に、メモリセルアレイの特定ページに記憶されたデータを第２のデータ保持部に保持させ、かつユーザーによりプログラム使用できない領域に記憶されたパラメータデータを第１のデータ保持部に保持させ、入力されるコマンドに応じて、パラメータデータまたは特定ページのデータの読出しを制御する。
本発明に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイと、メモリセルアレイから読み出されたデータを保持する第１のデータ保持部と、第１のデータ保持部から転送されたデータを保持する第２のデータ保持部とを有するページバッファと、第２のデータ保持部に保持されたデータをＥＣＣ処理可能なＥＣＣ処理手段と、第２のデータ保持部に保持されたデータを外部に読出すための制御を行う読出し制御手段とを有し、 前記読出し制御手段は、電源投入直後またはリセット直後に、ユーザーによりプログラム使用できない領域に記憶されたパラメータデータを第２のデータ保持部に保持させ、かつメモリセルアレイの特定ページに記憶されたデータを第１のデータ保持部に保持する間に、前記パラメータデータをＥＣＣ処理させ、入力されるコマンドに応じて、パラメータデータまたは特定ページのデータの読出しを制御する。
本発明によれば、電源投入後またはリセット後の動作開始までの期間を利用してメモリセルアレイからデバイスに関するパラメータデータをページバッファに保持するようにしたので、パラメータデータを遅延時間なしでまたは非常に短時間で読出すことができる。また、ＮＯＲ型フラッシュメモリのパラメータデータの読出し機能に互換性を持たせることができる。
本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。 メモリセルアレイのブロック内のＮＡＮＤストリングの構成を示す回路図である。 ＮＡＮＤ型フラシュメモリの動作時に印加されるバイアス電圧を示すテーブルである。 ページバッファ／センス回路の第１のラッチ回路および第２のラッチ回路の動作を説明する図である。 本発明の第１の実施例に係るＳＦＤＰ読出し動作のフローである。 本発明の第１の実施例における第１のラッチ回路および第２のラッチ回路に保持されるデータの遷移を示す図である。 本発明の第２の実施例に係るＳＦＤＰ読出し動作のフローである。 本発明の第２の実施例における第１のラッチ回路および第２のラッチ回路に保持されるデータの遷移を示す図である。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、説明を分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。
図１は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、メモリアレイ１１０にプログラムするデータやそこから読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１４０と、外部ホスト装置からのコマンドデータや制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。
メモリアレイ１１０は、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。ＮＡＮＤストリングは、基板表面に形成された２次元アレイ状であってもよいし、基板表面上に形成された半導体層を利用する３次元アレイ状であってもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
１つのブロックには、図２に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングＮＵが複数形成される。図の例では、１つのブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。ストリングユニットＮＵは、直列に接続された複数のメモリセル(図の例では６４個)と、一方の端部であるメモリセルのドレイン側に接続されたビット線側選択トランジスタと、メモリセルのソース側に接続されたソース線側選択トランジスタとを含む。ビット線側選択トランジスタのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタのソースは、共通のソース線SLに接続される。
図３は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ＮＡＮＤストリングのビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
ＥＣＣ回路１３０は、コマンドまたは出荷時の設定等によりイネーブルまたはディスエーブルにすることが可能である。オンチップＥＣＣ機能がイネーブルされた場合、ＥＣＣ回路１３０は、プログラム動作時に入出力バッファ１２０を介して入力されるプログラムデータがページバッファ／センス回路１７０にロードされると、ページバッファ／センス回路１７０から転送されたデータを演算し、誤り訂正符号を生成する。ＥＣＣの演算は、例えば、パリティチェック、ハミングコードやリード・ソロモンなどの公知の手法によって行われ、入力されたｋビットまたはｋバイトのデータをｐ＝ｋ＋ｑに変換する。「ｑ」は、データの誤り検出訂正に必要な誤り訂正符号またはパリティビットである。ＥＣＣ回路１３０は、生成した誤り訂正符号をページバッファ／センス回路１７０のスペア領域に格納する。こうして、ページバッファ／センス回路１７０にセットされたデータと誤り訂正符号がメモリアレイ１１０の選択ページにプログラムされる。
一方、読出し動作時、メモリアレイ１１０の選択ページから読み出されたデータがページバッファ／センス回路１７０に保持されると、ＥＣＣ回路１３０は、ページバッファ／センス回路１７０から転送されたデータおよび誤り訂正符号に基づき読出しデータの誤りの検出を行い、誤りが検出された場合には訂正したデータをページバッファ／センス回路１７０にセットする。そして、ページバッファ／センス回路１７０に保持されたデータが入出力バッファ１２０を介して外部に出力される。
次に、ページバッファ／センス回路１７０に含まれるラッチ回路の詳細について説明する。図４に示すように、ページバッファ／センス回路１７０は、メモリセルアレイから読み出されたデータを保持したり、メモリセルアレイにプログラムするデータを保持する第１のラッチ回路Ｌ１と、第１のラッチ回路Ｌ１と双方向のデータ転送が可能である第２のラッチ回路Ｌ２とを有する。第１のラッチ回路Ｌ１は、１ページ分のデータ（例えば、２ＫＢ）を保持することが可能であり、第１のラッチ回路Ｌ１は、第１のキャッシュ部分Ｃ０（例えば、１ＫＢ）と第２のキャッシュ部分Ｃ１（例えば、１ＫＢ）とを備える。
第２のラッチ回路Ｌ２も同様に、１ページ分のデータを保持することが可能であり、第１のキャッシュ部分Ｃ０と第２のキャッシュ部分Ｃ１とを備える。第１のラッチ回路Ｌ１と第２のラッチ回路Ｌ２との間には、図示しない転送回路が設けられ、当該転送回路を介して第１のラッチ回路Ｌ１と第２のラッチ回路Ｌ２との間で双方向のデータ転送が可能になる。第１のラッチ回路Ｌ１および第２のラッチ回路Ｌ２のそれぞれの第１のキャッシュ部分Ｃ０と第２のキャッシュ部分Ｃ１は、それぞれ独立してデータの保持やデータの転送を行うことができる。例えば、第１のラッチ回路Ｌ１の第１のキャッシュ部分Ｃ０が保持するデータを第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０に転送したり、第１のラッチ回路Ｌ１の第２のキャッシュ部分Ｃ１が保持するデータを第２のラッチ回路Ｌ２の第２のキャッシュ部分Ｃ１に転送することができる。
また、第２のラッチ回路Ｌ２、ＥＣＣ回路１３０、および入出力バッファ１２０との間には、双方向のデータ転送を行う第１の転送回路１３２と第２の転送回路１３４とが設けられる。第１の転送回路１３２は、第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０とＥＣＣ回路１３０および入出力バッファ１２０との間でのデータ転送を可能にし、第２の転送回路１３４は、第２のラッチ回路Ｌ２の第２のキャッシュ部分Ｃ１とＥＣＣ回路１３０および入出力バッファ１２０との間でのデータ転送を可能にする。
第１の転送回路１３２が第１のキャッシュ部分Ｃ０のデータをＥＣＣ回路１３０に転送するとき、第２の転送回路１３４は、第２のキャッシュ部分Ｃ１のデータを入出力バッファ１２０に転送可能であり、これとは反対に、第１の転送回路１３２が第１のキャッシュ部分Ｃ０のデータを入出力バッファ１２０に転送するとき、第２の転送回路１３４が第２のキャッシュ部分Ｃ１のデータをＥＣＣ回路１３０に転送可能である。すなわち、第２のラッチ回路Ｌ２の半ページのデータを出力する間に残りの半ページのデータをＥＣＣ処理することで、ＥＣＣ済みのページデータを連続的に出力させることができる。
フラッシュメモリ１００のシリアルインターフェース機能として、入出力バッファ１２０は、外部のシリアルクロック信号ＳＣＫに同期してシリアル入力およびシリアル出力することができる。シリアル入力またはシリアル出力されるビット幅は、×１、×２、×４、×８など任意である。
次に、本実施例によるＳＦＤＰデータの読出しについて説明する。本実施例のフラッシュメモリ１００は、ＳＦＤＰの読出しコマンドに対応しており、外部ホスト装置からＳＦＤＰの読出しコマンドが入力されたとき、ＳＦＤＰの読出しを行う。ＳＦＤＰは、デバイスＩＤ、機能およびコンフィギュレーション等のデバイスに関するパラメータデータであり、当該パラメータデータは、ユーザーによってプログラムに利用されないアドレス空間に記憶される。
通常、このようなＳＦＤＰデータは、フラッシュメモリ１００の電源投入直後、またはフラッシュメモリ１００をリセットしたときに外部ホスト装置によって利用される。言い換えれば、フラッシュメモリ１００の動作中においてＳＦＤＰデータの読出しが行われることは一般的ではない。そこで、本実施例では、フラッシュメモリの電源投入直後、またはリセット直後に、ＳＦＤＰデータの読出しを可能にする。電源投入直後、またはリセット直後、フラッシュメモリが動作を開始するまでの期間内に、ＳＦＤＰデータを格納するアドレス空間からＳＦＤＰデータを自動的に読出し、これをページバッファ１７０にセットしておけば、フラッシュメモリの動作直後からレンテンシィがゼロまたは非常に短い遅延時間で、ＳＦＤＰデータを読み出すことができる。これにより、ＮＯＲ型フラッシュメモリにおいて要求されるＳＦＤＰデータの読出し時間に対して互換性を持たせることができる。
しかしながら、ＮＡＮＤ型フラッシュメモリでは、電源投入直後またはリセット直後、メモリセルアレイ１１０の特定ブロックの特定ページのデータ（例えば、ブロック０／ページ０のデータ）を即座に出力させなければならない仕様がある。この仕様が実行される場合には、ブロック０／ページ０のデータがページバッファ／センス回路１７０の第２のラッチ回路Ｌ２にセットされるため、ＳＦＤＰデータを第２のラッチ回路Ｌ２にセットすることができない。以下、このような電源投入直後またはリセット直後に特定ブロックの特定ページから読み出されるデータを、便利上、「初期データ」という。
そこで第１の実施例では、電源投入直後またはリセット直後に、初期データとＳＦＤＰデータとが競合しないように調整を図る。すなわち、第２のラッチ回路Ｌ２に初期データをセットし、第１のラッチ回路Ｌ１にＳＦＤＰデータをセットし、次に入力されるコマンドに応じて、ＳＦＤＰデータまたは初期データの読出しを制御する。
図５に、第１の実施例による読出し動作のフローを示す。また、図６に、第１のラッチ回路Ｌ１と第２のラッチ回路Ｌ２が保持するデータの遷移を示す。先ず、図６（Ａ）に第１のラッチ回路Ｌ１と第２のラッチ回路Ｌ２の初期状態を示す。図の例では、１ページのデータサイズを２ＫＢとし、第１のラッチ回路Ｌ１および第２のラッチ回路Ｌ２がそれぞれ２ＫＢのデータを保持できるものとし、第１のキャッシュ部分Ｃ０および第２のキャッシュ部分Ｃ１は、それぞれ１／２ページ、すなわち１ＫＢのデータを保持できるものとする。また、ＳＦＤＰデータは、１／２ページ以下、つまり１ＫＢ以下であり、例えば、２５６Ｂである。
コントローラ１５０は、フラッシュメモリ１００に電源が投入されたとき、あるいはリセットコマンドが実行されたとき（Ｓ１００）、ＳＦＤＰデータまたは初期データを読出すシーケンスを実行する。電源投入直後またはリセット直後に、コントローラ１５０は、例えば、メモリセルアレイ１１０のブロック０／ページ０から初期データＰ０を読み出させる。読出された初期データＰ０は、第１のラッチ回路Ｌ１の第１および第２のキャッシュ部分Ｃ０、Ｃ１に保持される。この様子を図６（Ｂ）に示す。
特定ページの初期データを読み出すと、次に、コントローラ１５０は、第１のラッチ回路Ｌ１の初期データＰ０を第２のラッチ回路Ｌ２に転送させ、転送が終了するや否や、ＳＦＤＰ空間のページからＳＦＤＰデータを読み出させる。読み出されたＳＦＤＰデータは、第１のラッチ回路Ｌ１の第１のキャッシュ部分Ｃ０に保持される（Ｓ１２０）。もし、初期データＰ０のＥＣＣ処理が望まれる場合には、ＳＦＤＰデータがメモリセルアレイから読み出される期間中に、第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０の初期データＰ０がＥＣＣ処理され、それが終わると、第２のキャッシュ部分Ｃ１の初期データＰ０がＥＣＣ処理される（この場合、メモリセルアレイからの読出し期間＞１ページのデータのＥＣＣ処理時間である）。この様子を図６（Ｃ）に示す。
次に、コントローラ１５０は、入力されるコマンドを判定する（Ｓ１３０）。もし、初期データの読出しコマンドが入力されたならば、コントローラ１５０は、第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０の初期データＰ０を入出力バッファ１２０へ転送する。転送された初期データＰ０は、外部のシリアルクロックＳＣＫに同期して外部に出力される（Ｓ１４０）。次に、第２のラッチ回路Ｌ２の第２のキャッシュ部分Ｃ１の初期データＰ０がシリアルクロックＳＣＫに同期してシリアル出力される。この様子を図６（Ｄ）に示す。なお、外部ホスト装置から先頭の読出し列アドレスが入力された場合には、その列アドレスから初期データがシリアル出力される。
一方、ＳＦＤＰ読出しコマンドが入力された場合、コントローラ１５０は、当該コマンドに応答して転送パルスを生成し、当該転送パルスにより第１のラッチ回路Ｌ１の第１のキャッシュ部分Ｃ０に保持されたＳＦＤＰデータを第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０に転送する（Ｓ１５０）。そして、第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０に保持されたＳＦＤＰデータが入出力バッファ１２０へ転送され、外部のシリアルクロックＳＣＫに同期してシリアル出力される。この様子を図６（Ｅ）に示す。
このように本実施例によれば、電源投入直後またはリセット直後の動作開始期間を利用して、メモリセルアレイからＳＦＤＰデータおよび特定ページの初期データをページバッファ１７０にセットするようにしたので、動作開始直後から入力コマンドに応じてＳＦＤＰデータまたはページ０のデータを事実上遅延時間なし（”No Latency”）で読み出すことができる。
なお、上記の読出し動作において、初期データの読出しコマンドが入力された後に、ＳＦＤＰの読出しコマンドが入力された場合、第２のラッチ回路Ｌ２の第２のキャッシュ部分Ｃ１の残り半分の初期データＰ０が出力されている期間中に、第１のラッチ回路Ｌ１の第１のキャッシュ部分Ｃ０のＳＦＤＰデータが第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０に転送され（初期データに上書きされ）、第２のキャッシュ部分Ｃ１の初期データＰ０の出力後に、第１のキャッシュ部分Ｃ０のＳＦＤＰデータを連続的に出力することができる。この様子を図６（Ｆ）に示す。この場合も、メモリセルアレイからＳＦＤＰデータを読み出す場合と比較して、非常に短い遅延時間でＳＦＤＰデータを出力させることができる。また、第２のキャッシュ部分Ｃ１から初期データＰ０の出力中に、ＳＦＤＰデータのＥＣＣ処理を行うことも可能である（この場合、第２のキャッシュ部分Ｃ１の初期データＰ０の出力期間＞第１のキャッシュ部分Ｃ０のＥＣＣ演算時間である）。
次に、本発明の第２の実施例について説明する。第１の実施例では、ＳＦＤＰデータを遅延時間なしで読み出す場合、ＳＦＤＰデータをＥＣＣ処理することができないが、第２の実施例では、ＥＣＣ処理されたＳＦＤＰデータを遅延時間なしで読み出すことを可能にする。図７に、第２の実施例の読出し動作フローを示し、図８に、第１および第２のラッチ回路が保持するデータの遷移を示す。
コントローラ１５０は、電源投入直後またはリセット直後を検出する（Ｓ２００）。コントローラ１５０は、電源投入直後またはリセット直後の場合、メモリセリアレイ１１０からＳＦＤＰデータを読み出させる。読み出されたＳＦＤＰデータは、第１のラッチ回路Ｌ１の第２のキャッシュ部分Ｃ１に保持される（Ｓ２１０）。この様子を図８（Ａ）に示す。
ＳＦＤＰの読出しを行った後、コントローラ１５０は、第１のラッチ回路Ｌ１の第２のキャッシュ部分Ｃ１のＳＦＤＰデータを第２のラッチ回路Ｌ２の第２のキャッシュ部分Ｃ１に転送する。転送されたＳＦＤＰデータは、ＥＣＣ回路１３０によってＥＣＣ処理される。ＳＦＤＰデータの転送が終了するや否や、コントローラ１５０は、メモリセルアレイ１１０のブロック０／ページ０から初期データＰ０を読み出させる。読み出された初期データＰ０は、第１のラッチ回路Ｌ１に保持される（Ｓ２２０）。ＳＦＤＰデータのＥＣＣ処理は、初期データＰ０の読出し期間中に行われる。この様子を図８（Ｂ）に示す。
次に、第１のラッチ回路Ｌ１の第１のキャッシュ部分Ｃ０の初期データＰ０が第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ１に転送される（Ｓ２３０）。その結果、図８（Ｃ）に示すように、第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０には初期データＰ０が保持され、第２のキャッシュ部分Ｃ１には、ＥＣＣ処理されたＳＦＤＰデータが保持される。なお、第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０の初期データＰ０を必要に応じてＥＣＣ処理するようにしてもよい。
次に、コントローラ１５０は、入力されるコマンドを判定する（Ｓ２４０）。もし、ＳＦＤＰの読出しコマンドが入力された場合、第２のラッチ回路Ｌ２の第２のキャッシュ部分Ｃ１に保持されたＥＣＣ済みのＳＦＤＰデータが外部シリアルクロックＳＣＫに応答してシリアル出力される。この様子を図８（Ｄ）に示す。また、必要であれば、ＳＦＤＰデータが出力されている間に、第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０の初期データＰ０がＥＣＣ処理されるようにしてもよい。
一方、初期データの読出しコマンドが入力された場合、コントローラ１５０は、第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０に保持された初期データＰ０を出力させる。また、読出しコマンドに応答して生成された転送パルスにより第１のラッチ回路Ｌ１の第２のキャッシュ部分Ｃ１に保持された残り半分の初期データＰ０を第２のラッチ回路Ｌ２の第２のキャッシュ部分Ｃ１に転送し、第１のキャッシュ部分Ｃ０の初期データＰ０の出力中に、第２のキャッシュ部分Ｃ１の初期データＰ０のＥＣＣ処理を行う（Ｓ２６０）。第１のキャッシュ部分Ｃ０の初期データＰ０の出力後、第２のキャッシュ部分Ｃ１の初期データＰ０が連続的に出力される。この様子を図８（Ｅ）に示す。
初期データの読出しコマンドの後に、ＳＦＤＰの読出しコマンドが入力された場合、コントローラ１５０は、初期データＰ０の出力中に、メモリセルアレイ１１０からＳＦＤＰデータを読出し、これを第１のラッチ回路Ｌ１の第１のキャッシュ部分Ｃ０に保持させる。この様子を図８（Ｆ）に示す。次に、第２のラッチ回路Ｌ２の第２のキャッシュ部分Ｃ１の初期データＰ０を出力している間に、第１のラッチ回路Ｌ１の第１のキャッシュ部分Ｃ０のＳＦＤＰデータが第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０に転送され、かつＥＣＣ処理される。次に、第２のキャッシュ部分Ｃ１の初期データＰ０の出力後に、ＥＣＣ処理されたＳＦＤＰデータが出力される。
このように第２の実施例によれば、電源投入直後またはリセット直後の動作開始期間を利用してメモリセルアレイからのＳＦＤＰデータを第２のラッチ回路Ｌ２にセットし、ＥＣＣ処理をするようにしたので、動作開始直後にＳＦＤＰ読出しコマンドが入力された場合に、ＥＣＣ済みのＳＦＤＰデータを遅延時間ゼロで読み出すことができる。
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、メモリセルが２値データを記憶するフラッシュメモリ、あるいはメモリセルが多値データを記憶するフラッシュメモリのいずれにも本発明を適用することが可能である。さらに本発明は、メモリアレイのＮＡＮＤストリングが基板表面に形成される２次元タイプのフラッシュメモリ、あるいはＮＡＮＤストリングが基板表面上の導電層（例えば、ポリシリコン層）に形成される３次元タイプのフラッシュメモリのいずれにも適用することが可能である。
１００：フラッシュメモリ １１０：入出力バッファ
１２０：アドレスレジスタ １３０：ＥＣＣ回路
１４０：アドレスレジスタ １５０：コントローラ
１６０：ワード線選択回路 １７０：ページバッファ／センス回路
１８０：列選択回路 １９０：内部電圧発生回路

Claims (16)

  1. メモリセルアレイから読み出されたデータを保持する第１のデータ保持部と、第１のデータ保持部から転送されたデータを保持可能な第２のデータ保持部とを有するページバッファを含み、第２のデータ保持部に保持されたデータを外部クロックに応答して出力可能なＮＡＮＤ型フラッシュメモリの読出し方法であって、
    電源投入直後またはリセット直後、メモリセルアレイの特定ページに記憶されたデータを第２のデータ保持部に保持し、かつユーザーによりプログラム使用できない領域に記憶されたデバイスに関するパラメータデータを第１のデータ保持部に保持し、
    入力されるコマンドに応じて、パラメータデータまたは特定ページのデータの読出しを制御する、読出し方法。
  2. 前記パラメータデータを読出すコマンドが入力された場合、第１のデータ保持部に保持されたパラメータデータを第２のデータ保持部に転送する、請求項１に記載された読出し方法。
  3. 前記特定ページを読出すコマンドが入力された場合、第２のデータ保持部に保持された特定ページのデータを出力する、請求項１に記載の読出し方法。
  4. 読出し方法はさらに、第２のデータ保持部に保持された特定ページのデータをＥＣＣ処理することを含む、請求項１ないし３いずれか１つに記載の読出し方法。
  5. 前記特定ページを読出すコマンドの後に前記パラメータデータを読出すコマンドが入力された場合、第２のデータ保持部に保持された特定ページのデータの出力後に第１のデータ保持部に保持されたパラメータデータを第２のデータ保持部に転送する、請求項１ないし４いずれか１つに記載の読出し方法。
  6. 第２のデータ保持部は、第１のデータ保持領域と第２のデータ保持領域とを含み、第２のデータ保持領域に保持された特定ページのデータを出力する間に、第１のデータ保持領域に保持されたパラメータデータをＥＣＣ処理する、請求項５に記載の読出し方法。
  7. メモリセルアレイから読み出されたデータを保持する第１のデータ保持部と、第１のデータ保持部から転送されたデータを保持可能な第２のデータ保持部とを有するページバッファを含み、第２のデータ保持部に保持されたデータを外部クロックに応答して出力可能なＮＡＮＤ型フラッシュメモリの読出し方法であって、
    電源投入直後またはリセット直後、ユーザーによりプログラム使用できない領域に記憶されたパラメータデータを第２のデータ保持部に保持し、かつメモリアレイの特定ページに記憶されたデータを第１のデータ保持部に保持し、特定ページのデータの読出し期間中に、前記パラメータデータをＥＣＣ処理し、
    入力されるコマンドに応じて、パラメータデータまたは特定ページのデータの読出しを制御する、読出し方法。
  8. パラメータデータを読出すコマンドが入力された場合、第２のデータ保持部に保持されたＥＣＣ処理済みのパラメータデータを出力する、請求項７に記載の読出し方法。
  9. 特定ページを読出すコマンドが入力された場合、第１のデータ保持部に保持されたデータを第２のデータ保持部に転送する、請求項７に記載された読出し方法。
  10. メモリセルアレイと、
    メモリセルアレイから読み出されたデータを保持する第１のデータ保持部と、第１のデータ保持部から転送されたデータを保持可能な第２のデータ保持部とを有するページバッファと、
    第２のデータ保持部に保持されたデータを外部に読出すための制御を行う読出し制御手段とを有し、
    前記読出し制御手段は、電源投入直後またはリセット直後に、メモリセルアレイの特定ページに記憶されたデータを第２のデータ保持部に保持させ、かつユーザーによりプログラム使用できない領域に記憶されたパラメータデータを第１のデータ保持部に保持させ、入力されるコマンドに応じて、パラメータデータまたは特定ページのデータの読出しを制御する、ＮＡＮＤ型フラッシュメモリ。
  11. 前記読出し制御手段は、パラメータデータを読出すコマンドが入力された場合、第１のデータ保持部に保持されたパラメータデータを第２のデータ保持部に転送する、請求項１０に記載されたフラッシュメモリ。
  12. 前記特定ページの読出しコマンドが入力された場合、第２のデータ保持部に保持されたデータを出力する、請求項１０に記載のフラッシュメモリ。
  13. メモリセルアレイと、
    メモリセルアレイから読み出されたデータを保持する第１のデータ保持部と、第１のデータ保持部から転送されたデータを保持する第２のデータ保持部とを有するページバッファと、
    第２のデータ保持部に保持されたデータをＥＣＣ処理可能なＥＣＣ処理手段と、
    第２のデータ保持部に保持されたデータを外部に読出すための制御を行う読出し制御手段とを有し、
    前記読出し制御手段は、電源投入直後またはリセット直後に、ユーザーによりプログラム使用できない領域に記憶されたパラメータデータを第２のデータ保持部に保持させ、かつメモリセルアレイの特定ページに記憶されたデータを第１のデータ保持部に保持する間に、前記パラメータデータをＥＣＣ処理させ、入力されるコマンドに応じて、パラメータデータまたは特定ページのデータの読出しを制御する、ＮＡＮＤ型フラッシュメモリ
  14. 前記読出し制御手段は、パラメータデータを読出すコマンドが入力された場合、第２のデータ保持部に保持されたＥＣＣ済みのパラメータデータを出力する、請求項１３に記載のフラッシュメモリ。
  15. 特定ページを読出すコマンドが入力された場合、第１のデータ保持部に保持されたデータを第２のデータ保持部に転送する、請求項１３に記載されたフラッシュメモリ。
  16. 第２のデータ保持部は、第１のデータ格納部と第２のデータ格納部とを含み、第１のデータ格納部のデータをＥＣＣ処理する間に第２のデータ格納部のデータを出力可能であり、第２のデータ格納部のデータをＥＣＣ処理する間に第１のデータ格納部のデータを出力可能であり、第２のデータ格納部にパラメータデータが保持され、第１のデータ格納部に特定ページのデータが保持される、請求項１３ないし１５いずれか１つに記載のフラッシュメモリ。
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KR1020170047594A KR20180020868A (ko) 2016-08-18 2017-04-12 Nand형 플래시 메모리 및 그 독출 방법
US15/599,487 US10957415B2 (en) 2016-08-18 2017-05-19 NAND flash memory and reading method thereof
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6178909B1 (ja) * 2016-09-15 2017-08-09 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR102567314B1 (ko) * 2018-04-27 2023-08-17 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
KR102535827B1 (ko) * 2019-04-04 2023-05-23 삼성전자주식회사 내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법
KR20210011209A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US10832790B1 (en) * 2019-09-26 2020-11-10 Western Digital Technologies, Inc. Performance of non data word line maintenance in sub block mode
CN113641595B (zh) * 2021-07-30 2023-08-11 珠海一微半导体股份有限公司 独立块保护模式的spi flash在brom阶段的类型识别方法及系统
US11983066B2 (en) 2022-05-05 2024-05-14 Nanya Technology Corporation Data storage device storing associated data in two areas
TWI825803B (zh) * 2022-05-05 2023-12-11 南亞科技股份有限公司 資料儲存裝置及其非暫時性電腦可讀媒介

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007133683A (ja) * 2005-11-10 2007-05-31 Sony Corp メモリシステム
JP2013235642A (ja) * 2012-05-04 2013-11-21 Huabang Electronic Co Ltd Ｎａｎｄ型フラッシュメモリの読み込み方法及び装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3233079B2 (ja) * 1997-09-30 2001-11-26 ソニー株式会社 データ処理システム及びデータ処理方法
JP2000251484A (ja) * 1999-02-26 2000-09-14 Sony Corp 不揮発性半導体記憶装置
JP2001202792A (ja) * 2000-01-17 2001-07-27 Sony Corp 半導体記憶装置のエラー訂正符号化方法及び半導体記憶装置
KR100626371B1 (ko) * 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
JP2010218637A (ja) * 2009-03-17 2010-09-30 Toshiba Corp 半導体記憶装置およびその制御方法
US8413015B2 (en) * 2009-09-21 2013-04-02 Sandisk Technologies Inc. Nonvolatile memory controller with scalable pipelined error correction
JP5395784B2 (ja) * 2010-12-27 2014-01-22 株式会社東芝 半導体記憶システム
KR101739878B1 (ko) * 2011-02-22 2017-05-26 삼성전자주식회사 컨트롤러, 이의 동작방법, 및 상기 컨트롤러를 포함한 메모리 시스템
KR101835605B1 (ko) * 2011-11-24 2018-03-08 삼성전자 주식회사 플래시 메모리 시스템 및 플래시 메모리 시스템의 리드 방법
US9405707B2 (en) 2011-12-20 2016-08-02 Intel Corporation Secure replay protected storage
US8843805B1 (en) * 2012-03-16 2014-09-23 Juniper Networks, Inc. Memory error protection using addressable dynamic ram data locations
JP5398872B2 (ja) * 2012-04-27 2014-01-29 株式会社東芝 半導体記憶装置
JP5667143B2 (ja) * 2012-10-11 2015-02-12 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
JP2014082574A (ja) * 2012-10-15 2014-05-08 Samsung Electronics Co Ltd 誤り検出訂正回路、及びメモリ装置
US9324450B2 (en) * 2013-03-13 2016-04-26 Winbond Electronics Corporation NAND flash memory
US20140297922A1 (en) * 2013-03-29 2014-10-02 Nitin V. Sarangdhar Method and apparatus for managing serial peripheral interface (spi) flash
CN104425014B (zh) * 2013-09-02 2018-02-27 华邦电子股份有限公司 序列式nand型闪存、闪存装置及其操作方法
US9245590B2 (en) * 2014-02-28 2016-01-26 Winbond Electronics Corporation Stacked die flash memory device with serial peripheral interface
JP6131207B2 (ja) * 2014-03-14 2017-05-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9594910B2 (en) 2014-03-28 2017-03-14 Intel Corporation In-system provisioning of firmware for a hardware platform
TWI553834B (zh) 2014-07-10 2016-10-11 華邦電子股份有限公司 快閃記憶體裝置以及執行同步操作之方法
US9690922B2 (en) * 2014-07-28 2017-06-27 Avago Technologies General Ip (Singapore) Pte. Ltd. System, apparatus, and method for anti-replay protection of data stored in a non-volatile memory device
US9442798B2 (en) * 2014-07-31 2016-09-13 Winbond Electronics Corporation NAND flash memory having an enhanced buffer read capability and method of operation thereof
US20160180095A1 (en) * 2014-12-23 2016-06-23 Nitin V. Sarangdhar Measured boot capability

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007133683A (ja) * 2005-11-10 2007-05-31 Sony Corp メモリシステム
JP2013235642A (ja) * 2012-05-04 2013-11-21 Huabang Electronic Co Ltd Ｎａｎｄ型フラッシュメモリの読み込み方法及び装置

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