JP6150322B2 - 窒化物半導体素子 - Google Patents

Description

この発明は、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する窒化物半導体素子に関する。

特許文献１は、チャネル層としてのｐ−ＧａＮ層上にアンドープＧａＮ電子走行層を積層し、この電子走行層上にｎ−ＡｌＧａＮ層を積層してヘテロ接合を形成し、さらに、ｎ−ＡｌＧａＮ層上にソース電極およびドレイン電極を形成したＨＥＭＴ構造のＧａＮ系電界効果トランジスタを開示している。ゲート電極直下において、ｎ−ＡｌＧａＮ層および電子走行層が除去されていて、ゲート電極は、ＳｉＯ_２からなる絶縁膜を介してｐ−ＧａＮ層に対向している。ｎ−ＡｌＧａＮ層との界面付近において電子走行層内に生じる二次元電子ガスは、ゲート電極部において分離されており、したがって、ノーマリオフ型の電界効果トランジスタとなっている。

非特許文献１は、ゲート絶縁膜として酸化シリコン膜を用いたＧａＮＭＯＳＦＥＴを開示している。このＧａＮＭＯＳＦＥＴは、ヘテロ構造を有しておらず、ｐ型またはｎ型のＧａＮ層にソース電極およびドレイン電極を接合させ、それらの間にＭＯＳゲート構造が形成されている。

特開２００９−１７０５４６号公報

W.Huang, T.Khan and T.P.Chow、Enhancement-Mode n-Channel GaN MOSFETs on p and n-GaN/Sapphire Substrates、IEEE ELECTRON DEVICE LETTERS, Vol.27,No.10、２００６年１０月

ＧａＮ層と酸化シリコンゲート絶縁膜との間には良好な界面を形成することができない。そのため、特許文献１および非特許文献１のいずれの構成であっても、十分なドレイン電流を得るためには、高いゲート電圧（たとえば２０Ｖ）を印加する必要がある。また、特許文献１に記載されているようなＨＥＭＴ構造では、閾値の制御が容易ではない。
そこで、この発明の目的は、ノーマリオフ型で低閾値でかつ閾値の制御が容易な構造の窒化物半導体素子を提供することである。

上記の目的を達成するために、この発明は、ｐ型窒化物半導体層と、前記ｐ型窒化物半導体層上に間隔を開けて形成された一対のｎ型窒化物半導体層からなるソース層およびドレイン層と、前記ソース層およびドレイン層の間の領域において前記ｐ型窒化物半導体層の表面に形成されたＳｉＮからなる第１絶縁膜と、前記ソース層に接するソース電極と、前記ドレイン層に接するドレイン電極と、前記第１絶縁膜と前記ソース電極との間、および前記第１絶縁膜と前記ドレイン電極との間に介在するように形成され、前記第１絶縁膜と前記ソース電極の間では前記ソース層の表面と接し、前記第１絶縁膜と前記ドレイン電極の間では前記ドレイン層の表面と接し、かつ、前記第１絶縁膜によって前記ｐ型窒化物半導体層と絶縁された第２絶縁膜と、前記ソース層およびドレイン層の間の領域において前記第２絶縁膜の上に形成されたゲート電極とを含む、窒化物半導体素子を提供する。

この発明の一実施形態では、前記第１絶縁膜が、前記ソース層およびドレイン層と接している。

この発明の一実施形態では、前記ｐ型窒化物半導体層のアクセプタ濃度が１×１０^１５ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である。

この発明の一実施形態では、前記第１絶縁膜の直下における前記ｐ型窒化物半導体層の表面の酸素濃度が１×１０^１８ｃｍ^−３以下である。

この発明の一実施形態では、前記前記ｐ型窒化物半導体層と前記ゲート電極との間における前記第２絶縁膜の膜厚が、前記ドレイン層の表面と接している部分の前記第２絶縁膜の膜厚よりも小さい。

この発明の一実施形態では、前記ゲート電極と前記ソース電極との距離が、前記ゲート電極と前記ドレイン電極との間の距離よりも短い。

この発明の一実施形態では、前記ソース層およびドレイン層が、前記ｐ型窒化物半導体層の表面からｎ型不純物を導入して形成されたｎ型拡散層である。

この発明の一実施形態では、前記ソース層およびドレイン層が、前記ｐ型窒化物半導体層の表面にｎ型窒化物半導体層をエピタキシャル成長させたエピタキシャル成長層である。
この発明の一実施形態では、前記第２絶縁膜は、前記ソース層および前記ドレイン層を覆う領域にまで形成されている。

図１は、この発明の第１の実施形態に係る窒化物半導体素子の構成を説明するための断面図である。 図２は、前記窒化物半導体素子の構成を説明するための図解的な平面図である。 図３Ａは、図１の窒化物半導体素子の製造工程例を説明するための断面図である。 図３Ｂは、図３Ａの次の工程を説明するための断面図である。 図３Ｃは、図３Ｂの次の工程を説明するための断面図である。 図３Ｄは、図３Ｃの次の工程を説明するための断面図である。 図３Ｅは、図３Ｄの次の工程を説明するための断面図である。 図３Ｆは、図３Ｅの次の工程を説明するための断面図である。 図４は、この発明の第２の実施形態に係る窒化物半導体素子の構成を説明するための断面図である。 図５Ａは、図４の窒化物半導体素子の製造工程例を説明するための断面図である。 図５Ｂは、図５Ａの次の工程を説明するための断面図である。 図５Ｃは、図５Ｂの次の工程を説明するための断面図である。 図５Ｄは、図５Ｃの次の工程を説明するための断面図である。 図５Ｅは、図５Ｄの次の工程を説明するための断面図である。 図５Ｆは、図５Ｅの次の工程を説明するための断面図である。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る窒化物半導体素子の構成を説明するための断面図である。
窒化物半導体素子１は、下地基板としてのシリコン基板２と、シリコン基板２の表面に形成されたバッファ層３と、バッファ層３上にエピタキシャル成長されたｐ型窒化物半導体層４とを含む。ｐ型窒化物半導体層４は、たとえば、ｐ型ＧａＮからなる。ｐ型窒化物半導体層４の表層部には、間隔を開けて形成された一対のｎ型窒化物半導体層からなるソース層５およびドレイン層６が形成されている。ソース層５およびドレイン層６は、この実施形態では、ｎ型ＧａＮからなる。これらのソース層５およびドレイン層６の間のｐ型窒化物半導体層４は、チャネル領域７を提供している。

ソース層５およびドレイン層６は、ｐ型窒化物半導体層４にｎ型不純物（たとえばＳｉ）をイオン注入によって導入して形成されており、窒化物半導体層４の表面と面一に連なる表面を有している。ソース層５およびドレイン層６は、それらの表面付近において不純物濃度が最大となり、表面から深い位置ほど低くなる不純物濃度プロファイルを有している。

たとえば、ｐ型窒化物半導体層４は、エピタキシャル成長時のｐ型不純物（アクセプタ。たとえばＭｇ）の添加量を制御することによって、そのアクセプタ濃度が１×１０^１５ｃｍ^−３以上１×１０^１９ｃｍ^−３以下とされていてもよい。また、ｐ型窒化物半導体層４の層厚は１μｍ程度であってもよい。また、ソース層５およびドレイン層６の層厚は、５０ｎｍ以下であってもよい。このようにソース層５およびドレイン層６の層厚を小さくすることによって、表面の不純物濃度を高くすることができる。

ｐ型窒化物半導体層４において、ソース層５およびドレイン層６の間の表層部は、ソース層５およびドレイン層６の間を電気的に接続するチャネルが形成されるチャネル領域７である。
ｐ型窒化物半導体層４の表面には、チャネル領域７を覆うように第１絶縁膜１１が形成されている。第１絶縁膜１１は、ＳｉＮからなっている。第１絶縁膜１１は、チャネル領域７からソース層５およびドレイン層６へとはみ出して形成されており、ソース層５およびドレイン層６において、チャネル領域７に隣接する一部の領域の表面に接し、それらの領域の表面を覆っている。第１絶縁膜１１の直下におけるｐ型窒化物半導体層４の表面の酸素濃度は、１×１０^１８ｃｍ^−３以下であり、ここには、実質的に自然酸化膜が存在していない。第１絶縁膜１１の厚さは、３０ｎｍ程度であってもよい。

第１絶縁膜１１を覆うように、第２絶縁膜１２が形成されている。第２絶縁膜１２は、第１絶縁膜１１を覆い、さらに、第１絶縁膜１１外の領域にまで延びて、ソース層５およびドレイン層６の表面に接している。第２絶縁膜１２には、ソース層５およびドレイン層６の直上に、ソースコンタクト孔８およびドレインコンタクト孔９がそれぞれ形成されている。ソースコンタクト孔８にはソース電極１５が埋め込まれており、このソース電極１５はソース層５にオーミック接触している。同様に、ドレインコンタクト孔９にはドレイン電極１６が埋め込まれており、このドレイン電極１６はドレイン層６にオーミック接触している。第２絶縁膜１２は、第１絶縁膜１１とソース電極１５との間に介在され、かつ第１絶縁膜１１とドレイン電極１６との間に介在されている。

第２絶縁膜１２は、第１絶縁膜１１上に形成された薄膜部１２ａと、それ以外の領域に形成された厚膜部１２ｂとを有している。厚膜部１２ｂは、ｐ型窒化物半導体層４、ソース層５およびドレイン層６の表面（すなわち、窒化物半導体層の表面）に接し、それらの表面を保護している。第２絶縁膜１２は、たとえば、ＳｉＮ、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯなどの絶縁材料からなっている。薄膜部１２ａの厚さは２０ｎｍ程度、厚膜部１２ｂの厚さは２００ｎｍ程度であってもよい。

チャネル領域７の上方には、ゲート電極１７が配置されている。ゲート電極１７は、第１絶縁膜１１および第２絶縁膜の薄膜部１２ａを挟んで、チャネル領域７に対向している。すなわち、第１絶縁膜１１および第２絶縁膜の薄膜部１２ａは、ゲート絶縁膜として機能している。ゲート電極１７は、チャネル領域７からソース層５およびドレイン層６の上方の領域にまではみ出し、ソース層５およびドレイン層６とそれぞれオーバーラップしたオーバーラップ領域３５，３６を有している。オーバーラップ領域３５，３６において、チャネル領域７に近い各部分領域３５ａ，３６ａでは、ゲート電極１７は、第１および第２絶縁膜１１，１２を介してソース層５およびドレイン層６に対向している。チャネル領域７から比較的遠い各部分領域３５ｂ，３６ｂでは、ゲート電極１７は、第２絶縁膜１２のみを介してソース層５およびドレイン層６に対向している。ゲート電極１７は、たとえば、ｐ型窒化物半導体層４側から順にＮｉ層およびＡｕ層を積層した積層金属膜からなっていてもよい。

窒化物半導体素子１は、さらに、ゲート電極１７を覆う層間絶縁膜２０を有している。層間絶縁膜２０および第２絶縁膜１２を貫通するように、コンタクト孔１８，１９が形成されている。これらのコンタクト孔１８，１９は、ソース電極１５およびドレイン電極１６を露出させるように形成されている。コンタクト孔１８，１９には、ソース配線２５およびドレイン配線２６がそれぞれ入り込み、ソース電極１５およびドレイン電極１６にそれぞれ接続されている。ソース配線２５およびドレイン配線２６は、層間絶縁膜２０上で引き回されている。層間絶縁膜２０は、ＳｉＮ、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯなどの絶縁材料からなっている。

ソース電極１５およびドレイン電極１６は、たとえば、ｐ型窒化物半導体層４の表面から順にＴｉ層およびＡｌ層を積層した積層金属膜からなっていてもよいし、Ｔｉ層、Ａｌ層、Ｎｉ層およびＡｕ層を順に積層した積層金属膜からなっていてもよい。ソース配線２５および．ドレイン配線２６は、たとえば、Ａｌからなっていてもよい。
図２は、窒化物半導体素子１の構成を説明するための図解的な平面図であり、ソース配線２５およびドレイン配線２６などの配置を示している。図１は、図２の切断面線Ｉ−Ｉにおける断面に対応している。

ｐ型窒化物半導体層４には、複数のソース層５およびドレイン層６が所定方向に沿って交互に配列されて形成されており、各隣接する対のソース層５およびドレイン層６の間にゲート電極１７が配置されている。ソース層５およびドレイン層６の上にソース電極１５およびドレイン電極１６がそれぞれ配置されている。ゲート電極１７は、隣接するソース電極１５およびドレイン電極１６の間において、ソース電極１５までの距離よりもドレイン電極１６までの距離が長くなるように、ソース電極１５寄りに配置されている。

複数のゲート電極１７は、ゲート配線２７によって共通に接続されている。複数のソース電極１５は、ソース配線２５に共通に接続されている。複数のドレイン電極１６は、ドレイン配線２６によって共通に接続されている。ゲート配線２７は、ゲート電極１７と同じレイヤに配置されており、ソース配線２５およびドレイン配線２６は、層間絶縁膜２０を挟んで、ゲート配線２７よりも上のレイヤに配置されている。

図３Ａ〜図３Ｆは、窒化物半導体素子１の製造工程例を説明するための断面図である。
図３Ａに示すように、シリコン基板２上にバッファ層３およびｐ型窒化物半導体層４がエピタキシャル成長させられる。ｐ型窒化物半導体層４のエピタキシャル成長の際には、アクセプタ（ｐ型不純物）として、たとえばＭｇが添加される。その添加量の制御によって、１×１０^１５ｃｍ^−３以上１×１０^１９ｃｍ^−３以下のアクセプタ濃度を有するｐ型窒化物半導体層４がエピタキシャル成長させられる。

次に、図３Ｂに示すように、ｐ型窒化物半導体層４の表面にＳｉＮからなる第１絶縁膜１１が形成される。第１絶縁膜１１の形成は、たとえば、熱ＣＶＤ（化学的気相成長）法によって行われる。原料ガスとしては、シラン、アンモニア、水素、窒素等が用いられてもよい。ｐ型窒化物半導体層４の形成から第１絶縁膜１１の形成までの各工程は、酸素濃度が制御された雰囲気中、たとえば窒素等の不活性ガスが充満した環境中で行われることが好ましい。あるいは、ｐ型窒化物半導体層４の表面の自然酸化膜を除去する洗浄工程から第１絶縁膜１１の形成までの各工程が、酸素濃度が制御された雰囲気中、たとえば窒素等の不活性ガスが充満した環境中で行われてもよい。これにより、第１絶縁膜１１と接するｐ型窒化物半導体層４の表面における酸素濃度は、１×１０^１８ｃｍ^−３以下となり、ｐ型窒化物半導体層４の表面には自然酸化膜が実質的に存在しない状態となる。

次いで、図３Ｃに示すように、第１絶縁膜１１が選択エッチングされ、ソース層５およびドレイン層６を形成すべき領域に開口１１ａ，１１ｂが形成される。さらに、図３Ｄに示すように、フォトリソグラフィによって、チャネル領域７に対応する領域にレジストマスク３０が形成される。このレジストマスク３０をマスクとしたイオン注入により、ｐ型窒化物半導体層４にｎ型不純物（たとえばＳｉ）が導入される。その後、注入されたイオンを活性化するためのアニール（熱処理）を行うことにより、図３Ｄに示すように、ソース層５およびドレイン層６が形成される。

レジストマスク３０は、開口１１ａ，１１ｂからやや後退した位置に端縁を有している。そのため、第１絶縁膜１１の周縁部には、この第１絶縁膜１１を通過してｐ型窒化物半導体層４に不純物イオンが注入される。そのため、第１絶縁膜１１の周縁部は、ソース層５およびドレイン層６の周縁部と重なり合うことになる。
次いで、図３Ｅに示すように、スパッタリングおよび選択エッチングによって、ソース電極１５およびドレイン電極１６が、ソース層５およびドレイン層６にそれぞれ接合するように形成される。このとき、第１絶縁膜１１の開口１１ａ，１１ｂの縁とソース電極１５およびドレイン電極１６の縁との間には、それぞれ間隔が確保される。

次に、図３Ｆに示すように、全面に第２絶縁膜１２が形成される。ソース電極１５およびドレイン電極１６が先に形成されているので、結果として、第２絶縁膜１２には、ソースコンタクト孔８およびドレインコンタクト孔９が形成されることになる。そして、第２絶縁膜１２上に、ゲート電極１７が、たとえばめっき法によって形成される。
その後は、図１に示すように、たとえばＳｉＮ、ＳｉＯ_２等からなる層間絶縁膜２０が形成され、層間絶縁膜２０および第２絶縁膜１２を貫通するにコンタクト孔１８，１９が形成される。そして、ソース配線２５およびドレイン配線２６がたとえばめっき法および選択エッチングによって形成されると、図１に示す構造が得られる。

以上のように、この実施形態によれば、ｐ型窒化物半導体層４上に一対のｎ型窒化物半導体層が形成されており、それらがソース層５およびドレイン層６となっている。ソース層５およびドレイン層６の間のｐ型窒化物半導体層４は、チャネル領域７となっている。チャネル領域７の表面には、ＳｉＮからなる第１絶縁膜１１が形成されており、その第１絶縁膜１１が第２絶縁膜１２で覆われている。そして、第１および第２絶縁膜１１，１２の上にゲート電極１７が形成されている。これにより、ソース層５およびドレイン層６の間にＭＩＳゲート構造が形成されている。第１および第２絶縁膜１１，１２は、ゲート電極１７とチャネル領域７との間に介在されるゲート絶縁膜として機能する。

この構造により、窒化物半導体を用いて、ノーマリオフ型のｎチャンネルＭＩＳＦＥＴが実現される。すなわち、ゲート電極１７に閾値電圧以上の制御電圧を印加することにより、ソース層５とドレイン層６との間を接続するチャネルがチャネル領域７の表面付近に形成される。制御電圧を取り除けば、チャネルが消失し、ソース−ドレイン間が遮断される。

なお、ｎ型窒化物半導体層にｐ型ソース層およびｐ型ソース層を形成してｐチャンネル型ＭＩＳＦＥＴを構成することが考えられるかもしれないが、この構造では、ゲートに電圧を印加しない状態でソース−ドレイン間が導通してしまうので、ノーマリオフ型にならない。
閾値電圧は、ｐ型窒化物半導体層４の不純物濃度（アクセプタ濃度）によって制御できる。これにより、閾値電圧を制御可能な構造の窒化物半導体トランジスタを実現できる。より具体的には、ｐ型窒化物半導体層４のアクセプタ濃度を１×１０^１５ｃｍ^−３以上１×１０^１９ｃｍ^−３以下とすることにより、閾値電圧を＋１Ｖ〜＋５Ｖ程度とすることができる。

また、ゲート絶縁膜が、ｐ型窒化物半導体層４に接する第１絶縁膜１１を有し、この第１絶縁膜１１がＳｉＮからなっているので、ｐ型窒化物半導体層４とゲート絶縁膜との間に、良好な界面を形成できる。そのため、閾値電圧を低くすることができる。しかも、この実施形態では、第１絶縁膜１１の直下のチャネル領域７の表面の酸素濃度が１×１０^１８ｃｍ^−３以下である。これにより、界面準位を抑制でき、それによって、低閾値の素子を実現できるうえに、閾値電圧を正確に制御できる。

また、この実施形態では、第１絶縁膜１１が、ソース層５およびドレイン層６と接しているので、ゲート電極１７は、ソース層５からドレイン層６とオーバーラップするオーバーラップ領域３５，３６を有することができる。それにより、ゲート電極１７に閾値電圧以上の制御電圧を印加したときに、ソース層５およびドレイン層６を確実に接続するチャネルを形成できる。さらに、この実施形態では、第２絶縁膜１２が、第１絶縁膜１１とソース電極１５およびドレイン電極１６との間に入り込み、ソース層５およびドレイン層６を覆っている。そのため、ソース層５およびドレイン層６と確実にオーバーラップする領域にまで延ばしてゲート電極１７を形成することができ、かつ、ソース電極１５およびドレイン電極１６はチャネル領域７から離れた位置でソース層５およびドレイン層６にそれぞれ接合できる。これにより、ゲート電極１７に閾値電圧以上の制御電圧を印加することによって、ソース層５およびドレイン層６を接続するチャネルを確実に形成できる。

また、この実施形態では、第２絶縁膜１２は、第１絶縁膜１１とともにゲート絶縁膜を構成しており、第１絶縁膜１１とゲート電極１７との間に薄膜部１２ａを有し、窒化物半導体層の表面に接する部分に厚膜部１２ｂを有している。これにより、ゲート電極１７からの電界がチャネル領域７に伝わりやすくなり、その一方で、厚膜部１２ｂによって素子表面を確実に保護できる。

また、この実施形態では、ゲート電極１７とソース電極１５との距離が、ゲート電極１７とドレイン電極１６との間の距離よりも短い。これにより、ゲート電極１７のドレイン側端部に高電界域が生じることを抑制できるので、ゲート−ドレイン間耐圧を向上できる。
さらにまた、この実施形態では、ソース層５およびドレイン層６が、ｐ型窒化物半導体層４の表面からｎ型不純物を導入して形成されたｎ型拡散層からなっている。そのため、ｐ型窒化物半導体層４の表面からｎ型不純物を導入する簡単な工程で、ノーマリオフ型および低閾値で、しかも閾値電圧を高精度に制御可能な窒化物半導体素子１を作製できる。

図４は、この発明の第２の実施形態に係る窒化物半導体素子の構成を説明するための断面図である。
窒化物半導体素子５１は、下地基板としてのシリコン基板５２と、シリコン基板５２の表面に形成されたバッファ層５３と、バッファ層５３上にエピタキシャル成長されたｐ型窒化物半導体層５４とを含む。ｐ型窒化物半導体層５４は、たとえば、ｐ型ＧａＮからなる。ｐ型窒化物半導体層５４の表層部には、間隔を開けて一対の凹部６３，６４が形成されている。そして、凹部６３，６４の間のｐ型窒化物半導体層５４が、チャネル領域５７を提供している。

凹部６３，６４の底面から、一対のｎ型窒化物半導体層からなるソース層５５およびドレイン層５６がエピタキシャル成長させられている。ソース層５５およびドレイン層５６は、ｎ型不純物（たとえばＳｉ）を添加しながらｎ型窒化物半導体をエピタキシャル成長させて形成されている。ソース層５５およびドレイン層５６は、この実施形態では、ｎ型ＧａＮからなる。この実施形態では、ソース層５５およびドレイン層５６は、ｐ型窒化物半導体層５４の表面よりも突出した表面を有している。ソース層５５およびドレイン層５６は、深さ方向に関して一様な不純物濃度プロファイルを有している。

たとえば、ｐ型窒化物半導体層５４は、エピタキシャル成長時のｐ型不純物（アクセプタ。たとえばＭｇ）の添加量を制御することによって、そのアクセプタ濃度が１×１０^１５ｃｍ^−３以上１×１０^１９ｃｍ^−３以下とされていてもよい。また、ｐ型窒化物半導体層５４の層厚は１μｍ程度であってもよい。また、ソース層５５およびドレイン層５６の層厚は、５０ｎｍ程度であってもよい。

ｐ型窒化物半導体層５４の表面には、チャネル領域５７を覆うように第１絶縁膜６１が形成されている。第１絶縁膜６１は、ＳｉＮからなっている。第１絶縁膜６１は、この実施形態では、ソース層５５およびドレイン層５６の間に形成されており、ソース層５５およびドレイン層５６の表面よりも低い表面を有している。第１絶縁膜６１の直下におけるｐ型窒化物半導体層５４（チャネル領域５７）の表面の酸素濃度は、１×１０^１８ｃｍ^−３以下であり、ここには、実質的に自然酸化膜が存在していない。第１絶縁膜６１の厚さは、３０ｎｍ程度であってもよい。

第１絶縁膜６１を覆うように、第２絶縁膜６２が形成されている。第２絶縁膜６２は、第１絶縁膜６１を覆い、さらに、第１絶縁膜６１外の領域にまで延びて、ソース層５５およびドレイン層５６の表面に接している。第２絶縁膜６２には、ソース層５５およびドレイン層５６の直上に、ソースコンタクト孔５８およびドレインコンタクト孔５９がそれぞれ形成されている。ソースコンタクト孔５８にはソース電極６５が埋め込まれており、ソース電極６５はソース層５５にオーミック接触している。同様に、ドレインコンタクト孔５９にはドレイン電極６６が埋め込まれており、ドレイン電極６６はドレイン層５６にオーミック接触している。第２絶縁膜６２は、第１絶縁膜６１とソース電極６５との間に介在され、かつ第１絶縁膜６１とドレイン電極６６との間に介在されている。

第２絶縁膜６２は、たとえば、ＳｉＮ、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯなどの絶縁材料からなっている。第２絶縁膜６２の厚さは２００ｎｍ程度であってもよい。
チャネル領域５７の上方には、ゲート電極６７が配置されている。ゲート電極６７は、第１絶縁膜６１および第２絶縁膜６２を挟んで、チャネル領域５７に対向している。すなわち、第１絶縁膜６１および第２絶縁膜６２は、ゲート絶縁膜として機能している。ゲート電極６７は、チャネル領域５７からソース層５５およびドレイン層５６の上方の領域にまではみ出し、ソース層５５およびドレイン層５６とそれぞれオーバーラップしたオーバーラップ領域８５，８６を有している。このオーバーラップ領域８５，８６において、ゲート電極６７は、第２絶縁膜６２を介してソース層５５およびドレイン層５６に対向している。ゲート電極６７は、たとえば、ｐ型窒化物半導体層４側から順にＮｉ層およびＡｕ層を積層した積層金属膜からなっていてもよい。

窒化物半導体素子５１は、さらに、ゲート電極６７を覆う層間絶縁膜７０を有している。層間絶縁膜７０および第２絶縁膜６２を貫通するように、コンタクト孔６８，６９が形成されている。これらのコンタクト孔６８，６９は、ソース電極６５およびドレイン電極６６を露出させるように形成されている。コンタクト孔６８，６９には、ソース配線７５およびドレイン配線７６がそれぞれ入り込み、ソース電極６５およびドレイン電極６６にそれぞれ接続されている。ソース配線７５およびドレイン配線７６は、層間絶縁膜７０上で引き回されている。層間絶縁膜７０は、ＳｉＮ、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯなどの絶縁材料からなっている。

ソース電極６５およびドレイン電極６６は、たとえば、ｐ型窒化物半導体層５４の表面から順にＴｉ層およびＡｌ層を積層した積層金属膜からなっていてもよいし、Ｔｉ層、Ａｌ層、Ｎｉ層およびＡｕ層を順に積層した積層金属膜からなっていてもよい。ソース配線７５および．ドレイン配線７６は、たとえば、Ａｌからなっていてもよい。
ソース電極６５、ドレイン電極６６、ゲート電極６７、ソース配線７５、ドレイン配線７６、およびゲート配線の平面レイアウトは、前述の第１の実施形態の場合と同様であってもよい。

図５Ａ〜図５Ｆは、窒化物半導体素子５１の製造工程例を説明するための断面図である。
図５Ａに示すように、シリコン基板５２上にバッファ層５３およびｐ型窒化物半導体層５４がエピタキシャル成長させられる。ｐ型窒化物半導体層５４のエピタキシャル成長の際には、アクセプタ（ｐ型不純物）として、たとえばＭｇが添加される。その添加量の制御によって、１×１０^１５ｃｍ^−３以上１×１０^１９ｃｍ^−３以下のアクセプタ濃度を有するｐ型窒化物半導体層４がエピタキシャル成長させられる。

次に、図５Ｂに示すように、ｐ型窒化物半導体層５４の表面にＳｉＮからなる第１絶縁膜６１が形成される。第１絶縁膜６１の形成は、たとえば、熱ＣＶＤ（化学的気相成長）法によって行われる。原料ガスとしては、シラン、アンモニア、水素、窒素等が用いられてもよい。ｐ型窒化物半導体層４の形成から第１絶縁膜６１の形成までの各工程は、酸素濃度が制御された雰囲気中、たとえば窒素等の不活性ガスが充満した環境中で行われることが好ましい。あるいは、ｐ型窒化物半導体層５４の表面の自然酸化膜を除去する洗浄工程から第１絶縁膜６１の形成までの各工程が、酸素濃度が制御された雰囲気中、たとえば窒素等の不活性ガスが充満した環境中で行われてもよい。これにより、第１絶縁膜６１と接するｐ型窒化物半導体層５４の表面における酸素濃度は、１×１０^１８ｃｍ^−３以下となり、ｐ型窒化物半導体層５４の表面には自然酸化膜が実質的に存在しない状態となる。

次いで、図５Ｃに示すように、第１絶縁膜６１の上に、フォトリソグラフィによって、レジストマスク８０が形成される。レジストマスク８０は、凹部６３，６４に対応する領域を露出するパターンに形成される。レジストマスク８０をマスクとして第１絶縁膜６１がエッチングされ、さらにｐ型窒化物半導体層５４の表層部分がエッチングされる。これにより、ｐ型窒化物半導体層５４に凹部６３，６４が形成され、その間に、チャネル領域５７が形成される。

次いで、図５Ｄに示すように、凹部６３，６４の表面から窒化物半導体がエピタキシャル成長させられる。その際、ｎ型不純物（たとえばＳｉ）を添加することにより、ｎ型窒化物半導体層からなるソース層５５およびドレイン層５６が凹部６３，６４にエピタキシャル成長する。このエピタキシャル成長は、ソース層５５およびドレイン層５６の表面が第１絶縁膜６１の表面よりも高くなるまで続けられる。

次いで、図５Ｅに示すように、スパッタリングおよび選択エッチングによって、ソース電極６５およびドレイン電極６６が、ソース層５５およびドレイン層５６にそれぞれ接合するように形成される。このとき、第１絶縁膜６１の縁とソース電極６５およびドレイン電極６６の縁との間には、それぞれ間隔が確保される。
次に、図５Ｆに示すように、全面に第２絶縁膜６２が形成される。ソース電極６５およびドレイン電極６６が先に形成されているので、結果として、第２絶縁膜６２には、ソースコンタクト孔５８およびドレインコンタクト孔５９が形成されることになる。そして、第２絶縁膜６２上に、ゲート電極６７が、たとえばめっき法によって形成される。

その後は、図４に示すように、たとえばＳｉＮ、ＳｉＯ_２等からなる層間絶縁膜７０が形成され、層間絶縁膜７０および第２絶縁膜６２を貫通するコンタクト孔６８，６９が形成される。そして、ソース配線７５およびドレイン配線７６がたとえばめっき法および選択エッチングによって形成されると、図４に示す構造が得られる。
この第２の実施形態においても、第１の実施形態と同様の効果が得られ、ノーマリオフ型および低閾値で、しかも閾値電圧を高精度に制御可能な窒化物半導体素子１を提供できる。

以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、第１絶縁膜および第２絶縁膜を積層したゲート絶縁膜を例示したが、ゲート電極１７，６７の直下には第２絶縁膜を配置せずに、第１絶縁膜だけでゲート絶縁膜を構成してもよい。また、前述の第２の実施形態では、ソース層５５およびドレイン層５６がｐ型窒化物半導体層５４の表面から突出しているが、ソース層５５およびドレイン層５６の表面がｐ型窒化物半導体層５４の表面にチャネル領域５７の表面）と面一であってもよいし、それらの表面がチャネル領域５７よりも低くてもよい。これらの場合には、第１絶縁膜６１は、チャネル領域５７の表面を覆うだけでなく、ソース層５５およびドレイン層５６のチャネル領域５７に隣接する領域にまで延びて形成されていてもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および添付図面の記載から導き出される特徴の例を以下に記す。
１．ｐ型窒化物半導体層と、
前記ｐ型窒化物半導体層上に間隔を開けて形成された一対のｎ型窒化物半導体層からなるソース層およびドレイン層と、
前記ソース層およびドレイン層の間の領域において前記ｐ型窒化物半導体層の表面に形成されたＳｉＮからなる第１絶縁膜と、前記ソース層およびドレイン層の間の領域において前記第１絶縁膜の上に形成されたゲート電極とを含む、窒化物半導体素子。
この構成によれば、ｐ型窒化物半導体層上に一対のｎ型窒化物半導体層が形成されており、それらがソース層およびドレイン層となっている。ソース層およびドレイン層の間において、ｐ型窒化物半導体層の表面には、ＳｉＮからなる第１絶縁層が形成されており、その第１絶縁層の上にゲート電極が形成されている。これにより、ソース層およびドレイン層の間にＭＩＳゲート構造が形成されている。ＳｉＮからなる第１絶縁層は、ゲート電極とｐ型窒化物半導体層との間に介在されるゲート絶縁膜として機能する。
この構造により、窒化物半導体を用いて、ノーマリオフ型のｎチャンネルトランジスタが実現される。すなわち、ゲート電極に閾値電圧以上の制御電圧を印加することにより、ソース層とドレイン層との間を接続するチャネルがｐ型窒化物半導体層の表面付近に形成される。制御電圧を取り除けば、チャネルが消失し、ソース−ドレイン間が遮断される。
閾値電圧は、ｐ型窒化物半導体層の不純物濃度によって制御できる。これにより、閾値電圧を制御可能な構造の窒化物半導体トランジスタを実現できる。
また、ゲート絶縁膜が、ＳｉＮからなっているので、窒化物半導体層とゲート絶縁膜との間に、良好な界面を形成できる。そのため、閾値電圧を低くすることができる。
２．前記第１絶縁膜が、前記ソース層およびドレイン層と接している、項１に記載の窒化物半導体素子。
この構成によれば、第１絶縁層がソース層およびドレイン層と接していることにより、ゲート電極を、ソース層からドレイン層に至る領域に配置することができる。それにより、ゲート電極に閾値電圧以上の制御電圧を印加したときに、ソース層およびドレイン層を確実に接続するチャネルを形成できる。
３．前記ｐ型窒化物半導体層のアクセプタ濃度が１×１０ ^１５ ｃｍ ^−３ 以上１×１０ ^１９ ｃｍ ^−３ 以下である、項１または２に記載の窒化物半導体素子。
この構成によれば、低閾値のトランジスタを実現できる。具体的には、閾値電圧を＋１Ｖ〜＋５Ｖ程度とすることができる。
アクセプタとしては、Ｍｇが用いられてもよい。
４．前記第１絶縁膜の直下における前記ｐ型窒化物半導体層の表面の酸素濃度が１×１０ ^１８ ｃｍ ^−３ 以下である、項１〜３のいずれか一項に記載の窒化物半導体素子。
この構成によれば、第１絶縁膜の直下におけるｐ型窒化物半導体層の表面の酸素濃度が低いので、界面準位を抑制できる。それによって、低閾値の素子を実現でき、かつ閾値電圧を正確に制御できる。酸素濃度が１×１０ ^１８ ｃｍ ^−３ 以下という条件は、実質的に自然酸化膜が存在していない場合に成立する。このような低酸素濃度は、ｐ型窒化物半導体層の形成から第１絶縁膜の形成までの工程を、酸素濃度が制御された環境内で実行することによって実現できる。たとえば、窒素等の不活性ガスを充満させた環境内でｐ型窒化物半導体層の形成から第１絶縁膜の形成までの工程を行えばよい。また、ｐ型窒化物半導体層の表面から自然酸化膜を除去する洗浄工程から第１絶縁膜の形成までの工程を、酸素濃度が制御された環境内（たとえば不活性ガスを充満させた環境内）で実行することによっても、ｐ型窒化物半導体層の表面の酸素濃度を同様に低くすることができる。
５．前記ソース層に接するソース電極と、前記ドレイン層に接するドレイン電極と、前記第１絶縁膜と前記ソース電極との間、および前記第１絶縁膜と前記ドレイン電極との間に介在するように形成された第２絶縁膜とをさらに含む、項１〜４のいずれか一項に記載の窒化物半導体素子。
この構成によれば、第１絶縁膜とソース電極およびドレイン電極との間に第２絶縁膜が設けられている。第２絶縁膜は、ソース層およびドレイン層を確実に覆う領域にまで形成できる。そのため、ゲート電極は、ソース層およびドレイン層と確実にオーバーラップする領域にまで延ばすことができ、かつ、ソース電極およびドレイン電極はチャネル領域（ｐ型窒化物半導体層においてチャネルが形成される領域）から離れた位置でソース層およびドレイン層にそれぞれ接合できる。これにより、ゲート電極に閾値電圧以上の制御電圧を印加することによって、ソース層およびドレイン層を接続するチャネルを確実に形成できる。
６．前記第２絶縁膜が、前記第１絶縁膜と前記ゲート電極との間に介在するように形成されている、項５に記載の窒化物半導体素子。
７．前記第１絶縁膜と前記ゲート電極との間に介在するように形成された第２絶縁膜をさらに含む、項１〜４のいずれか一項に記載の窒化物半導体素子。
このように、第１絶縁膜および第２絶縁膜を含む積層絶縁膜によりゲート絶縁膜を構成することもできる。
８．前記第１絶縁膜と前記ゲート電極との間における前記第２絶縁膜の膜厚が、それ以外の部分の前記第２絶縁膜の膜厚以下である、項６または７に記載の窒化物半導体素子。
この構成によれば、ゲート電極直下では第２絶縁膜の膜厚が小さく、ゲート電極直下以外では第２絶縁膜の膜厚が大きい。それによって、小さいゲート電圧により、大電流を制御可能となる。その一方で、第２絶縁膜の厚膜部分によって、高耐圧化、低寄生容量化が期待できる。
９．前記ソース層に接するソース電極と、前記ドレイン層に接するドレイン電極とを含み、前記ゲート電極と前記ソース電極との距離が、前記ゲート電極と前記ドレイン電極との間の距離よりも短い、項１〜８のいずれか一項に記載の窒化物半導体素子。
この構成により、ゲート電極のドレイン側端部に高電界域が生じることを抑制できるので、ゲート−ドレイン間耐圧を向上できる。
１０．前記ソース層およびドレイン層が、前記ｐ型窒化物半導体層の表面からｎ型不純物を導入して形成されたｎ型拡散層である、項１〜９のいずれか一項に記載の窒化物半導体素子。
この構成により、ｐ型窒化物半導体層の表面からｎ型不純物を導入する簡単な工程で、ノーマリオフ型および低閾値で、しかも閾値電圧を高精度に制御可能な窒化物半導体デバイスを実現できる。
１１．前記ソース層およびドレイン層が、前記ｐ型窒化物半導体層の表面にｎ型窒化物半導体層をエピタキシャル成長させたエピタキシャル成長層である、項１〜９のいずれか一項に記載の窒化物半導体素子。
この構成によっても、ノーマリオフ型および低閾値で、しかも閾値電圧を高精度に制御可能な窒化物半導体デバイスを実現できる。

１ 窒化物半導体素子
２ シリコン基板
３ バッファ層
４ ｐ型窒化物半導体層
５ ソース層
６ ドレイン層
７ チャネル領域
８ ソースコンタクト孔
９ ドレインコンタクト孔
１１ 第１絶縁膜
１２ 第２絶縁膜
１２ａ 薄膜部
１２ｂ 厚膜部
１５ ソース電極
１６ ドレイン電極
１７ ゲート電極
１８ コンタクト孔
１９ コンタクト孔
２０ 層間絶縁膜
２５ ソース配線
２６ ドレイン配線
２７ ゲート配線
３５ オーバーラップ領域
３６ オーバーラップ領域
５１ 窒化物半導体素子
５２ シリコン基板
５３ バッファ層
５４ ｐ型窒化物半導体層
５５ ソース層
５６ ドレイン層
５７ チャネル領域
５８ ソースコンタクト孔
５９ ドレインコンタクト孔
６１ 第１絶縁膜
６２ 第２絶縁膜
６３ 凹部
６４ 凹部
６５ ソース電極
６６ ドレイン電極
６７ ゲート電極
６８ コンタクト孔
６９ コンタクト孔
７０ 層間絶縁膜
７５ ソース配線
７６ ドレイン配線
８５ オーバーラップ領域
８６ オーバーラップ領域

Claims (9)

1. ｐ型窒化物半導体層と、
   前記ｐ型窒化物半導体層上に間隔を開けて形成された一対のｎ型窒化物半導体層からなるソース層およびドレイン層と、
   前記ソース層およびドレイン層の間の領域において前記ｐ型窒化物半導体層の表面に形成されたＳｉＮからなる第１絶縁膜と、
   前記ソース層に接するソース電極と、
   前記ドレイン層に接するドレイン電極と、
   前記第１絶縁膜と前記ソース電極との間、および前記第１絶縁膜と前記ドレイン電極との間に介在するように形成され、前記第１絶縁膜と前記ソース電極の間では前記ソース層の表面と接し、前記第１絶縁膜と前記ドレイン電極の間では前記ドレイン層の表面と接し、かつ、前記第１絶縁膜によって前記ｐ型窒化物半導体層と絶縁された第２絶縁膜と、
   前記ソース層およびドレイン層の間の領域において前記第２絶縁膜の上に形成されたゲート電極とを含む、窒化物半導体素子。
2. 前記第１絶縁膜が、前記ソース層およびドレイン層と接している、請求項１に記載の窒化物半導体素子。
3. 前記ｐ型窒化物半導体層のアクセプタ濃度が１×１０^１５ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である、請求項１または２に記載の窒化物半導体素子。
4. 前記第１絶縁膜の直下における前記ｐ型窒化物半導体層の表面の酸素濃度が１×１０^１８ｃｍ^−３以下である、請求項１〜３のいずれか一項に記載の窒化物半導体素子。
5. 前記ｐ型窒化物半導体層と前記ゲート電極との間における前記第２絶縁膜の膜厚が、前記ドレイン層の表面と接している部分の前記第２絶縁膜の膜厚よりも小さい、請求項１〜４のいずれか一項に記載の窒化物半導体素子。
6. 前記ゲート電極と前記ソース電極との距離が、前記ゲート電極と前記ドレイン電極との間の距離よりも短い、請求項１〜５のいずれか一項に記載の窒化物半導体素子。
7. 前記ソース層およびドレイン層が、前記ｐ型窒化物半導体層の表面からｎ型不純物を導入して形成されたｎ型拡散層である、請求項１〜６のいずれか一項に記載の窒化物半導体素子。
8. 前記ソース層およびドレイン層が、前記ｐ型窒化物半導体層の表面にｎ型窒化物半導体層をエピタキシャル成長させたエピタキシャル成長層である、請求項１〜６のいずれか一項に記載の窒化物半導体素子。
9. 前記第２絶縁膜は、前記ソース層および前記ドレイン層を覆う領域にまで形成されている、請求項１〜８のいずれか一項に記載の窒化物半導体素子。

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