JP6102533B2

JP6102533B2 - 受信回路

Info

Publication number: JP6102533B2
Application number: JP2013118889A
Authority: JP
Inventors: 鷹詔中尾; 洋一小柳
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-06-05
Filing date: 2013-06-05
Publication date: 2017-03-29
Anticipated expiration: 2033-06-05
Also published as: JP2014236473A; US9049059B2; US20140362899A1

Description

本発明は、受信回路に関する。

連続して入力される複数の入力信号を交互に波形等化処理する第１の波形等化処理手段及び第２の波形等化処理手段を有する等化装置が知られている（例えば、特許文献１参照）。第１の波形等化処理手段及び第２の波形等化処理手段は、それぞれ、２つ前の入力信号の判定結果を示す値、及び４つ前の入力信号の判定結果を示す値それぞれに定数を乗じた値を波形等化処理対象の入力信号に加えることにより波形等化処理を行う。

また、第１の信号波形に等化処理を施して第２の信号波形を求め、第２の信号波形と第３の信号波形との誤差に応じて等化処理の特性を調整可能な等化処理部を有する受信回路が知られている（例えば、特許文献２参照）。オフセット調整部は、誤差を示す信号を等化処理部から受け取り、誤差を示す信号に応じて等化処理を施す前の第１の信号波形のオフセットを調整する。

特開２０１１−２４４２８４号公報特開２０１１−１５１８４号公報

受信回路には、等化処理を行う等化処理部及びオフセットを調整するオフセット調整部が必要である。ここで、受信回路では、高速通信に対応するために高速動作可能な等化処理部が望まれている。しかし、高速動作可能な等化処理部を実現できたとしても、その等化処理部にオフセット調整部を接続すると、等化処理部の速度が遅くなってしまう課題がある。

本発明の目的は、等化処理の高速動作を維持しつつ、オフセットをキャンセルすることができる受信回路を提供することである。

受信回路は、入力信号に対して第１のオフセットキャンセル値を加算する第１の加算器と、前記第１の加算器の出力信号に対して第１の等化値を加算する第２の加算器と、前記第２の加算器の出力信号に対して２値判定を行う第１のコンパレータと、前記入力信号に対して第２のオフセットキャンセル値を加算する第３の加算器と、前記第３の加算器の出力信号に対して第２の等化値を加算する第４の加算器と、前記第４の加算器の出力信号に対して２値判定を行う第２のコンパレータと、過去の入力信号の判定結果に応じて、前記第１のコンパレータの判定結果又は前記第２のコンパレータの判定結果を出力するセレクタと、前記セレクタの出力信号をシリアルからパラレルに変換するデマルチプレクサと、前記デマルチプレクサの後段に接続され、前記過去の入力信号の判定結果に応じて、前記第１のオフセットキャンセル値及び前記第２のオフセットキャンセル値を制御するオフセットキャンセル回路とを有する。

セレクタを設けることにより、高速に等化処理を行うことができる。また、オフセットキャンセル回路をデマルチプレクサの後段に接続することにより、等化処理の高速動作を維持しつつ、オフセットをキャンセルすることができる。

図１は、第１の実施形態による受信回路の構成例を示す図である。図２は、入力信号の電圧波形を示す図である。図３は、第１のオフセットキャンセル値の設定方法を説明するための図である。図４は、第２のオフセットキャンセル値の設定方法を説明するための図である。図５は、第２の実施形態による受信回路の一部の構成例を示す図である。図６は、第１のオフセットキャンセル値の設定方法を説明するための図である。図７は、第２のオフセットキャンセル値の設定方法を説明するための図である。図８は、第３の実施形態による受信回路の処理方法を示すフローチャートである。図９は、オフセットキャンセル値の時間経過を示す図である。

（第１の実施形態）
図１は、第１の実施形態による受信回路の構成例を示す図である。受信回路は、等化回路及びオフセットキャンセル回路を有する。等化回路は、加算器１０１，１０２と、コンパレータ１０３，１０４と、セレクタ１０５と、Ｄ型フリップフロップ１０６と、デマルチプレクサ１１６とを有するスペキュラティブ（speculative）判定帰還型等化回路である。オフセットキャンセル回路は、パターン判定部１１７と、アップ／ダウン判定部１１８と、セレクタ１１９，１２０，１２３，１２４と、カウンタ１２１，１２２と、デジタルアナログ変換器１２５，１２６と、加算器１２７，１２８とを有する。受信回路は、等化回路により入力信号ＩＮの等化処理を行い、オフセットキャンセル回路により等化回路のオフセットをキャンセルし、出力信号ＯＵＴを出力する。

図２は、入力信号ＩＮの電圧波形を示す図である。以下、図２を参照しながら、等化回路の動作を説明する。送信回路は、ハイレベル（例えば、＋５ｍＶ）及びローレベル（例えば、−５ｍＶ）の２値の信号を受信回路に送信する。受信回路は、通信路を介して、送信回路から入力信号ＩＮを受信する。入力信号ＩＮは、通信路の特性により、図２のように、鈍った電圧波形になる。

入力信号ＩＮに対応する送信信号の値は、図２の破線で示すように、時刻ｔ１では「０」、時刻ｔ２では「０」、時刻ｔ３では「１」、時刻ｔ４では「１」、時刻ｔ５では「１」、時刻ｔ６では「０」、時刻ｔ７では「１」、時刻ｔ８では「０」、時刻ｔ９では「０」である。入力信号ＩＮは、シリアル信号であり、１ビットの信号が時系列に並ぶ。

時刻ｔ３の入力信号ＩＮは、前回の時刻ｔ２の値が「０」であるため、第１の閾値ＴＨ１より小さくなってしまっている。この場合は、等化回路は、入力信号ＩＮが第１の閾値ＴＨ１より小さいので、入力信号ＩＮが「０」であると判定すると、誤判定になってしまう。これに対し、等化回路は、入力信号ＩＮが第２の閾値ＴＨ２より大きいので、入力信号ＩＮが「１」であると判定すると、正しい判定になる。したがって、時刻ｔ３では、前回の時刻ｔ２の値が「０」であるので、等化回路は、第２の閾値ＴＨ２を用いて判定する必要がある。

また、時刻ｔ６の入力信号ＩＮは、前回の時刻ｔ５の値が「１」であるため、第２の閾値ＴＨ２より大きくなってしまっている。この場合は、等化回路は、入力信号ＩＮが第２の閾値ＴＨ２より大きいので、入力信号ＩＮが「１」であると判定すると、誤判定になってしまう。これに対し、等化回路は、入力信号ＩＮが第１の閾値ＴＨ１より小さいので、入力信号ＩＮが「０」であると判定すると、正しい判定になる。したがって、時刻ｔ６では、前回の時刻ｔ５の値が「１」であるので、等化回路は、第１の閾値ＴＨ１を用いて判定する必要がある。

また、時刻ｔ８の入力信号ＩＮは、前回の時刻ｔ７の値が「１」であるため、第２の閾値ＴＨ２より大きくなってしまっている。この場合は、等化回路は、入力信号ＩＮが第２の閾値ＴＨ２より大きいので、入力信号ＩＮが「１」であると判定すると、誤判定になってしまう。これに対し、等化回路は、入力信号ＩＮが第１の閾値ＴＨ１より小さいので、入力信号ＩＮが「０」であると判定すると、正しい判定になる。したがって、時刻ｔ８では、前回の時刻ｔ７の値が「１」であるので、等化回路は、第１の閾値ＴＨ１を用いて判定する必要がある。

以上のように、今回の時刻の値を判定する際に、前回の時刻の値が「０」である場合には、今回の時刻の入力信号ＩＮが比較的小さくなるので、等化回路は、第２の閾値ＴＨ２を用いて判定を行えばよい。例えば、時刻ｔ１、ｔ２、ｔ３、ｔ７、ｔ９では、前回の時刻の値が「０」であるので、図２の破線に示すように、等化回路は、第２の閾値ＴＨ２を用いて判定を行えばよい。

これに対し、今回の時刻の値を判定する際に、前回の時刻の値が「１」である場合には、今回の時刻の入力信号ＩＮが比較的大きくなるので、等化回路は、第１の閾値ＴＨ１を用いて判定を行えばよい。例えば、時刻ｔ４、ｔ５、ｔ６、ｔ８では、前回の時刻の値が「１」であるので、図２の破線に示すように、等化回路は、第１の閾値ＴＨ１を用いて判定を行えばよい。

次に、図１の等化回路を説明する。入力信号ＩＮは、例えば、最大値（ハイレベル）が＋５ｍＶ、最小値（ローレベル）が−５ｍＶのアナログ信号である。等化回路は、第１の等化処理部及び第２の等化処理部を有する。第１の等化処理部は、第２の加算器１０１及び第１のコンパレータ１０３を有する。第２の等化処理部は、第４の加算器１０２及び第２のコンパレータ１０４を有する。

第１の加算器１２７は、入力信号ＩＮに対して第１のオフセットキャンセル値β１を加算して出力する。第１の等化処理部のオフセットが０の場合には、第１のオフセットキャンセル値β１は０である。第２の加算器１０１は、第１の加算器１２７の出力信号に対して第１の等化値＋αを加算する。例えば、２値のハイレベルが＋５ｍＶの場合、第１の等化値＋αは、０〜＋５ｍＶである。第１のコンパレータ１０３は、クロック信号ＣＬＫに同期して、第２の加算器１０１の出力信号に対して２値判定を行う。具体的には、第１のコンパレータ１０３は、第２の加算器１０１の出力信号が閾値（０Ｖ）より大きい場合には値「１」を出力し、第２の加算器１０１の出力信号が閾値（０Ｖ）より小さい場合には値「０」を出力する。第１の等化処理部は、第２の加算器１０１及び第１のコンパレータ１０３を有し、第１の等化値＋αを加算するので、図２の第２の閾値ＴＨ２を用いて２値判定する等化処理に対応する。

第３の加算器１２８は、入力信号ＩＮに対して第２のオフセットキャンセル値β２を加算して出力する。第２の等化処理部のオフセットが０の場合には、第２のオフセットキャンセル値β２は０である。第４の加算器１０２は、第３の加算器１２８の出力信号に対して第２の等化値−αを加算する。例えば、２値のローレベルが−５ｍＶの場合、第２の等化値−αは、０〜−５ｍＶである。第２のコンパレータ１０４は、クロック信号ＣＬＫに同期して、第４の加算器１０２の出力信号に対して２値判定を行う。具体的には、第２のコンパレータ１０４は、第４の加算器１０２の出力信号が閾値（０Ｖ）より大きい場合には値「１」を出力し、第４の加算器１０２の出力信号が閾値（０Ｖ）より小さい場合には値「０」を出力する。第２の等化処理部は、第４の加算器１０２及び第２のコンパレータ１０４を有し、第２の等化値−αを加算するので、図２の第１の閾値ＴＨ１を用いて２値判定する等化処理に対応する。

セレクタ１０５は、Ｄ型フリップフロップ１０６の出力値が０の場合には、第１のコンパレータ１０３の判定結果の出力値を選択して出力し、Ｄ型フリップフロップ１０６の出力値が１の場合には、第２のコンパレータ１０４の判定結果の出力値を選択して出力する。Ｄ型フリッププロップ１０６は、クロック信号ＣＬＫに同期して、セレクタ１０５の出力値をラッチし、ラッチした値を保持してセレクタ１０５に出力する。すなわち、Ｄ型フリップフロップ１０６は、前回の時刻の入力信号ＩＮの判定値をセレクタ１０５に出力する。セレクタ１０５は、セレクタ１０５の前回の出力値が０の場合には、図２の第２の閾値ＴＨ２による判定に対応し、第１のコンパレータ１０３の判定結果を出力する。また、セレクタ１０５は、セレクタ１０５の前回の出力値が１の場合には、図２の第１の閾値ＴＨ１による判定に対応し、第２のコンパレータ１０４の判定結果を出力する。これにより、等化回路は、図２に示したように、前回の判定値に応じて、適切な２値判定を行うことができる。デマルチプレクサ１１６は、セレクタ１０５の出力信号をシリアルからパラレルに変換し、パラレルビットの出力信号ＯＵＴを出力する。出力信号ＯＵＴは、等化回路により、２値判定されたデジタル信号である。デマルチプレクサ１１６は、高速データレートのシリアル信号を低速データレートのパラレル信号に変換する。これにより、デマルチプレクサ１１６の後段の処理は、低速処理が可能になる。

第２の加算器１０１及び第１のコンパレータ１０３を含む第１の等化処理部は、前回の判定値が確定する前に、前回の判定値が０の場合の今回の判定値を予め判定しておく。同様に、第４の加算器１０２及び第２のコンパレータ１０４を含む第２の等化処理部は、前回の判定値が確定する前に、前回の判定値が１の場合の今回の判定値を予め判定しておく。前回の判定値が確定後、セレクタ１０５は、前回の判定値に応じて、第１のコンパレータ１０３又は第２のコンパレータ１０４の判定値を選択して出力する。これにより、等化回路の処理速度を高速化することができる。

仮に前回の判定値が確定した後に、前回の判定値に応じて、入力信号ＩＮの波形を等化処理し、２値判定を行うと、処理速度が遅くなってしまう。これに対し、本実施形態の等化回路は、上記のように、前回の判定値が確定後にセレクタ１０５が選択を行うことにより、処理速度を速くし、高速通信を実現することができる。

次に、オフセットキャンセル回路について説明する。オフセットキャンセル回路は、パターン判定部１１７と、アップ／ダウン判定部１１８と、セレクタ１１９，１２０，１２３，１２４と、カウンタ１２１，１２２と、デジタルアナログ変換器１２５，１２６と、加算器１２７，１２８とを有し、デマルチプレクサ１１６の後段に接続される。

まず、等化回路のオフセットについて説明する。入力信号ＩＮとして例えば＋２ｍＶが入力された場合、加算器１０１及び／又は１２７に−２ｍＶのオフセットが存在する場合、第１のコンパレータ１０３は、０ｍＶの信号を入力することになってしまう。また、第１のコンパレータ１０３は、オフセットにより、判定する閾値が０Ｖからずれることがある。これらのオフセットは、加算器１０１，１２７及びコンパレータ１０３等の製造ばらつき又は環境温度変動等に起因して発生する。そのため、加算器１０１，１２７及びコンパレータ１０３を含む第１の等化処理部と加算器１０２，１２８及びコンパレータ１０４を含む第２の等化処理部とのオフセットは、同じとは限らない。

例えば、図２において、時刻ｔ４の入力信号ＩＮが負のオフセットにより低下し、第１の閾値ＴＨ１より小さくなってしまうと、「０」と誤判定されてしまう。また、時刻ｔ６の入力信号ＩＮが正のオフセットにより上昇し、第１の閾値ＴＨ１より大きくなってしまうと、「１」と誤判定されてしまう。オフセットキャンセル回路は、このようなオフセットをキャンセルする。これにより、等化回路は、適切な２値判定を行うことができる。

オフセットキャンセル回路は、入力信号ＩＮの入力位置から第１のコンパレータ１０３の出力位置までのすべてのオフセットをキャンセルするための第１のオフセットキャンセル値β１を設定する。また、オフセットキャンセル回路は、入力信号ＩＮの入力位置から第２のコンパレータ１０４の出力位置までのすべてのオフセットをキャンセルするための第２のオフセットキャンセル値β２を設定する。

第１の加算器１２７は、入力信号ＩＮに第１のオフセットキャンセル値β１を加算する。これにより、入力信号ＩＮの入力位置から第１のコンパレータ１０３の出力位置までのすべてのオフセットがキャンセルされる。同様に、第２の加算器１２８は、入力信号ＩＮに第２のオフセットキャンセル値β２を加算する。これにより、入力信号ＩＮの入力位置から第２のコンパレータ１０４の出力位置までのすべてのオフセットがキャンセルされる。

受信回路は、まず、オフセットキャンセル設定モードの動作を行う。これにより、第１のオフセットキャンセル値β１及び第２のオフセットキャンセル値β２が設定される。その後、第１のオフセットキャンセル値β１及び第２のオフセットキャンセル値β２は、設定値に固定され、通常モードの動作を行う。

例えば、受信回路の電源がオンされると、オフセットキャンセル設定モードの動作を行う。まず、第１のオフセットキャンセル値β１の設定を行う。図３は、第１のオフセットキャンセル値β１の設定方法を説明するための図である。入力信号ＩＮの入力位置から第１のコンパレータ１０３の出力位置までの第１の経路３０１のオフセットをキャンセルするために、第１のオフセットキャンセル値β１の設定を行う。入力信号ＩＮは、コンパレータ１０３及び１０４の２値判定の閾値に対応する０Ｖの電圧に設定される。第１の等化値＋αは０に設定され、第２の等化値−αも０に設定される。第２のオフセットキャンセル値β２は、最小値（−∞）に設定される。第１のオフセットキャンセル値β１の初期値は０である。

入力信号ＩＮは０Ｖであるので、第１の経路３０１のオフセットが正値であれば、第１のコンパレータ１０３の出力値が１になる。この場合は、第１のオフセットキャンセル値β１を減少させればよい。これに対し、第１の経路３０１のオフセットが負値であれば、第１のコンパレータ１０３の出力値が０になる。この場合は、第１のオフセットキャンセル値β１を増加させればよい。この処理を繰り返すことにより、第１のオフセットキャンセル値β１は、適正値に収束する。

オフセットキャンセル回路は、第１の経路３０１のオフセットキャンセル値β１を設定するため、セレクタ１０５が第１のコンパレータ１０３の出力値を選択した場合には第１のオフセットキャンセル値β１の制御を行い、セレクタ１０５が第２のコンパレータ１０４の出力値を選択した場合には第１のオフセットキャンセル値β１の制御を行わない。すなわち、オフセットキャンセル回路は、Ｄ型フリップフロップ１０６にラッチされている前回の判定値が０の場合には、第１のオフセットキャンセル値β１の制御を行い、Ｄ型フリップフロップ１０６にラッチされている前回の判定値が１の場合には、第１のオフセットキャンセル値β１の制御を行わない。

第３の加算器１２８は、０Ｖの入力信号ＩＮに最小値（−∞）の第２のオフセットキャンセル値β２を加算するので、第２のコンパレータ１０４の出力値は必ず０になる。したがって、セレクタ１０５が第２のコンパレータ１０４の出力値を選択した場合、その出力値は必ず０であるので、セレクタ１０５は、次回は第１のコンパレータ１０３を選択することになる。その結果、セレクタ１０５は、第２のコンパレータ１０４の出力値を２回連続選択することはない。これにより、セレクタ１０５は、第１のコンパレータ１０３の出力値を選択する確率が高くなり、第１のオフセットキャンセル値β１を高速かつ効率的に設定することができる。上記の処理を一定時間繰り返すことにより、第１のオフセットキャンセル値β１は、収束し、適正値に設定される。

次に、第２のオフセットキャンセル値β２の設定を行う。図４は、第２のオフセットキャンセル値β２の設定方法を説明するための図である。入力信号ＩＮの入力位置から第２のコンパレータ１０４の出力位置までの第２の経路３０２のオフセットをキャンセルするために、第２のオフセットキャンセル値β２の設定を行う。上記と同様に、入力信号ＩＮは、コンパレータ１０３及び１０４の２値判定の閾値である０Ｖに設定される。第１の等化値＋αは０に設定され、第２の等化値−αも０に設定される。第１のオフセットキャンセル値β１は、最大値（＋∞）に設定される。第２のオフセットキャンセル値β２の初期値は０である。

入力信号ＩＮは０Ｖであるので、第２の経路３０２のオフセットが正値であれば、第２のコンパレータ１０４の出力値が１になる。この場合は、第２のオフセットキャンセル値β２を減少させればよい。これに対し、第２の経路３０２のオフセットが負値であれば、第２のコンパレータ１０４の出力値が０になる。この場合は、第２のオフセットキャンセル値β２を増加させればよい。この処理を繰り返すことにより、第２のオフセットキャンセル値β２は、適正値に収束する。

オフセットキャンセル回路は、第２の経路３０２のオフセットキャンセル値β２を設定するため、セレクタ１０５が第２のコンパレータ１０４の出力値を選択した場合には第２のオフセットキャンセル値β２の制御を行い、セレクタ１０５が第１のコンパレータ１０３の出力値を選択した場合には第２のオフセットキャンセル値β２の制御を行わない。すなわち、オフセットキャンセル回路は、Ｄ型フリップフロップ１０６にラッチされている前回の判定値が１の場合には、第２のオフセットキャンセル値β２の制御を行い、Ｄ型フリップフロップ１０６にラッチされている前回の判定値が０の場合には、第２のオフセットキャンセル値β２の制御を行わない。

第１の加算器１２７は、０Ｖの入力信号ＩＮに最大値（＋∞）の第１のオフセットキャンセル値β１を加算するので、第１のコンパレータ１０３の出力値は必ず１になる。したがって、セレクタ１０５が第１のコンパレータ１０３の出力値を選択した場合、その出力値は必ず１であるので、セレクタ１０５は、次回は第２のコンパレータ１０４を選択することになる。その結果、セレクタ１０５は、第１のコンパレータ１０３の出力値を２回連続選択することはない。これにより、セレクタ１０５は、第２のコンパレータ１０４の出力値を選択する確率が高くなり、第２のオフセットキャンセル値β２を高速かつ効率的に設定することができる。上記の処理を一定時間繰り返すことにより、第２のオフセットキャンセル値β２は、収束し、適正値に設定される。

次に、図１のオフセットキャンセル回路の構成を説明する。上記のように、オフセットキャンセル設定モードでは、入力信号ＩＮは、０Ｖである。第１の等化値＋α及び第２の等化値−αは０である。

まず、コントローラ１２９は、オフセットキャンセル設定モードにおいて、図３に示すように、第１の経路３０１のオフセットをキャンセルための第１のオフセットキャンセル値β１を設定するための制御信号をセレクタ１１９，１２０，１２３，１２４に出力する。アップ／ダウン判定部１１８は、出力信号ＯＵＴを基に、今回の判定値が０である場合には、第１のオフセットキャンセル値β１を増加させるために「＋１」を出力し、今回の判定値が１である場合には、第１のオフセットキャンセル値β１を減少させるために「−１」を出力する。パターン判定部１１７は、前回の判定値が０の場合には「０」を出力し、前回の判定値が１の場合には「１」を出力する。セレクタ１１９は、パターン判定部１１７が０を出力する場合には、アップ／ダウン判定部１１８の出力値を選択して出力し、パターン判定部１１７が１を出力する場合には、「０」を選択して出力する。セレクタ１２０は、「０」を選択して出力する。

カウンタ１２１は、初期値が０である第１のオフセットキャンセル値に対してセレクタ１１９の出力値を加算して出力する。カウンタ１２２は、初期値が０である第２のオフセットキャンセル値に対してセレクタ１２０の出力値を加算して出力する。セレクタ１２３は、カウンタ１２１の出力値を選択して出力する。セレクタ１２４は、最小値（−∞）を選択して出力する。デジタルアナログ変換器１２５は、セレクタ１２３の出力値をデジタルからアナログに変換し、アナログの第１のオフセットキャンセル値β１を第１の加算器１２７に出力する。デジタルアナログ変換器１２６は、セレクタ１２４の出力値をデジタルからアナログに変換し、アナログの第２のオフセットキャンセル値β２を第３の加算器１２８に出力する。第１のオフセットキャンセル値β１は、前回の判定値が０の場合には、アップ／ダウン判定部１１８の出力値に応じて増加又は減少され、前回の判定値が１の場合には変化しない。第２のオフセットキャンセル値β２は、第２の固定値として最小値（−∞）に設定される。上記の処理を一定時間繰り返すことにより、第１のオフセットキャンセル値β１は、適正値に収束する。

次に、コントローラ１２９は、オフセットキャンセル設定モードにおいて、図４に示すように、第２の経路３０２のオフセットをキャンセルするための第２のオフセットキャンセル値β２を設定するための制御信号をセレクタ１１９，１２０，１２３，１２４に出力する。アップ／ダウン判定部１１８は、出力信号ＯＵＴを基に、今回の判定値が０である場合には、第２のオフセットキャンセル値β２を増加させるために「＋１」を出力し、今回の判定値が１である場合には、第２のオフセットキャンセル値β２を減少させるために「−１」を出力する。パターン判定部１１７は、前回の判定値が０の場合には「０」を出力し、前回の判定値が１の場合には「１」を出力する。セレクタ１２０は、パターン判定部１１７が１を出力する場合には、アップ／ダウン判定部１１８の出力値を選択して出力し、パターン判定部１１７が０を出力する場合には、「０」を選択して出力する。セレクタ１１９は、「０」を選択して出力する。

カウンタ１２２は、初期値が０である第２のオフセットキャンセル値に対してセレクタ１２０の出力値を加算して出力する。カウンタ１２１は、第１のオフセットキャンセル値に対してセレクタ１１９の出力値を加算して出力する。セレクタ１２４は、カウンタ１２２の出力値を選択して出力する。セレクタ１２３は、最大値（＋∞）を選択して出力する。デジタルアナログ変換器１２６は、セレクタ１２４の出力値をデジタルからアナログに変換し、アナログの第２のオフセットキャンセル値β２を第３の加算器１２８に出力する。デジタルアナログ変換器１２５は、セレクタ１２３の出力値をデジタルからアナログに変換し、アナログの第１のオフセットキャンセル値β１を第１の加算器１２７に出力する。第２のオフセットキャンセル値β２は、前回の判定値が１の場合には、アップ／ダウン判定部１１８の出力値に応じて増加又は減少され、前回の判定値が０の場合には変化しない。第１のオフセットキャンセル値β１は、第１の固定値として最大値（＋∞）に設定される。上記の処理を一定時間繰り返すことにより、第２のオフセットキャンセル値β２は、適正値に収束する。

以上で、オフセットキャンセル設定モードの処理が終了し、上記の第１のオフセットキャンセル値β１及び第２のオフセットキャンセル値β２は固定される。次に、受信回路は、通常モードの処理を行う。入力信号ＩＮは、例えば図２のように、受信回路が受信した信号になる。第１の等化値＋αは適正な正値に設定され、第２の等化値−αは適正な負値に設定される。

コントローラ１２９は、通常モードでは、等化処理を行うための制御信号をセレクタ１１９，１２０，１２３，１２４に出力する。セレクタ１１９は、「０」を選択して出力する。セレクタ１２０は、「０」を選択して出力する。カウンタ１２１は、第１のオフセットキャンセル値に対してセレクタ１１９の出力値を加算して出力する。カウンタ１２２は、第２のオフセットキャンセル値に対してセレクタ１２０の出力値を加算して出力する。セレクタ１２３は、カウンタ１２１の出力値を選択して出力する。セレクタ１２４は、カウンタ１２２の出力値を選択して出力する。デジタルアナログ変換器１２５は、セレクタ１２３の出力値をデジタルからアナログに変換し、アナログの第１のオフセットキャンセル値β１を第１の加算器１２７に出力する。デジタルアナログ変換器１２６は、セレクタ１２４の出力値をデジタルからアナログに変換し、アナログの第２のオフセットキャンセル値β２を第３の加算器１２８に出力する。第１のオフセットキャンセル値β１及び第２のオフセットキャンセル値β２は、変化せずに、維持される。

第１の加算器１２７は、入力信号ＩＮに対して第１のオフセットキャンセル値β１を加算することにより、第１の経路３０１のオフセットをキャンセルすることができる。これにより、第１のコンパレータ１０３は、適正な判定値を出力することができる。同様に、第３の加算器１２８は、入力信号ＩＮに対して第２のオフセットキャンセル値β２を加算することにより、第２の経路３０２のオフセットをキャンセルすることができる。これにより、第２のコンパレータ１０４は、適正な判定値を出力することができる。

なお、オフセットキャンセル回路をコンパレータ１０３及び１０４の後段に接続し、コンパレータ１０３及び１０４の出力値に応じて、オフセットキャンセル値β１及びβ２を設定する方法も考えられる。しかし、この方法では、コンパレータ１０３及び１０４の出力負荷が増加するため、等化回路の処理速度が低下してしまう。本実施形態によれば、オフセットキャンセル回路をデマルチプレクサ１１６の後段の低速処理部に接続することにより、等化回路の処理速度低下を防止することができる。

また、オフセットキャンセル回路をデマルチプレクサ１１６の後段に接続すると、セレクタ１０５の出力値が第１の経路３０１を通過したものか、或いは第２の経路３０２を通過したものなのかの判断が必要になる。本実施形態によれば、パターン判定部１１７を設けることにより、上記の判断が可能になり、第１の経路３０１を通過した場合のみ第１のオフセットキャンセル値β１を制御し、同様に、第２の経路３０２を通過した場合のみ第２のオフセットキャンセル値β２を制御することが可能になっている。

また、第１のオフセットキャンセル値β１を設定する場合には、図３に示すように、第２のオフセットキャンセル値β２を最小値（−∞）に設定することにより、第１の経路３０１を通過する確率を高くしている。これにより、第１のオフセットキャンセル値β１を高速かつ効率的に設定することができる。

同様に、第２のオフセットキャンセル値β２を設定する場合には、図４に示すように、第１のオフセットキャンセル値β１を最大値（＋∞）に設定することにより、第２の経路３０２を通過する確率を高くしている。これにより、第２のオフセットキャンセル値β２を高速かつ効率的に設定することができる。

また、パターン判定部１１７及びアップ／ダウン判定部１１８は、２個の経路３０１及び３０２で共有することができるので、面積効率を上がることができる。

以上のように、セレクタ１０５は、過去の入力信号ＩＮの判定結果に応じて、第１のコンパレータ１０３の判定結果又は第２のコンパレータ１０４の判定結果を出力する。オフセットキャンセル回路１１７〜１２６は、デマルチプレクサ１１６の後段に接続され、過去の入力信号ＩＮの判定結果に応じて、第１のオフセットキャンセル値β１及び第２のオフセットキャンセル値β２を制御する。これにより、等化処理の高速動作を維持しつつ、オフセットをキャンセルすることができる。

（第２の実施形態）
図５は、第２の実施形態による受信回路の一部の構成例を示す図である。図５では、等化回路の構成のみを示すが、オフセットキャンセル回路は第１の実施形態のものと同様である。第１の実施形態では、２個の経路３０１及び３０２を有し、過去の１ビットの入力信号ＩＮの判定結果に応じて等化処理を行う場合を例に説明した。第２の実施形態では、８個の経路を有し、過去の２ビットの入力信号ＩＮの判定結果に応じて等化処理を行う場合を例に説明する。本実施形態は、インターリーブ形式の２タップのスペキュラティブ判定帰還型等化回路を有し、入力信号ＩＮを入力し、偶数ビット目の判定出力信号ＯＵＴｅ及び奇数ビット目の判定出力信号ＯＵＴｏを出力する。以下、本実施形態が第１の実施形態と異なる点を説明する。

加算器１２７ａ〜１２７ｈは、図１の加算器１２７に対応する。加算器１０１ａ〜１０１ｈは、図１の加算器１０１に対応する。コンパレータ１０３ａ〜１０３ｈは、図１のコンパレータ１０３に対応する。

第１の加算器１２７ａは、入力信号ＩＮに対して第１のオフセットキャンセル値βａを加算して出力する。第２の加算器１０１ａは、第１の加算器１２７ａの出力信号に対して第１の等化値αａを加算して出力する。第１のコンパレータ１０３ａは、第２の加算器１０１ａの出力信号に対して２値判定を行い、判定結果の値を出力する。第１のコンパレータ１０３ａの出力値は、１ビット前の判定値が０であり、２ビット前の判定値も０である場合の偶数ビット目の今回の判定値である。

第３の加算器１２７ｂは、入力信号ＩＮに対して第２のオフセットキャンセル値βｂを加算して出力する。第４の加算器１０１ｂは、第３の加算器１２７ｂの出力信号に対して第２の等化値αｂを加算して出力する。第２のコンパレータ１０３ｂは、第４の加算器１０１ｂの出力信号に対して２値判定を行い、判定結果の値を出力する。第２のコンパレータ１０３ｂの出力値は、１ビット前の判定値が０であり、２ビット前の判定値が１である場合の偶数ビット目の今回の判定値である。

第５の加算器１２７ｃは、入力信号ＩＮに対して第３のオフセットキャンセル値βｃを加算して出力する。第６の加算器１０１ｃは、第５の加算器１２７ｃの出力信号に対して第３の等化値αｃを加算して出力する。第３のコンパレータ１０３ｃは、第６の加算器１０１ｃの出力信号に対して２値判定を行い、判定結果の値を出力する。第３のコンパレータ１０３ｃの出力値は、１ビット前の判定値が１であり、２ビット前の判定値が０である場合の偶数ビット目の今回の判定値である。

第７の加算器１２７ｄは、入力信号ＩＮに対して第４のオフセットキャンセル値βｄを加算して出力する。第８の加算器１０１ｄは、第７の加算器１２７ｄの出力信号に対して第４の等化値αｄを加算して出力する。第４のコンパレータ１０３ｄは、第８の加算器１０１ｄの出力信号に対して２値判定を行い、判定結果の値を出力する。第４のコンパレータ１０３ｄの出力値は、１ビット前の判定値が１であり、２ビット前の判定値も１である場合の偶数ビット目の今回の判定値である。

第９の加算器１２７ｅは、入力信号ＩＮに対して第５のオフセットキャンセル値βｅを加算して出力する。第１０の加算器１０１ｅは、第９の加算器１２７ｅの出力信号に対して第５の等化値αｅを加算して出力する。第５のコンパレータ１０３ｅは、第１０の加算器１０１ｅの出力信号に対して２値判定を行い、判定結果の値を出力する。第５のコンパレータ１０３ｅの出力値は、１ビット前の判定値が０であり、２ビット前の判定値も０である場合の奇数ビット目の今回の判定値である。

第１１の加算器１２７ｆは、入力信号ＩＮに対して第６のオフセットキャンセル値βｆを加算して出力する。第１２の加算器１０１ｆは、第１１の加算器１２７ｆの出力信号に対して第６の等化値αｆを加算して出力する。第６のコンパレータ１０３ｆは、第１２の加算器１０１ｆの出力信号に対して２値判定を行い、判定結果の値を出力する。第６のコンパレータ１０３ｆの出力値は、１ビット前の判定値が０であり、２ビット前の判定値が１である場合の奇数ビット目の今回の判定値である。

第１３の加算器１２７ｇは、入力信号ＩＮに対して第７のオフセットキャンセル値βｇを加算して出力する。第１４の加算器１０１ｇは、第１３の加算器１２７ｇの出力信号に対して第７の等化値αｇを加算して出力する。第７のコンパレータ１０３ｇは、第１４の加算器１０１ｇの出力信号に対して２値判定を行い、判定結果の値を出力する。第７のコンパレータ１０３ｇの出力値は、１ビット前の判定値が１であり、２ビット前の判定値が０である場合の奇数ビット目の今回の判定値である。

第１５の加算器１２７ｈは、入力信号ＩＮに対して第８のオフセットキャンセル値βｈを加算して出力する。第１６の加算器１０１ｈは、第１５の加算器１２７ｈの出力信号に対して第８の等化値αｈを加算して出力する。第８のコンパレータ１０３ｈは、第１６の加算器１０１ｈの出力信号に対して２値判定を行い、判定結果の値を出力する。第８のコンパレータ１０３ｈの出力値は、１ビット前の判定値が１であり、２ビット前の判定値も１である場合の奇数ビット目の今回の判定値である。

セレクタ７０１は、偶数ビット目において、Ｄ型フリップフロップ７１１にラッチされている２ビット前の判定値が０である場合には、第１のコンパレータ１０３ａの出力信号を選択して出力し、Ｄ型フリップフロップ７１１にラッチされている２ビット前の判定値が１である場合には、第２のコンパレータ１０３ｂの出力信号を選択して出力する。

セレクタ７０２は、偶数ビット目において、Ｄ型フリップフロップ７１１にラッチされている２ビット前の判定値が０である場合には、第３のコンパレータ１０３ｃの出力信号を選択して出力し、Ｄ型フリップフロップ７１１にラッチされている２ビット前の判定値が１である場合には、第４のコンパレータ１０３ｄの出力信号を選択して出力する。

セレクタ７０３は、奇数ビット目において、Ｄ型フリップフロップ７１２にラッチされている２ビット前の判定値が０である場合には、第５のコンパレータ１０３ｅの出力信号を選択して出力し、Ｄ型フリップフロップ７１２にラッチされている２ビット前の判定値が１である場合には、第６のコンパレータ１０３ｆの出力信号を選択して出力する。

セレクタ７０４は、奇数ビット目において、Ｄ型フリップフロップ７１２にラッチされている２ビット前の判定値が０である場合には、第７のコンパレータ１０３ｇの出力信号を選択して出力し、Ｄ型フリップフロップ７１２にラッチされている２ビット前の判定値が１である場合には、第８のコンパレータ１０３ｈの出力信号を選択して出力する。

Ｄ型フリップフロップ７０５は、クロック信号／ＣＬＫに同期して、セレクタ７０１の偶数ビット目の出力信号をラッチし、そのラッチした信号を保持して出力する。Ｄ型フリップフロップ７０６は、クロック信号／ＣＬＫに同期して、セレクタ７０２の偶数ビット目の出力信号をラッチし、そのラッチした信号を保持して出力する。

Ｄ型フリップフロップ７０７は、クロック信号ＣＬＫに同期して、セレクタ７０３の奇数ビット目の出力信号をラッチし、そのラッチした信号を保持して出力する。ここで、クロック信号ＣＬＫは、クロック信号／ＣＬＫに対して反転した信号である。Ｄ型フリップフロップ７０８は、クロック信号ＣＬＫに同期して、セレクタ７０４の奇数ビット目の出力信号をラッチし、そのラッチした信号を保持して出力する。

セレクタ７０９は、偶数ビット目において、Ｄ型フリップフロップ７１２にラッチされている１ビット前の判定値が０である場合には、Ｄ型フリップフロップ７０５の出力信号を選択し、Ｄ型フリップフロップ７１２にラッチされている１ビット前の判定値が１である場合には、Ｄ型フリップフロップ７０６の出力信号を選択し、偶数ビット目の判定出力信号ＯＵＴｅを出力する。Ｄ型フリップフロップ７１１は、クロック信号ＣＬＫに同期して、偶数ビット目の判定出力信号ＯＵＴｅをラッチし、そのラッチした信号を保持し、セレクタ７０１，７０２，７１０に出力する。

セレクタ７１０は、奇数ビット目において、Ｄ型フリップフロップ７１１にラッチされている１ビット前の判定値が０である場合には、Ｄ型フリップフロップ７０７の出力信号を選択し、Ｄ型フリップフロップ７１１にラッチされている１ビット前の判定値が１である場合には、Ｄ型フリップフロップ７０８の出力信号を選択し、奇数ビット目の判定出力信号ＯＵＴｏを出力する。Ｄ型フリップフロップ７１２は、クロック信号／ＣＬＫに同期して、奇数ビット目の判定出力信号ＯＵＴｏをラッチし、そのラッチした信号を保持し、セレクタ７０３，７０４，７０９に出力する。

本実施形態の受信回路は、８個の経路を有するので、８個のオフセットキャンセル値βａ〜βｈを順に設定する。まず、第１のオフセットキャンセル値βａの設定を行う。図６は、第１のオフセットキャンセル値βａの設定方法を説明するための図である。第１のオフセットキャンセル値βａは、加算器１２７ａ，１０１ａ及びコンパレータ１０３ａを含む第１の経路８０１のオフセットをキャンセルするための値である。第１のオフセットキャンセル値βａを設定するためには、第１の実施形態と同様に、入力信号ＩＮを０Ｖに設定し、８個の等化値αａ〜αｈを０に設定し、７個のオフセットキャンセル値βｂ〜βｈを最小値（−∞）に設定する。４個のオフセットキャンセル値βｅ〜βｈを最小値（−∞）に設定することにより、１ビット前の判定値を「０」にする確率を高くすることができる。また、３個のオフセットキャンセル値βｂ〜βｄを最小値（−∞）に設定することにより、２ビット前の判定値を「０」にする確率を高くすることができる。第１の経路８０１は、１ビット前の判定値が０であり、２ビット前の判定値も０である場合に、セレクタ７０１及び７０９により選択されるので、第１の経路８０１を選択する確率を高くすることができる。これにより、第１の実施形態と同様に、第１のオフセットキャンセル値βａを高速かつ効率的に設定することができる。

次に、第２のオフセットキャンセル値βｂの設定を行う。図７は、第２のオフセットキャンセル値βｂの設定方法を説明するための図である。第２のオフセットキャンセル値βｂは、加算器１２７ｂ，１０１ｂ及びコンパレータ１０３ｂを含む第２の経路８０２のオフセットをキャンセルするための値である。第２のオフセットキャンセル値βｂを設定するためには、第１の実施形態と同様に、入力信号ＩＮを０Ｖに設定し、８個の等化値αａ〜αｈを０に設定し、３個のオフセットキャンセル値βａ，βｃ，βｄを最大値（＋∞）に設定し、４個のオフセットキャンセル値βｅ〜βｈを最小値（−∞）に設定する。４個のオフセットキャンセル値βｅ〜βｈを最小値（−∞）に設定することにより、１ビット前の判定値を「０」にする確率を高くすることができる。また、３個のオフセットキャンセル値βａ，βｃ，βｄを最大値（＋∞）に設定することにより、２ビット前の判定値を「１」にする確率を高くすることができる。第２の経路８０２は、１ビット前の判定値が０であり、２ビット前の判定値が１である場合に、セレクタ７０１及び７０９により選択されるので、第２の経路８０２を選択する確率を高くすることができる。これにより、第１の実施形態と同様に、第２のオフセットキャンセル値βｂを高速かつ効率的に設定することができる。

上記と同様にして、以下、オフセットキャンセル値βｃ〜βｈを順に設定する。その設定後、オフセットキャンセル値βａ〜βｈは、固定され、受信回路は、第１の実施形態と同様に、通常モードの動作を行う。

以上のように、セレクタ７０１〜７０４，７０９，７１０は、過去の２ビットの入力信号ＩＮの判定結果に応じて、第１〜第８のコンパレータ１０３ａ〜１０３ｈの判定結果を選択的に出力する。オフセットキャンセル回路は、過去の２ビットの入力信号ＩＮの判定結果に応じて、第１〜第８のオフセットキャンセル値βａ〜βｈを制御する。これにより、受信回路は、インターリーブ処理により、偶数ビットの判定出力信号ＯＵＴｅ及び奇数ビットの判定出力信号ＯＵＴｏを出力することができる。

（第３の実施形態）
図８は第３の実施形態による受信回路の処理方法を示すフローチャートであり、図９はオフセットキャンセル値の時間経過を示す図である。第１の実施形態では、２個の経路３０１及び３０２を有する場合を説明し、第２の実施形態では、８個の経路を有する場合を説明したが、経路の数は、２個及び８個以外であってもよい。なお、図９は、経路の数が８個の場合を例に示す。まず、受信回路は、オフセットキャンセル設定モードの処理を行うため、入力信号ＩＮを０Ｖに設定し、すべての等化値αを０に設定する。

ステップＳ５０１では、受信回路は、期間Ｔ１において、１つ目の経路のオフセットキャンセル値を調整する。次に、ステップＳ５０２では、受信回路は、一定時間経過したか否かを判定する。一定時間経過していなければ、ステップＳ５０１に戻り、一定時間経過していれば、ステップＳ５０３に進む。期間Ｔ１では、１つ目の経路のオフセットキャンセル値は、初期値が０であり、一定時間経過すると、適正値に収束する。

ステップＳ５０３では、受信回路は、期間Ｔ２において、２つ目の経路のオフセットキャンセル値を調整する。次に、ステップＳ５０４では、受信回路は、一定時間経過したか否かを判定する。一定時間経過していなければ、ステップＳ５０３に戻り、一定時間経過していれば、次のステップに進む。期間Ｔ２では、２つ目の経路のオフセットキャンセル値は、初期値が０であり、一定時間経過すると、適正値に収束する。

次に、受信回路は、期間Ｔ３において、３つ目の経路のオフセットキャンセル値を調整する。期間Ｔ３では、３つ目の経路のオフセットキャンセル値は、初期値が０であり、一定時間経過すると、適正値に収束する。

次に、受信回路は、期間Ｔ４において、４つ目の経路のオフセットキャンセル値を調整する。期間Ｔ４では、４つ目の経路のオフセットキャンセル値は、初期値が０であり、一定時間経過すると、適正値に収束する。

次に、受信回路は、期間Ｔ５において、５つ目の経路のオフセットキャンセル値を調整する。期間Ｔ５では、５つ目の経路のオフセットキャンセル値は、初期値が０であり、一定時間経過すると、適正値に収束する。

次に、受信回路は、期間Ｔ６において、６つ目の経路のオフセットキャンセル値を調整する。期間Ｔ６では、６つ目の経路のオフセットキャンセル値は、初期値が０であり、一定時間経過すると、適正値に収束する。

次に、受信回路は、期間Ｔ７において、７つ目の経路のオフセットキャンセル値を調整する。期間Ｔ７では、７つ目の経路のオフセットキャンセル値は、初期値が０であり、一定時間経過すると、適正値に収束する。

ステップＳ５０５では、受信回路は、期間Ｔ８において、最後の経路のオフセットキャンセル値を調整する。次に、ステップＳ５０６では、受信回路は、一定時間経過したか否かを判定する。一定時間経過していなければ、ステップＳ５０５に戻り、一定時間経過していれば、ステップＳ５０７に進む。期間Ｔ８では、最後の経路のオフセットキャンセル値は、初期値が０であり、一定時間経過すると、適正値に収束する。

ステップＳ５０７では、受信回路は、期間Ｔ９において、上記で調整された１つ目の経路から最後の経路までのオフセットキャンセル値を固定する。例えば、オフセットキャンセル値をレジスタに記憶させることにより、オフセットキャンセル値を固定してもよい。その後、受信回路は、通常モードの動作を行う。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１第２の加算器
１０２第４の加算器
１０３第１のコンパレータ
１０４第２のコンパレータ
１０５，１１９，１２０，１２３，１２４セレクタ
１０６Ｄ型フリップフロップ
１１６デマルチプレクサ
１１７パターン判定部
１１８アップ／ダウン判定部
１２１，１２２カウンタ
１２５，１２６デジタルアナログ変換器
１２７第１の加算器
１２８第２の加算器
１２９コントローラ

Claims

入力信号に対して第１のオフセットキャンセル値を加算する第１の加算器と、
前記第１の加算器の出力信号に対して第１の等化値を加算する第２の加算器と、
前記第２の加算器の出力信号に対して２値判定を行う第１のコンパレータと、
前記入力信号に対して第２のオフセットキャンセル値を加算する第３の加算器と、
前記第３の加算器の出力信号に対して第２の等化値を加算する第４の加算器と、
前記第４の加算器の出力信号に対して２値判定を行う第２のコンパレータと、
過去の入力信号の判定結果に応じて、前記第１のコンパレータの判定結果又は前記第２のコンパレータの判定結果を出力するセレクタと、
前記セレクタの出力信号をシリアルからパラレルに変換するデマルチプレクサと、
前記デマルチプレクサの後段に接続され、前記過去の入力信号の判定結果に応じて、前記第１のオフセットキャンセル値及び前記第２のオフセットキャンセル値を制御するオフセットキャンセル回路と
を有することを特徴とする受信回路。
オフセットキャンセル設定モードでは、前記２値判定の閾値に対応する信号を前記入力信号として入力し、前記第１の等化値及び前記第２の等化値を０にすることを特徴とする請求項１記載の受信回路。
前記セレクタは、前記過去の入力信号の判定結果が０の場合には前記第１のコンパレータの判定結果を出力し、前記過去の入力信号の判定結果が１の場合には前記第２のコンパレータの判定結果を出力することを特徴とする請求項１又は２記載の受信回路。
前記オフセットキャンセル回路は、
前記過去の入力信号の判定結果が０の場合には、今回の入力信号の判定結果に応じて、前記第１のオフセットキャンセル値を制御し、
前記過去の入力信号の判定結果が１の場合には、今回の入力信号の判定結果に応じて、前記第２のオフセットキャンセル値を制御することを特徴とする請求項３記載の受信回路。
前記オフセットキャンセル回路は、
前記第１のオフセットキャンセル値を設定する場合には、前記第２のオフセットキャンセル値を第２の固定値に設定し、前記過去の入力信号の判定結果が０の場合には、今回の入力信号の判定結果に応じて、前記第１のオフセットキャンセル値を制御し、
前記第２のオフセットキャンセル値を設定する場合には、前記第１のオフセットキャンセル値を第１の固定値に設定し、前記過去の入力信号の判定結果が１の場合には、今回の入力信号の判定結果に応じて、前記第２のオフセットキャンセル値を制御することを特徴とする請求項３又は４記載の受信回路。
前記セレクタは、前記セレクタの前回の出力値が０の場合には前記第１のコンパレータの判定結果を出力し、前記セレクタの前回の出力値が１の場合には前記第２のコンパレータの判定結果を出力することを特徴とする請求項１〜５のいずれか１項に記載の受信回路。
さらに、前記入力信号に対して第３のオフセットキャンセル値を加算する第５の加算器と、
前記第５の加算器の出力信号に対して第３の等化値を加算する第６の加算器と、
前記第６の加算器の出力信号に対して２値判定を行う第３のコンパレータと、
前記入力信号に対して第４のオフセットキャンセル値を加算する第７の加算器と、
前記第７の加算器の出力信号に対して第４の等化値を加算する第８の加算器と、
前記第８の加算器の出力信号に対して２値判定を行う第４のコンパレータと、
前記入力信号に対して第５のオフセットキャンセル値を加算する第９の加算器と、
前記第９の加算器の出力信号に対して第５の等化値を加算する第１０の加算器と、
前記第１０の加算器の出力信号に対して２値判定を行う第５のコンパレータと、
前記入力信号に対して第６のオフセットキャンセル値を加算する第１１の加算器と、
前記第１１の加算器の出力信号に対して第６の等化値を加算する第１２の加算器と、
前記第１２の加算器の出力信号に対して２値判定を行う第６のコンパレータと、
前記入力信号に対して第７のオフセットキャンセル値を加算する第１３の加算器と、
前記第１３の加算器の出力信号に対して第７の等化値を加算する第１４の加算器と、
前記第１４の加算器の出力信号に対して２値判定を行う第７のコンパレータと、
前記入力信号に対して第８のオフセットキャンセル値を加算する第１５の加算器と、
前記第１５の加算器の出力信号に対して第８の等化値を加算する第１６の加算器と、
前記第１６の加算器の出力信号に対して２値判定を行う第８のコンパレータとを有し、
前記セレクタは、過去の２ビットの入力信号の判定結果に応じて、前記第１〜第８のコンパレータの判定結果を選択的に出力し、
前記オフセットキャンセル回路は、前記過去の２ビットの入力信号の判定結果に応じて、前記第１〜第８のオフセットキャンセル値を制御する請求項１〜５のいずれか１項に記載の受信回路。