JP6064353B2

JP6064353B2 - Thin film transistor manufacturing method

Info

Publication number: JP6064353B2
Application number: JP2012075187A
Authority: JP
Inventors: 広大村田
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2011-09-27
Filing date: 2012-03-28
Publication date: 2017-01-25
Anticipated expiration: 2032-03-28
Also published as: JP2013084887A

Description

本発明は、薄膜トランジスタの製造方法に関する。 The present invention relates to the production how a thin film transistor motor.

情報技術の目覚しい発展により、現在ではノート型パソコンや携帯情報端末などでの情報の送受信が頻繁に行われている。近い将来、場所を選ばずに情報をやり取りできるユビキタス社会が来るであろうことは周知の事実である。そのような社会においては、より軽量、薄型の情報端末が望まれる。
現在半導体材料の主流はシリコン系（Ｓｉ系）であるが、フレキシブル化、軽量化、低コスト化、高性能化などの観点から酸化物半導体を用いたトランジスタ（酸化物トランジスタ）の研究が盛んになっている。一般に酸化物半導体を用いる場合、スパッタ法などの真空成膜が用いられることが多い。 Due to the remarkable development of information technology, information is frequently sent and received at notebook computers and portable information terminals. It is a well-known fact that in the near future, a ubiquitous society that can exchange information regardless of location will come. In such a society, a lighter and thinner information terminal is desired.
Currently, the mainstream of semiconductor materials is silicon-based (Si-based), but research on transistors using oxide semiconductors (oxide transistors) is active from the viewpoints of flexibility, weight reduction, cost reduction, and high performance. It has become. In general, when an oxide semiconductor is used, vacuum film formation such as sputtering is often used.

しかし、近年では、塗布法による酸化物半導体の形成が報告されており、大面積化、印刷法の適用、プラスチック基板の利用などといった応用の可能性が広がってきている。
またその応用分野は広く、上記のような薄型、軽量のフレキシブルディスプレイに限らず、ＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）タグやセンサーなどへの応用も見込まれている。このように、ユビキタス社会に向けて塗布型酸化物トランジスタの研究は必要不可欠である。
このような理由により、現在では塗布法による酸化物半導体の研究が注目されている。 However, in recent years, formation of an oxide semiconductor by a coating method has been reported, and application possibilities such as an increase in area, application of a printing method, use of a plastic substrate, and the like are expanding.
In addition, the application field is wide, and not only the thin and light flexible display as described above, but also application to RFID (Radio Frequency Identification) tags and sensors is expected. In this way, research on coated oxide transistors is indispensable for a ubiquitous society.
For these reasons, research on oxide semiconductors by a coating method is now attracting attention.

溶液から半導体層を形成するには、スピンコート法やディップ法、インクジェット法などの方法が挙げられる。このうち、スピンコート法やディップ法で製造されたトランジスタを複数配置したトランジスタアレイにおいては、トランジスタ素子間やトランジスタと画素電極との間の半導体層中を電流が流れやすいため、オフ状態での電流（以下、「リーク電流」ともいう。）値が大きくなり、オンオフ比が低下してしまうといった課題がある。
このため、例えば特許文献１においてはインクジェット法を用いて所望の場所に半導体層を形成することにより、トランジスタ素子の分離を実現している。また、例えば特許文献２においてはソース電極、ドレイン電極の間のチャネル部に半導体溶液を注入することによってトランジスタ素子の分離を実現している。 In order to form a semiconductor layer from a solution, a spin coating method, a dip method, an ink jet method, or the like can be used. Among these, in a transistor array in which a plurality of transistors manufactured by a spin coating method or a dip method are arranged, a current easily flows in a semiconductor layer between transistor elements or between a transistor and a pixel electrode. (Hereinafter also referred to as “leakage current”) There is a problem that the value increases and the on / off ratio decreases.
For this reason, for example, in Patent Document 1, separation of transistor elements is realized by forming a semiconductor layer at a desired location using an inkjet method. For example, in Patent Document 2, transistor elements are separated by injecting a semiconductor solution into a channel portion between a source electrode and a drain electrode.

特開２００５−２１００８６号公報Japanese Patent Laid-Open No. 2005-210086 特開２００４−８００２６号公報JP 2004-80026 JP

しかしながら、特許文献２に記載の方法を用いた場合には、チャネル部に半導体溶液を注入するには隔壁の形成が必要となる為、通常のトランジスタ作製方法に加えて隔壁材料の成膜及びパターニングのプロセスを別途行わなければならないといった課題がある。
また、特許文献１、２の方法に記載の方法を用いた場合、つまり印刷法で半導体層を形成する場合には、素子特性の向上、安定化には素子分離を図る必要がある為に位置精度の良い印刷方法が求められるといった課題がある。 However, when the method described in Patent Document 2 is used, it is necessary to form partition walls in order to inject the semiconductor solution into the channel portion. Therefore, in addition to the usual transistor manufacturing method, film formation and patterning of partition wall materials are performed. There is a problem that this process must be performed separately.
Further, when the method described in the methods of Patent Documents 1 and 2 is used, that is, when a semiconductor layer is formed by a printing method, it is necessary to achieve element isolation for improving and stabilizing element characteristics. There is a problem that a printing method with high accuracy is required.

そこで、本発明は、上述の課題を鑑みてなされたものであり、位置精度の向上を図る為に半導体層を印刷法でストライプ形状に形成し、保護層を成膜してパターニングを行う。その後、ソース電極とドレイン電極とを成膜する。ソース電極とドレイン電極とをフォトリソグラフィー法にてパターニングを行う際、単素子を形成するに当たり半導体層のストライプ形状で余分な箇所をソース電極とドレイン電極とを同時にエッチングし、素子分離を図る。
このように、上記半導体層をストライプ形状に形成し、ソース電極とドレイン電極とをパターニングする際に半導体層の余分な箇所を同時にエッチングすることで、アライメント精度良く半導体層を形成し、かつトランジスタ素子の分離が実現可能な薄膜トランジスタの製造方法を提供することを目的とする。 Therefore, the present invention has been made in view of the above-described problems. In order to improve the positional accuracy, the semiconductor layer is formed in a stripe shape by a printing method, and a protective layer is formed and patterned. Thereafter, a source electrode and a drain electrode are formed. When patterning the source electrode and the drain electrode by a photolithography method, when forming a single element, the source electrode and the drain electrode are simultaneously etched in a stripe shape of the semiconductor layer to achieve element isolation.
As described above, the semiconductor layer is formed in a stripe shape, and when the source electrode and the drain electrode are patterned, an unnecessary portion of the semiconductor layer is etched at the same time, so that the semiconductor layer is formed with high alignment accuracy and the transistor element. and an object thereof is separated to provide a manufacturing how thin film transistor feasible.

上記課題を解決するために、本発明の一態様は、複数のトランジスタが形成された薄膜トランジスタの製造方法であって、基板上にゲート電極を形成する工程と、前記基板と前記ゲート電極とにわたって、これらの上にゲート絶縁体層を形成する工程と、前記ゲート絶縁体層上に半導体層を形成する工程と、前記半導体層上に保護層を形成する工程と、前記ゲート絶縁体層と前記半導体層と前記保護層とにわたって、これらの上にソース電極及びドレイン電極を形成する工程と、前記ソース電極と前記ドレイン電極とをエッチングすると同時に、前記保護層または前記ソース電極または前記ドレイン電極で被覆されていない前記半導体層をエッチングする工程と、を有し、前記半導体層を形成する工程では、前記半導体層を前記複数のトランジスタに渡ってストライプ形状に形成することを特徴とする薄膜トランジスタの製造方法である。 In order to solve the above problems, one embodiment of the present invention is a method for manufacturing a thin film transistor in which a plurality of transistors are formed, the step of forming a gate electrode over a substrate, and the substrate and the gate electrode. A step of forming a gate insulator layer thereon, a step of forming a semiconductor layer on the gate insulator layer, a step of forming a protective layer on the semiconductor layer, the gate insulator layer and the semiconductor Forming a source electrode and a drain electrode over the layer and the protective layer, and simultaneously etching the source electrode and the drain electrode and covering the protective layer or the source electrode or the drain electrode Etching the semiconductor layer that is not formed, and in the step of forming the semiconductor layer, the semiconductor layer is removed from the plurality of transistors. A method of manufacturing a thin film transistor, which comprises forming a stripe shape over the static.

上記態様によれば、ソース電極とドレイン電極とをエッチングすると同時に、保護層またはソース電極またはドレイン電極で被覆されていない半導体層をエッチングする。このため、ソース電極とドレイン電極とをエッチングする同時に半導体層の素子分離を図ることができる。よって、上記態様に係る薄膜トランジスタの製造方法であれば、従来の製造方法と比較して、スペーサーの形成等の素子分離に要する工程の数を低減することができる。 According to the above aspect, the source electrode and the drain electrode are etched, and at the same time, the semiconductor layer not covered with the protective layer or the source electrode or the drain electrode is etched. Therefore, element isolation of the semiconductor layer can be achieved simultaneously with etching of the source electrode and the drain electrode. Therefore, the method for manufacturing a thin film transistor according to the above embodiment can reduce the number of steps required for element isolation, such as formation of a spacer, as compared with a conventional manufacturing method.

さらに、上記態様によれば、半導体層をストライプ形状に形成する。このため、上記態様に係る薄膜トランジスタの製造方法であれば、従来の製造方法と比較して、印刷時のアライメント精度を向上させることができる。
また、本発明の別の態様は、前記半導体層を形成する工程では、前記半導体層を塗布法にて形成することとしても良い。
上記態様によれば、半導体層を塗布法にて形成する。このため、上記態様に係る薄膜トランジスタの製造方法であれば、半導体層を大面積で形成することができる。 Furthermore, according to the above aspect, the semiconductor layer is formed in a stripe shape. For this reason, if it is the manufacturing method of the thin-film transistor which concerns on the said aspect, compared with the conventional manufacturing method, the alignment precision at the time of printing can be improved.
In another aspect of the present invention, in the step of forming the semiconductor layer, the semiconductor layer may be formed by a coating method.
According to the above aspect, the semiconductor layer is formed by a coating method. For this reason, if it is the manufacturing method of the thin-film transistor which concerns on the said aspect, a semiconductor layer can be formed in a large area.

また、本発明の別の態様は、前記エッチングする工程では、エッチング方法がウェットエッチングであることとしても良い。
上記態様によれば、被覆されていない半導体層とソース電極とドレイン電極とをウェットエッチングする。このため、上記態様に係る薄膜トランジスタの製造方法であれば、同時に半導体層とソース電極とドレイン電極とをエッチングすることができる。
また、本発明の別の態様は、前記エッチングする工程では、エッチング方法がドライエッチングであることとしても良い。
上記態様によれば、被覆されていない半導体層とソース電極とドレイン電極とをドライエッチングする。このため、上記態様に係る薄膜トランジスタの製造方法であれば、同時に半導体層とソース電極とドレイン電極とをエッチングすることができる。 In another aspect of the present invention, the etching method may be wet etching in the etching step.
According to the said aspect, the semiconductor layer which is not coat | covered, a source electrode, and a drain electrode are wet-etched. For this reason, if it is the manufacturing method of the thin-film transistor which concerns on the said aspect, a semiconductor layer, a source electrode, and a drain electrode can be etched simultaneously.
In another aspect of the present invention, in the etching step, the etching method may be dry etching.
According to the above aspect, the uncovered semiconductor layer, the source electrode, and the drain electrode are dry-etched. For this reason, if it is the manufacturing method of the thin-film transistor which concerns on the said aspect, a semiconductor layer, a source electrode, and a drain electrode can be etched simultaneously.

また、本発明の別の態様は、前記塗布法は、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートの何れかであることとしても良い。
上記態様によれば、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートの何れかの方法を用いて、半導体層を塗布することができる。このため、上記態様に係る薄膜トランジスタの製造方法であれば、簡単に半導体層を形成することができる。 In another aspect of the present invention, the coating method includes letterpress printing, intaglio printing, planographic printing, reversal offset printing, screen printing, ink jet, thermal transfer printing, dispenser, spin coating, die coating, micro gravure coating, and dip coating. It may be either one.
According to the above aspect, a semiconductor using any one of letterpress printing, intaglio printing, planographic printing, reversal offset printing, screen printing, inkjet, thermal transfer printing, dispenser, spin coating, die coating, micro gravure coating, dip coating, and semiconductor A layer can be applied. For this reason, if it is the manufacturing method of the thin-film transistor which concerns on the said aspect, a semiconductor layer can be formed easily.

また、本発明の別の態様は、前記ゲート絶縁体層を形成する工程後、前記ゲート絶縁体層に、ストライプ状に凹部を形成する工程を備え、前記半導体層を形成する工程では、前記凹部内の前記ゲート絶縁体層上に前記半導体層を形成することとしても良い。
また、本発明の別の態様は、前記凹部を形成する工程では、前記凹部をドライエッチング法で形成することとしても良い。 Another aspect of the present invention includes a step of forming a recess in a stripe shape in the gate insulator layer after the step of forming the gate insulator layer, and in the step of forming the semiconductor layer, the recess The semiconductor layer may be formed on the gate insulator layer.
In another aspect of the present invention, in the step of forming the recess, the recess may be formed by a dry etching method.

本発明によれば、塗布法にて半導体層をストライプ形状に形成した後、保護層とソース電極とドレイン電極とを形成する。そして、ソース電極とドレイン電極とをエッチングする際に、保護層またはソース電極またはドレイン電極で被覆されていない箇所の半導体層を同時にエッチングすることで、アライメント精度良く半導体層を形成し、かつ工程数増やすことなくトランジスタ素子を分離することが可能である。 According to the present invention, after the semiconductor layer is formed in a stripe shape by a coating method, the protective layer, the source electrode, and the drain electrode are formed. Then, when the source electrode and the drain electrode are etched, the semiconductor layer in a portion not covered with the protective layer or the source electrode or the drain electrode is simultaneously etched, thereby forming the semiconductor layer with high alignment accuracy and the number of steps. The transistor elements can be separated without increasing.

さらに、凹部を備えた薄膜トランジスタであれば、上述の効果に加えて、ゲート絶縁膜に直接凹部を形成することで、バンク層の形成プロセスを省くことができる。更に凹部をストライプ状に形成することによって、ストライプ状の長軸方向には厳密に位置合わせをする必要がないことから、半導体形成位置の位置ズレを抑制することができる。この為、塗布法により所望の場所に半導体層の成膜を行うことができる。
更に、凹部を備えた薄膜トランジスタであれば、隔壁の形成プロセスが不要、素子分離工程の追加が不要な為、製造プロセスの簡易化を図ることが可能である。 Furthermore, in the case of a thin film transistor provided with a recess, in addition to the above-described effects, the bank layer forming process can be omitted by forming the recess directly in the gate insulating film. Further, by forming the concave portions in a stripe shape, it is not necessary to strictly align in the long axis direction of the stripe shape, so that the positional deviation of the semiconductor formation position can be suppressed. For this reason, the semiconductor layer can be formed at a desired place by a coating method.
Furthermore, if the thin film transistor has a recess, the process for forming the partition wall is unnecessary and the addition of an element isolation step is unnecessary, so that the manufacturing process can be simplified.

本発明の実施形態に係る薄膜トランジスタの構造を表す部分断面図。1 is a partial cross-sectional view illustrating a structure of a thin film transistor according to an embodiment of the invention. 本発明の実施形態に係る薄膜トランジスタの配列図。1 is an array diagram of thin film transistors according to an embodiment of the present invention. 本発明の実施形態に係る薄膜トランジスタの配列図。1 is an array diagram of thin film transistors according to an embodiment of the present invention. 素子分離を図っていない場合の薄膜トランジスタの配列図。FIG. 6 is an array diagram of thin film transistors when element isolation is not achieved. 従来の薄膜トランジスタの構造を表す部分断面図。FIG. 10 is a partial cross-sectional view illustrating a structure of a conventional thin film transistor. 従来の薄膜トランジスタを含む画像表示装置の構造を表す部分断面図。The fragmentary sectional view showing the structure of the image display apparatus containing the conventional thin-film transistor. 従来の薄膜トランジスタの配列図。FIG. 6 is an array diagram of a conventional thin film transistor. 従来の薄膜トランジスタの構造を表す部分断面図。FIG. 10 is a partial cross-sectional view illustrating a structure of a conventional thin film transistor. 従来の薄膜トランジスタを含む画像表示装置の構造を表す部分断面図。The fragmentary sectional view showing the structure of the image display apparatus containing the conventional thin-film transistor. 本発明の第２実施形態に係る凹部を表す部分断面図。The fragmentary sectional view showing the recessed part which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る薄膜トランジスタの構造を表す部分断面図。The fragmentary sectional view showing the structure of the thin-film transistor concerning 2nd Embodiment of this invention. 素子分離を図っていない場合の薄膜トランジスタの配列図。FIG. 6 is an array diagram of thin film transistors when element isolation is not achieved. 本発明の第２実施形態に係る薄膜トランジスタの配列図。FIG. 6 is an array diagram of thin film transistors according to a second embodiment of the present invention.

≪第１実施形態≫
（薄膜トランジスタ）
以下、本発明の実施の形態を、図面を参照しつつ説明する。なお、実施の形態において、同一構成要素には同一符号を付け、重複する説明は省略する。
なお、図１に示された、本発明の実施の形態に係る薄膜トランジスタ５０の構成は、特に限定されるものではない。 << First Embodiment >>
(Thin film transistor)
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the embodiments, the same components are denoted by the same reference numerals, and redundant descriptions are omitted.
The configuration of the thin film transistor 50 according to the embodiment of the present invention shown in FIG. 1 is not particularly limited.

また、薄膜トランジスタ５０は、図３に示された薄膜トランジスタの配列図７０のＡ−Ｂの概略断面図に対応するものである。なお、薄膜トランジスタ５０は、実際には、図５に示された薄膜トランジスタ２０に示すように、キャパシタ電極３を有している。
また、薄膜トランジスタ２０は、図７に示された薄膜トランジスタの配列図４０のＡ−Ｂ−Ｃの概略断面に対応するものである。
従って、薄膜トランジスタ５０を用いた画像表示装置の概略断面図は、薄膜トランジスタの配列図７０のＡ−Ｂ−Ｃの断面、つまりは図６に示された薄膜トランジスタ３０の概略断面図と同等になる。 The thin film transistor 50 corresponds to the schematic cross-sectional view taken along the line AB of the thin film transistor array 70 shown in FIG. Note that the thin film transistor 50 actually has the capacitor electrode 3 as shown in the thin film transistor 20 shown in FIG.
The thin film transistor 20 corresponds to the schematic cross section taken along the line ABC of the thin film transistor array diagram 40 shown in FIG.
Therefore, the schematic cross-sectional view of the image display device using the thin film transistor 50 is equivalent to the cross-section taken along the line ABC of the thin film transistor array diagram 70, that is, the schematic cross-sectional view of the thin film transistor 30 shown in FIG.

図１、３に示すように、本発明の実施の形態に係る薄膜トランジスタ５０は、基板１、ゲート電極２、ゲート絶縁体層４、半導体層５、保護層６、ソース電極７、ドレイン電極８を備えている。そして、半導体層５の端部５ａの位置とソース電極７の端部７ａの位置とは平面視で一致している。これと同様に、半導体層５の端部５ｂの位置とドレイン電極８の端部８ａの位置とは平面視で一致している。 As shown in FIGS. 1 and 3, a thin film transistor 50 according to an embodiment of the present invention includes a substrate 1, a gate electrode 2, a gate insulator layer 4, a semiconductor layer 5, a protective layer 6, a source electrode 7, and a drain electrode 8. I have. The position of the end portion 5a of the semiconductor layer 5 and the position of the end portion 7a of the source electrode 7 coincide with each other in plan view. Similarly, the position of the end portion 5b of the semiconductor layer 5 and the position of the end portion 8a of the drain electrode 8 coincide with each other in plan view.

本発明の実施の形態に係る基板１として、具体的にはポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン-テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂、ガラス及び石英等を使用することができるが、本発明ではこれらに限定されるものではない。また、これらは単独として使用してもよいが、二種以上を積層した複合の基板として使用してもよい。 As the substrate 1 according to the embodiment of the present invention, specifically, polymethyl methacrylate, polyacrylate, polycarbonate, polystyrene, polyethylene sulfide, polyethersulfone, polyolefin, polyethylene terephthalate, polyethylene naphthalate, cycloolefin polymer, polyethersulfur Phon, triacetyl cellulose, polyvinyl fluoride film, ethylene-tetrafluoroethylene copolymer resin, weather resistant polyethylene terephthalate, weather resistant polypropylene, glass fiber reinforced acrylic resin film, glass fiber reinforced polycarbonate, transparent polyimide, fluororesin, cyclic Polyolefin resin, glass, quartz and the like can be used, but the present invention is not limited to these. These may be used alone or as a composite substrate in which two or more kinds are laminated.

本発明の実施の形態に係る基板１が有機物フィルムである場合には、薄膜トランジスタ５０の素子の耐久性を向上させるために透明のガスバリア層（図示せず）を形成することができる。このガスバリア層としては、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（ＳｉＮ）、酸化窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣ）及びダイヤモンドライクカーボン（ＤＬＣ）などが挙げられるが、本発明ではこれらに限定されるものではない。また、これらのガスバリア層は２層以上積層して使用することもできる。また、このガスバリア層は有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。 When the substrate 1 according to the embodiment of the present invention is an organic film, a transparent gas barrier layer (not shown) can be formed to improve the durability of the element of the thin film transistor 50. Examples of the gas barrier layer include aluminum oxide (Al ₂ O ₃ ), silicon oxide (SiO ₂ ), silicon nitride (SiN), silicon oxynitride (SiON), silicon carbide (SiC), and diamond-like carbon (DLC). However, the present invention is not limited to these. These gas barrier layers can also be used by laminating two or more layers. Moreover, this gas barrier layer may be formed only on one side of the substrate 1 using an organic film, or may be formed on both sides.

ガスバリア層は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法及びゾル−ゲル法などを用いて形成することができるが、本発明ではこれらに限定されるものではない。 The gas barrier layer can be formed using a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD (Chemical Vapor Deposition) method, a hot wire CVD method, a sol-gel method, etc. The invention is not limited to these.

本発明の実施の形態に係る、ゲート電極２、キャパシタ電極３、ソース電極８及びドレイン電極９には、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ_２Ｏ_４）、酸化カドミウムスズ（Ｃｄ_２ＳｎＯ_２）、酸化亜鉛スズ（Ｚｎ_２ＳｎＯ_４）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）等の酸化物材料が好適に用いられる。また、この酸化物材料に不純物をドープすることも導電率を上げるために好ましい。例えば、酸化インジウムにスズやモリブデン、チタンをドープしたもの、酸化スズにアンチモンやフッ素をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウムをドープしたものなどである。この中では特に酸化インジウムにスズをドープした酸化インジウムスズ（通称ＩＴＯ）が低い抵抗率のために特に好適に用いられる。またＡｕ、Ａｇ、Ｃｕ、Ｃｒ、Ａｌ、Ｍｇなどの金属材料も好適に用いられる。また、導電性酸化物材料と低抵抗金属材料とを複数積層したものも使用できる。この場合、金属材料の酸化や経時劣化を防ぐために導電性酸化物薄膜／金属薄膜／導電性酸化物薄膜の順に積層した３層構造が特に好適に用いられる。また、ＰＥＤＯＴ（ポリエチレンジオキシチオフェン）等の有機導電性材料も好適に用いることができる。また、ゲート電極２、ソース電極８及びドレイン電極９は、全て同じ材料であっても構わないし、全て違う材料であっても構わない。しかし、工程数を減らすためにソース電極８とドレイン電極９とは同一の材料であることがより望ましい。 According to the embodiment of the present invention, the gate electrode 2, the capacitor electrode 3, the source electrode 8 and the drain electrode 9 include indium oxide (In ₂ O ₃ ), tin oxide (SnO ₂ ), zinc oxide (ZnO), oxide Oxide materials such as cadmium (CdO), indium cadmium oxide (CdIn ₂ O ₄ ), cadmium tin oxide (Cd ₂ SnO ₂ ), zinc tin oxide (Zn ₂ SnO ₄ ), and indium zinc oxide (In—Zn—O) Are preferably used. It is also preferable to dope impurities into this oxide material in order to increase the conductivity. For example, indium oxide is doped with tin, molybdenum, or titanium, tin oxide is doped with antimony or fluorine, and zinc oxide is doped with indium, aluminum, or gallium. Among these, indium tin oxide (commonly referred to as ITO) obtained by doping tin into indium oxide is particularly preferably used because of its low resistivity. In addition, metal materials such as Au, Ag, Cu, Cr, Al, and Mg are also preferably used. Further, a laminate in which a plurality of conductive oxide materials and low resistance metal materials are stacked can also be used. In this case, a three-layer structure in which a conductive oxide thin film / metal thin film / conductive oxide thin film is laminated in order in order to prevent oxidation or deterioration with time of the metal material is particularly preferably used. An organic conductive material such as PEDOT (polyethylenedioxythiophene) can also be suitably used. Further, the gate electrode 2, the source electrode 8, and the drain electrode 9 may all be made of the same material, or may be made of different materials. However, in order to reduce the number of steps, it is more desirable that the source electrode 8 and the drain electrode 9 are made of the same material.

上記電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、光ＣＶＤ法、ホットワイヤーＣＶＤ法、またはスクリーン印刷、凸版印刷、インクジェット法等で形成することができるが、これらに限定されるものではない。
更に、本発明の実施の形態に係る、半導体層５、ゲート電極４、そしてドレイン電極８のエッチング方法は、周知の広く使用されている従来方法でのウェットエッチング、またはドライエッチング技術を用いて行うことができる。 The electrode is formed by a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD (chemical vapor deposition), a photo CVD method, a hot wire CVD method, screen printing, letterpress printing, an ink jet method, or the like. However, it is not limited to these.
Furthermore, the etching method of the semiconductor layer 5, the gate electrode 4, and the drain electrode 8 according to the embodiment of the present invention is performed by using a well-known and widely used conventional method of wet etching or dry etching. be able to.

本発明の実施の形態に係るゲート絶縁体層４として用いられる材料は、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられるが、これらに限定されるものではない。ゲートリーク電流を抑えるためには、ゲート絶縁体層４の抵抗率は１０^１１Ωｃｍ以上、特に１０^１４Ωｃｍ以上であることが好ましい。 Materials used as the gate insulator layer 4 according to the embodiment of the present invention are silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconia oxide, oxide Inorganic materials such as titanium, or polyacrylates such as PMMA (polymethyl methacrylate), PVA (polyvinyl alcohol), PS (polystyrene), transparent polyimide, polyester, epoxy, polyvinylphenol, polyvinyl alcohol, and the like can be mentioned. It is not limited to. In order to suppress the gate leakage current, the resistivity of the gate insulator layer 4 is preferably 10 ¹¹ Ωcm or more, more preferably 10 ¹⁴ Ωcm or more.

ゲート絶縁体層４は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法、スピンコート、ディップコート、スクリーン印刷などの方法を用いて形成される。これらのゲート絶縁体層４は、膜の成長方向に向けて組成を傾斜したものもまた好適に用いられる。 The gate insulator layer 4 is formed using a method such as vacuum deposition, ion plating, sputtering, laser ablation, plasma CVD, photo CVD, hot wire CVD, spin coating, dip coating, or screen printing. Is done. As these gate insulator layers 4, those whose composition is inclined toward the growth direction of the film are also preferably used.

本発明の実施の形態に係る半導体層５としては、有機物または金属酸化物を主成分とする材料が使用できる。
有機物を主成分とする半導体材料（つまり、有機半導体材料）としては、ポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子系有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、およびそれらの誘導体のような低分子系有機半導体材料を用いてもよい。しかしながら、低コスト化、フレキシブル化、大面積化を考慮すると、塗布法が適用できる有機半導体材料を用いることが望ましい。また、カーボンナノチューブあるいはフラーレンなどの炭素化合物や半導体ナノ粒子分散液なども半導体材料として用いてもよい。 As the semiconductor layer 5 according to the embodiment of the present invention, a material mainly composed of an organic substance or a metal oxide can be used.
Semiconductor materials mainly composed of organic substances (that is, organic semiconductor materials) include high molecular organic semiconductor materials such as polythiophene, polyallylamine, fluorenebithiophene copolymers, and derivatives thereof, and pentacene, tetracene, copper Low molecular weight organic semiconductor materials such as phthalocyanine, perylene, and derivatives thereof may be used. However, in consideration of cost reduction, flexibility, and large area, it is desirable to use an organic semiconductor material to which a coating method can be applied. Carbon compounds such as carbon nanotubes or fullerenes, semiconductor nanoparticle dispersions, and the like may also be used as the semiconductor material.

有機半導体層を形成する塗布方法としては、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートなど、公知の方法を用いることができる。 As an application method for forming the organic semiconductor layer, known methods such as letterpress printing, intaglio printing, planographic printing, reverse offset printing, screen printing, ink jet, thermal transfer printing, dispenser, spin coating, die coating, micro gravure coating, dip coating, etc. Can be used.

金属酸化物を主成分とする半導体材料金属（つまり、酸化物半導体材料）としては、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）及びガリウム（Ｇａ）のうち一種類以上の元素を含む金属酸化物である、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化スズ（ＳｎＯ_２）、酸化タングステン（ＷＯ）及び酸化亜鉛ガリウムインジウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）などの材料が挙げられるが、本発明ではこれらに限定されるものではない。これらの材料の構造は単結晶、多結晶、微結晶、結晶とアモルファスとの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであっても構わない。 Semiconductor materials containing metal oxide as a main component metal (that is, oxide semiconductor material) include zinc (Zn), indium (In), tin (Sn), tungsten (W), magnesium (Mg), and gallium (Ga). Zinc oxide (ZnO), indium oxide (In ₂ O ₃ ), indium zinc oxide (In—Zn—O), tin oxide (SnO ₂ ), oxidation Examples include materials such as tungsten (WO) and zinc gallium indium oxide (In—Ga—Zn—O), but the present invention is not limited to these. The structure of these materials may be any of single crystal, polycrystal, microcrystal, mixed crystal of crystal and amorphous, nanocrystal scattered amorphous, and amorphous.

金属酸化物半導体層を形成する塗布方法としては、有機半導体材料の場合と同様に、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートなど、公知の方法を用いることができる。
なお、半導体層５は、図１に示されているように、ゲート電極２の直上、かつゲート電極２に対して水平方向に形成されている。 As a coating method for forming a metal oxide semiconductor layer, as in the case of organic semiconductor materials, relief printing, intaglio printing, planographic printing, reverse offset printing, screen printing, inkjet, thermal transfer printing, dispenser, spin coating, die coating, Known methods such as micro gravure coating and dip coating can be used.
As shown in FIG. 1, the semiconductor layer 5 is formed directly above the gate electrode 2 and in the horizontal direction with respect to the gate electrode 2.

本発明の実施の形態に係る保護層６として用いられる材料は、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられるが、これらに限定されるものではない。薄膜トランジスタに電気的影響を与えないためには、保護層６の抵抗率は１０^１１Ωｃｍ以上、特に１０^１４Ωｃｍ以上であることが好ましい。 Materials used as the protective layer 6 according to the embodiment of the present invention include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconia oxide, titanium oxide, and the like. Inorganic materials, or polyacrylates such as PMMA (polymethylmethacrylate), PVA (polyvinyl alcohol), PS (polystyrene), transparent polyimide, polyester, epoxy, polyvinylphenol, polyvinyl alcohol, and the like. Is not to be done. In order not to affect the thin film transistor electrically, the resistivity of the protective layer 6 is preferably 10 ¹¹ Ωcm or more, particularly 10 ¹⁴ Ωcm or more.

保護層６は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法、スピンコート、ディップコート、スクリーン印刷などの方法を用いて形成される。これらの保護層６は、膜の成長方向に向けて組成を傾斜したものもまた好適に用いることができる。
なお、保護層６は、図１に示されているように、半導体層５がソース電極７及びドレイン電極８と直接接触箇所を有するように形成されている。 The protective layer 6 is formed using a method such as vacuum deposition, ion plating, sputtering, laser ablation, plasma CVD, photo CVD, hot wire CVD, spin coating, dip coating, or screen printing. . As these protective layers 6, those having an inclined composition toward the film growth direction can also be suitably used.
As shown in FIG. 1, the protective layer 6 is formed so that the semiconductor layer 5 has a direct contact portion with the source electrode 7 and the drain electrode 8.

次に、図６を参照して薄膜トランジスタ５０を用いた画像表示装置３０について説明する。図６に示すように、本発明の実施の形態に係る層間絶縁膜１０としては、例えば、酸化ケイ素、窒化ケイ素、酸化窒化ケイ素、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア及び酸化チタン等の無機材料、または、ポリメチルメタクリレート（ＰＭＭＡ）などのポリアクリレート、ポリビニルアルコール（ＰＶＡ）、ポリスチレン（ＰＳ）、透明性ポリイミド、ポリエステル、エポキシ樹脂及びポリビニルフェノールなどの有機材料が挙げられるが、本発明ではこれらに限定されるものではない。層間絶縁膜１０は、ゲート絶縁体層４と同じ材料であっても構わないし、異なる材料であっても構わない。また、層間絶縁膜１０は、単層として用いても構わないし、複数の層を積層したものを用いても構わない。 Next, the image display device 30 using the thin film transistor 50 will be described with reference to FIG. As shown in FIG. 6, as the interlayer insulating film 10 according to the embodiment of the present invention, for example, silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, Organic materials such as inorganic materials such as zirconia oxide and titanium oxide, or polyacrylates such as polymethyl methacrylate (PMMA), polyvinyl alcohol (PVA), polystyrene (PS), transparent polyimide, polyester, epoxy resin and polyvinyl phenol The present invention is not limited to these examples. The interlayer insulating film 10 may be made of the same material as the gate insulator layer 4 or may be made of a different material. Further, the interlayer insulating film 10 may be used as a single layer or may be a laminate of a plurality of layers.

層間絶縁膜１０は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法、スピンコート法、ディップコート法、スクリーン印刷法などの方法を用いて形成することができるが、本発明ではこれらに限定されるものではない。
図６に示すように、本発明の実施の形態に係る画素電極１１は、薄膜トランジスタ５０のドレイン電極８と電気的に接続していなければならない。具体的には、層間絶縁膜１０をスクリーン印刷法などの方法でパターン印刷してドレイン電極８の部分に層間絶縁膜１０を設けない方法や、層間絶縁膜１０を全面に塗布し、そのあとレーザビーム等を用いて層間絶縁膜１０に穴を空ける方法などが挙げられるが、本発明ではこれらに限定されるものではない。 The interlayer insulating film 10 is formed by a method such as vacuum deposition, ion plating, sputtering, laser ablation, plasma CVD, photo CVD, hot wire CVD, spin coating, dip coating, or screen printing. However, the present invention is not limited to these.
As shown in FIG. 6, the pixel electrode 11 according to the embodiment of the present invention must be electrically connected to the drain electrode 8 of the thin film transistor 50. Specifically, the interlayer insulating film 10 is pattern-printed by a method such as a screen printing method, or the interlayer insulating film 10 is not provided on the drain electrode 8, or the interlayer insulating film 10 is applied to the entire surface, and then the laser is applied. Examples of the method include making a hole in the interlayer insulating film 10 using a beam or the like, but the present invention is not limited thereto.

本発明の薄膜トランジスタ５０に組み合わせる表示要素１２としては、電気泳動型反射表示装置、透過型液晶表示装置、反射型液晶表示装置、半透過型液晶表示装置、有機ＥＬ表示装置及び無機ＥＬ表示装置などが挙げられる。
なお、本願の「表示媒体」は、この表示要素１２に対応するものである。
以上のように、本実施形態に係る薄膜トランジスタ５０であれば、素子分離が図られている。このため、素子分離が図られていない薄膜トランジスタと比較して、トランジスタ素子間に電流が流れにくくなるので、リーク電流値を低減することができる。よって、オンオフ比を向上させることができる。 Examples of the display element 12 to be combined with the thin film transistor 50 of the present invention include an electrophoretic reflective display device, a transmissive liquid crystal display device, a reflective liquid crystal display device, a transflective liquid crystal display device, an organic EL display device, and an inorganic EL display device. Can be mentioned.
The “display medium” in the present application corresponds to the display element 12.
As described above, in the thin film transistor 50 according to the present embodiment, element isolation is achieved. For this reason, it is difficult for current to flow between the transistor elements as compared with a thin film transistor in which element isolation is not achieved, so that a leakage current value can be reduced. Therefore, the on / off ratio can be improved.

＜実施例＞
本発明者は、塗布法にて半導体層５をストライプ形状に形成した後、ソース電極７とドレイン電極８とをエッチングする際、保護層６またはソース電極７またはドレイン電極８で被覆されていない箇所の半導体層５を同時にエッチングして素子分離を行った画像表示装置を作製した。
また、塗布法にて半導体層５をストライプ形状に形成した後、保護層６を成膜し、半導体層５がソース電極７とドレイン電極８と接触するビアを形成し、それ以外は半導体層５が保護層６に被覆されており、ソース電極７とドレイン電極８とをエッチングする際に半導体層５が同時にエッチングされずにストライプ形状のまま残っている、素子分離を行っていない画像表示装置も作製した。 <Example>
The present inventor, after forming the semiconductor layer 5 in a stripe shape by a coating method, when the source electrode 7 and the drain electrode 8 are etched, the portion not covered with the protective layer 6 or the source electrode 7 or the drain electrode 8 An image display device in which the semiconductor layers 5 were simultaneously etched to separate the elements was manufactured.
Further, after forming the semiconductor layer 5 in a stripe shape by a coating method, a protective layer 6 is formed, and a via is formed in which the semiconductor layer 5 is in contact with the source electrode 7 and the drain electrode 8. Is covered with the protective layer 6, and when the source electrode 7 and the drain electrode 8 are etched, the semiconductor layer 5 is not etched at the same time but remains in a stripe shape. Produced.

上記２つの画像表示装置の具体的な製造方法を以下で説明する。
（薄膜トランジスタ５０の製造方法）
基板１上に、ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、感光性フォトレジストを塗布後、露光し、現像液により現像を行った。現像後、塩酸によりエッチングを行い、剥離液により感光型フォトレジストを剥離し、ＩＴＯのパターニングを行い、ゲート電極２及びキャパシタ電極３を形成した（以下、上述した手法を「フォトリソグラフィー法」ともいう）。 A specific method for manufacturing the two image display devices will be described below.
(Method for Manufacturing Thin Film Transistor 50)
A 100 nm ITO film was formed on the substrate 1 using a DC magnetron sputtering method, a photosensitive photoresist was applied, exposed, and developed with a developer. After development, etching is performed with hydrochloric acid, the photosensitive photoresist is stripped with a stripping solution, and ITO is patterned to form the gate electrode 2 and the capacitor electrode 3 (hereinafter, the above-described method is also referred to as “photolithographic method”). ).

次に、ＲＦマグネトロンスパッタ法により基板１と接するＳｉＯＮからなるゲート絶縁体層４（膜厚４００ｎｍ）を成膜した。次に、Ｉｎ−Ｚｎ−Ｏ系酸化物溶液をフレキソ印刷法によりストライプ形状に（膜厚４０ｎｍ）形成することで、半導体層５を形成した。形成後、４００℃、３０分間ホットプレートにてアニール処理を施した。さらにＲＦマグネトロンスパッタ法によりＳｉＯＮからなる保護層６（膜厚８０ｎｍ）を成膜した。半導体層５とソース電極７、そして半導体層５とドレイン電極８は、それぞれ電気的に接触している必要があるため、半導体層５の一部に接触箇所を確保して、保護層６が残るように感光性フォトレジストを塗布後、露光し、現像液により現像を行った。 Next, a gate insulator layer 4 (film thickness 400 nm) made of SiON in contact with the substrate 1 was formed by RF magnetron sputtering. Next, the semiconductor layer 5 was formed by forming an In—Zn—O-based oxide solution in a stripe shape (film thickness: 40 nm) by a flexographic printing method. After the formation, annealing was performed on a hot plate at 400 ° C. for 30 minutes. Furthermore, a protective layer 6 (thickness 80 nm) made of SiON was formed by RF magnetron sputtering. Since the semiconductor layer 5 and the source electrode 7 and the semiconductor layer 5 and the drain electrode 8 need to be in electrical contact with each other, a contact portion is secured in a part of the semiconductor layer 5 and the protective layer 6 remains. As described above, a photosensitive photoresist was applied, exposed, and developed with a developer.

現像後、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）により保護層６を形成した。ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、ソース電極７とドレイン電極８とをフォトリソグラフィー法によりパターニングした。この際、保護層６またはソース電極７またはドレイン電極８で被覆されていない半導体層９（図２を参照）のエッチングも同時に行い、素子分離を図った。 After development, a protective layer 6 was formed by RIE (Reactive Ion Etching). An ITO film having a thickness of 100 nm was formed using a DC magnetron sputtering method, and the source electrode 7 and the drain electrode 8 were patterned by a photolithography method. At this time, the semiconductor layer 9 (see FIG. 2) not covered with the protective layer 6 or the source electrode 7 or the drain electrode 8 was simultaneously etched to achieve element isolation.

更に、スピンコート法によりエポキシ樹脂からなる層間絶縁膜１０（膜厚３μｍ）を形成し、フォトリソグラフィー法によりドレイン電極８と画素電極１１との接触箇所となる開口部を形成した。形成後、ＤＣマグネトロンスパッタリング法によりＩＴＯを膜厚１００ｎｍに成膜し、所望の形状にパターニングを行い、画素電極１１として薄膜トランジスタ５０を作製した。作製した薄膜トランジスタ５０上に、表示要素１２として電気泳動方式電子ペーパー前面板を貼り付け、画像表示装置３０（詳細構造は、本発明の実施形態に係る薄膜トランジスタ５０の配列図の一部７０を参照）を作製した。 Further, an interlayer insulating film 10 (film thickness: 3 μm) made of an epoxy resin was formed by spin coating, and an opening serving as a contact portion between the drain electrode 8 and the pixel electrode 11 was formed by photolithography. After the formation, ITO was formed into a film having a thickness of 100 nm by DC magnetron sputtering, and patterned into a desired shape, and the thin film transistor 50 was produced as the pixel electrode 11. An electrophoretic electronic paper front plate is pasted as the display element 12 on the manufactured thin film transistor 50, and the image display device 30 (refer to part 70 of the array diagram of the thin film transistor 50 according to the embodiment of the present invention for the detailed structure). Was made.

（比較例に係る薄膜トランジスタの製造方法）
基板１上に、ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、感光性フォトレジストを塗布後、露光し、現像液により現像を行った。現像後、塩酸によりエッチングを行い、剥離液により感光型フォトレジストを剥離し、ＩＴＯのパターニングを行い、ゲート電極２及びキャパシタ電極３を形成した（以下、上述した手法を「フォトリソグラフィー法」ともいう）。 (Manufacturing method of thin film transistor according to comparative example)
A 100 nm ITO film was formed on the substrate 1 using a DC magnetron sputtering method, a photosensitive photoresist was applied, exposed, and developed with a developer. After development, etching is performed with hydrochloric acid, the photosensitive photoresist is stripped with a stripping solution, and ITO is patterned to form the gate electrode 2 and the capacitor electrode 3 (hereinafter, the above-described method is also referred to as “photolithographic method”). ).

次に、ＲＦマグネトロンスパッタ法により基板１と接するＳｉＯＮからなるゲート絶縁体層４（膜厚４００ｎｍ）を成膜した。次に、Ｉｎ−Ｚｎ−Ｏ系酸化物溶液をフレキソ印刷法によりストライプ形状に（膜厚４０ｎｍ）形成することで、半導体層５を形成した。形成後、４００℃、３０分間ホットプレートにてアニール処理を施した。さらにＲＦマグネトロンスパッタ法によりＳｉＯＮからなる保護層６（膜厚８０ｎｍ）を成膜した。半導体層５とソース電極７、そして半導体層５とドレイン電極８は、それぞれ電気的に接触している必要があるため、半導体層５との接触箇所のみに保護層６にビアを形成できるように感光性フォトレジストを塗布後、露光し、現像液により現像を行った。 Next, a gate insulator layer 4 (film thickness 400 nm) made of SiON in contact with the substrate 1 was formed by RF magnetron sputtering. Next, the semiconductor layer 5 was formed by forming an In—Zn—O-based oxide solution in a stripe shape (film thickness: 40 nm) by a flexographic printing method. After the formation, annealing was performed on a hot plate at 400 ° C. for 30 minutes. Furthermore, a protective layer 6 (thickness 80 nm) made of SiON was formed by RF magnetron sputtering. Since the semiconductor layer 5 and the source electrode 7 and the semiconductor layer 5 and the drain electrode 8 need to be in electrical contact with each other, a via can be formed in the protective layer 6 only at the contact point with the semiconductor layer 5. After applying a photosensitive photoresist, it was exposed and developed with a developer.

現像後、ＲＩＥにより保護層６を形成した。ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、ソース電極７とドレイン電極８とをフォトリソグラフィー法によりパターニングした。この際、半導体層５は保護層６またはソース電極７またはドレイン電極８で全て被覆されている為、ソース電極７とドレイン電極８をエッチングしても半導体層５がエッチングされることはなく、素子分離を図っていない素子を作製した。 After development, a protective layer 6 was formed by RIE. An ITO film having a thickness of 100 nm was formed using a DC magnetron sputtering method, and the source electrode 7 and the drain electrode 8 were patterned by a photolithography method. At this time, since the semiconductor layer 5 is entirely covered with the protective layer 6, the source electrode 7, or the drain electrode 8, the semiconductor layer 5 is not etched even if the source electrode 7 and the drain electrode 8 are etched. An element that was not separated was manufactured.

更に、スピンコート法によりエポキシ樹脂からなる層間絶縁膜１０（膜厚３μｍ）を形成し、フォトリソグラフィー法によりドレイン電極８と画素電極１１との接触箇所となる開口部を形成した。形成後、ＤＣマグネトロンスパッタリング法によりＩＴＯを膜厚１００ｎｍに成膜し、所望の形状にパターニングを行い、画素電極１１として薄膜トランジスタを作製した。作製した薄膜トランジスタ上に、表示要素１２として電気泳動方式電子ペーパー前面板を貼り付け、画像表示装置３０（詳細構造は、従来の実施形態に係る薄膜トランジスタの配列図の一部８０を参照）を作製した。 Further, an interlayer insulating film 10 (film thickness: 3 μm) made of an epoxy resin was formed by spin coating, and an opening serving as a contact portion between the drain electrode 8 and the pixel electrode 11 was formed by photolithography. After the formation, an ITO film was formed to a thickness of 100 nm by a DC magnetron sputtering method and patterned into a desired shape, and a thin film transistor was produced as the pixel electrode 11. An electrophoretic electronic paper front plate is pasted as the display element 12 on the manufactured thin film transistor, and an image display device 30 (refer to part 80 of the array diagram of the thin film transistor according to the conventional embodiment for the detailed structure) was manufactured. .

画像表示装置３０（詳細構造は、本発明の実施形態に係る薄膜トランジスタ５０の配列図の一部７０を参照）を駆動した結果、アライメント精度良く半導体層を形成することができ、なおかつ素子分離を図っている為、良好な画像を表示することができた。
ストライプ形状のまま素子分離を図らなかった半導体層５を採用した画像表示装置３０（詳細構造は、従来の実施形態に係る薄膜トランジスタの配列図の一部８０を参照）において駆動した結果、半導体層５を介してリーク電流が増加し、素子分離を図った場合と比較して画像表示は不良であった。 As a result of driving the image display device 30 (for the detailed structure, refer to part 70 of the arrangement diagram of the thin film transistor 50 according to the embodiment of the present invention), a semiconductor layer can be formed with high alignment accuracy and element isolation is achieved. Therefore, a good image could be displayed.
As a result of driving in the image display device 30 employing the semiconductor layer 5 in which the element separation is not achieved in the stripe shape (refer to a part 80 of the arrangement diagram of the thin film transistor according to the conventional embodiment for the detailed structure), the semiconductor layer 5 As a result, the leakage current increased, and the image display was poor as compared with the case of element isolation.

以上のように、本実施形態に係る薄膜トランジスタ５０の製造方法であれば、塗布法にて半導体層５をストライプ形状に形成して、保護層６とソース電極７とドレイン電極８とを形成後、ソース電極７とドレイン電極８とをエッチングする際に、保護層６またはソース電極７またはドレイン電極８で被覆されていない箇所の半導体層５を同時にエッチングすることができる。このため、アライメント精度良く半導体層を形成し、かつ工程数増やすことなくトランジスタ素子の分離が可能となった。その結果、良好な画像表示装置を作製することができた。 As described above, in the method for manufacturing the thin film transistor 50 according to the present embodiment, the semiconductor layer 5 is formed in a stripe shape by a coating method, and the protective layer 6, the source electrode 7, and the drain electrode 8 are formed. When the source electrode 7 and the drain electrode 8 are etched, the semiconductor layer 5 in a portion not covered with the protective layer 6 or the source electrode 7 or the drain electrode 8 can be simultaneously etched. Therefore, it is possible to form a semiconductor layer with high alignment accuracy and to separate transistor elements without increasing the number of processes. As a result, a good image display device could be produced.

≪第２実施形態≫
塗布型酸化物トランジスタの技術分野では、塗布型酸化物半導体材料のみならず、電極材料には溶液分散型ナノ金属粒子、半導体には有機半導体、絶縁材料には有機高分子等の溶媒に可溶または分散可能な材料を用いることが提案されている。また、インクジェット、スピンコートやフレキソ印刷等の塗布方式を用いた方法が数多く報告されるようになってきている。これによりプロセスの低温化、高速化、低コスト化が実現可能となってきている。 << Second Embodiment >>
In the technical field of coated oxide transistors, not only coated oxide semiconductor materials, but also electrode-materials are solution-dispersed nanometal particles, semiconductors are organic semiconductors, insulating materials are soluble in organic polymers and other solvents. Alternatively, it has been proposed to use a dispersible material. In addition, many methods using coating methods such as ink jet, spin coating and flexographic printing have been reported. As a result, it has become possible to reduce the process temperature, increase the speed, and reduce the cost.

半導体を溶液から塗布する場合、溶媒に可溶にするための置換基を有する有機半導体や酸化物半導体の分散液や前駆体溶液などが用いられ、ソース電極、ドレイン電極に挟まれたチャネル部を覆うように塗布、乾燥することで半導体が形成される。半導体溶液を塗布する際には、溶液が所望の場所のみに塗布できるようにチャネル部に開口部を作ったバンク層を用いて、開口部の窪みに溶液が溜まるようにする方法を用いることができる（特開２００５−１４２４７４号公報を参照）。 When a semiconductor is applied from a solution, a dispersion or precursor solution of an organic semiconductor or an oxide semiconductor having a substituent for making it soluble in a solvent is used, and a channel portion sandwiched between a source electrode and a drain electrode is used. A semiconductor is formed by applying and drying so as to cover. When applying a semiconductor solution, it is necessary to use a bank layer in which an opening is formed in a channel portion so that the solution can be applied only in a desired place, so that the solution accumulates in a recess in the opening. Yes (see JP 2005-142474 A).

しかしながら、チャネル部のみに矩形あるいは円形等の開口部を有するバンク層を用いる場合、精度良くチャネル部にバンク層の開口部を合わせる必要がある。特に印刷法を用いてバンク層を形成する時、塗工面積が大きくなったり、画素解像度が高くなるのにしたがい、開口部とチャネル部の位置にずれが生じたりする問題があった。更に、バンク層を形成する為のプロセスを別途設ける必要があった。
本発明の第２実施形態は、上記課題をも解決できるものである。 However, when a bank layer having a rectangular or circular opening only in the channel portion is used, it is necessary to accurately align the opening of the bank layer with the channel portion. In particular, when the bank layer is formed by using the printing method, there is a problem that the position of the opening portion and the channel portion is shifted as the coating area is increased or the pixel resolution is increased. Furthermore, it is necessary to provide a separate process for forming the bank layer.
The second embodiment of the present invention can also solve the above problems.

以下、本発明の実施の形態を、図面を参照しつつ説明する。なお、第１実施形態と同様に、本実施の形態において、同一構成要素には同一符号を付け、重複する説明は省略する。
なお、本発明の実施の形態に係る薄膜トランジスタ１２０の構成は特に限定されない。
図１１に示すように、本発明の実施の形態に係る薄膜トランジスタ１２０は、基板１、ゲート電極２、キャパシタ電極３、ゲート絶縁体層４、半導体層５、保護膜６、ソース電極７、ドレイン電極８、更にはストライプ状に形成された凹部１４を含んで構成されている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Similar to the first embodiment, the same components are denoted by the same reference numerals in the present embodiment, and redundant descriptions are omitted.
Note that there is no particular limitation on the structure of the thin film transistor 120 according to the embodiment of the present invention.
As shown in FIG. 11, the thin film transistor 120 according to the embodiment of the present invention includes a substrate 1, a gate electrode 2, a capacitor electrode 3, a gate insulator layer 4, a semiconductor layer 5, a protective film 6, a source electrode 7, and a drain electrode. 8 and further includes a recess 14 formed in a stripe shape.

また、本発明の実施の形態に係る画像表示装置は、層間絶縁膜１０、画素電極１１、表示要素１２を含んで構成されている。
なお、本発明の実施の形態に係る基板１、ゲート電極２、キャパシタ電極３、ゲート絶縁体層４、半導体層５、保護膜６、ソース電極７、ドレイン電極８、層間絶縁膜１０、画素電極１１、表示要素１２の材質等は、上述の第１実施形態に係るそれらの材質等と同一である。そして、それらの詳細については第１実施形態にて説明している。よって、本実施形態では、第１実施形態と重複する部分についての説明は省略する。 In addition, the image display device according to the embodiment of the present invention includes the interlayer insulating film 10, the pixel electrode 11, and the display element 12.
The substrate 1, the gate electrode 2, the capacitor electrode 3, the gate insulator layer 4, the semiconductor layer 5, the protective film 6, the source electrode 7, the drain electrode 8, the interlayer insulating film 10, and the pixel electrode according to the embodiment of the present invention. 11. The material and the like of the display element 12 are the same as those of the first embodiment described above. Details thereof are described in the first embodiment. Therefore, in this embodiment, the description about the part which overlaps with 1st Embodiment is abbreviate | omitted.

また、本発明の実施の形態に係る基板１、ゲート電極２、キャパシタ電極３、ゲート絶縁体層４、半導体層５、保護膜６、ソース電極７、ドレイン電極８、層間絶縁膜１０、画素電極１１、表示要素１２の形成方法等は、上述の第１実施形態に係るそれらの形成方法等と同一である。そして、それらの詳細については第１実施形態にて説明している。よって、本実施形態では、第１実施形態と重複する部分についての説明は省略する。 Further, the substrate 1, the gate electrode 2, the capacitor electrode 3, the gate insulator layer 4, the semiconductor layer 5, the protective film 6, the source electrode 7, the drain electrode 8, the interlayer insulating film 10, and the pixel electrode according to the embodiment of the present invention. 11. The method for forming the display element 12 and the like are the same as those for the first embodiment described above. Details thereof are described in the first embodiment. Therefore, in this embodiment, the description about the part which overlaps with 1st Embodiment is abbreviate | omitted.

本発明の実施の形態に係る薄膜トランジスタ１２０及び薄膜トランジスタ１２０を用いた画像表示装置は、ゲート絶縁体層４に形成された凹部１４を備えている。図１０、図１１、図１２及び図１３に示すように、本発明の実施の形態に係る薄膜トランジスタ１１０、１２０、１３０及び１４０に備わる凹部１４は、ゲート電極２と平行、かつソース電極７及びドレイン電極８上に設けられている。この凹部１４は、従来のドライエッチング技術を用いて、ゲート電極２の直上に位置するゲート絶縁体層４に直接形成されている。 The thin film transistor 120 according to the embodiment of the present invention and the image display device using the thin film transistor 120 include a recess 14 formed in the gate insulator layer 4. As shown in FIGS. 10, 11, 12, and 13, the recesses 14 included in the thin film transistors 110, 120, 130, and 140 according to the embodiment of the present invention are parallel to the gate electrode 2 and the source electrode 7 and the drain. It is provided on the electrode 8. The recess 14 is directly formed in the gate insulator layer 4 located immediately above the gate electrode 2 using a conventional dry etching technique.

凹部１４の厚さは、１０ｎｍ以上２００ｎｍ以下の範囲内である。凹部１４の厚さが１０ｎｍ未満であると、凹部１４内に形成される半導体層５の膜厚が薄すぎて抵抗値が高くなってしまう。また、凹部１４の厚さが２００ｎｍを超えると、凹部１４内に形成される半導体層５の膜厚が厚すぎて抵抗値が低くなってしまう。よって、凹部１４の厚さが上記範囲内であれば、凹部１４内に形成される半導体層５は半導体としての機能を果たす。 The thickness of the recess 14 is in the range of 10 nm to 200 nm. If the thickness of the recess 14 is less than 10 nm, the thickness of the semiconductor layer 5 formed in the recess 14 is too thin and the resistance value becomes high. On the other hand, if the thickness of the recess 14 exceeds 200 nm, the film thickness of the semiconductor layer 5 formed in the recess 14 is too thick and the resistance value becomes low. Therefore, if the thickness of the recess 14 is within the above range, the semiconductor layer 5 formed in the recess 14 functions as a semiconductor.

＜実施例＞
本発明者は、ゲート絶縁体層上に直接凹部を形成し、塗布法により半導体層を成膜した画像表示装置と、ゲート絶縁体層上に別途隔壁を形成し、塗布法により半導体層を成膜した画像表示装置を作製し、両者の特性の関係について検討した。
また、本発明者は、ゲート絶縁体層４の材料として酸化窒化ケイ素（ＳｉＯＮ）を、半導体層５の材料としてＩｎ−Ｚｎ−Ｏ系酸化物を、隔壁１３材料としてポリイミドを用いて画像表示装置を作製した。 <Example>
The inventor forms a recess directly on the gate insulator layer and forms a semiconductor layer by a coating method, and separately forms a partition on the gate insulator layer, and forms the semiconductor layer by a coating method. A filmed image display device was fabricated and the relationship between the characteristics of both was examined.
In addition, the present inventor uses silicon oxynitride (SiON) as the material of the gate insulator layer 4, In—Zn—O-based oxide as the material of the semiconductor layer 5, and polyimide as the material of the partition wall 13. Was made.

基板１上に、ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、感光性フォトレジストを塗布後、露光し、現像液により現像を行った。現像後、塩酸によりエッチングを行い、剥離液により感光型フォトレジストを剥離し、ＩＴＯのパターニングを行い、ゲート電極２及びキャパシタ電極３を形成した（以下、上述の手法を「フォトリソグラフィー法」ともいう）。 A 100 nm ITO film was formed on the substrate 1 using a DC magnetron sputtering method, a photosensitive photoresist was applied, exposed, and developed with a developer. After development, etching is performed with hydrochloric acid, the photosensitive photoresist is stripped with a stripping solution, and ITO is patterned to form the gate electrode 2 and the capacitor electrode 3 (hereinafter, the above-described method is also referred to as “photolithographic method”). ).

次に、ＲＦマグネトロンスパッタ法により基板１と接するＳｉＯＮからなるゲート絶縁体層４（膜厚４００ｎｍ）を成膜した。成膜後、感光性フォトレジストを塗布後、露光し、現像液により現像を行った。現像後、反応性イオンエッチング（以下、「ＲＩＥ」ともいう）によりゲート電極２の直上に離間して、ゲート絶縁膜４に直接凹部１４（エッチング量４０ｎｍ）を形成した。 Next, a gate insulator layer 4 (film thickness 400 nm) made of SiON in contact with the substrate 1 was formed by RF magnetron sputtering. After film formation, a photosensitive photoresist was applied, exposed, and developed with a developer. After the development, a recess 14 (etching amount: 40 nm) was formed directly on the gate insulating film 4 by reactive ion etching (hereinafter also referred to as “RIE”) so as to be spaced immediately above the gate electrode 2.

次に、Ｉｎ−Ｚｎ−Ｏ系酸化物溶液をインクジェット法により凹部１４に直接注入した（膜厚４０ｎｍ）。注入後、４００℃、３０分間ホットプレートにてアニール処理を施した。さらにＲＦマグネトロンスパッタ法によりＳｉＯＮからなる保護膜６（膜厚８０ｎｍ）を成膜した。半導体層５とソース電極７及び半導体層５とドレイン電極８は、それぞれ電気的に接触している必要があるため、半導体層５の中央部のみに保護膜６が残るように感光性フォトレジストを塗布後、露光し、現像液により現像を行った。 Next, an In—Zn—O-based oxide solution was directly injected into the recess 14 by an inkjet method (film thickness 40 nm). After the injection, annealing was performed on a hot plate at 400 ° C. for 30 minutes. Further, a protective film 6 (thickness 80 nm) made of SiON was formed by RF magnetron sputtering. Since the semiconductor layer 5 and the source electrode 7 and the semiconductor layer 5 and the drain electrode 8 need to be in electrical contact with each other, a photosensitive photoresist is applied so that the protective film 6 remains only in the central portion of the semiconductor layer 5. After coating, the film was exposed and developed with a developer.

現像後、ＲＩＥにより保護膜６を形成した。ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、その膜をパターニングすることでソース電極７とドレイン電極８を形成した（図１２を参照）。ソース電極７とドレイン電極８をパターニングして形成する際、保護膜６とソース電極７とドレイン電極８で被覆されていない半導体層５を同時にエッチングした（図１３を参照）。 After development, a protective film 6 was formed by RIE. A 100-nm thick ITO film was formed using a DC magnetron sputtering method, and the source electrode 7 and the drain electrode 8 were formed by patterning the film (see FIG. 12). When the source electrode 7 and the drain electrode 8 were formed by patterning, the protective film 6, the semiconductor layer 5 not covered with the source electrode 7 and the drain electrode 8 were simultaneously etched (see FIG. 13).

更に、スピンコート法によりエポキシ樹脂からなる層間絶縁膜１０（膜厚３μｍ）を形成し、フォトリソグラフィー法によりドレイン電極８と画素電極１１との接触箇所となる開口部を形成した。その後、ＤＣマグネトロンスパッタリング法によりＩＴＯを膜厚１００ｎｍに成膜し、所望の形状にパターニングを行い、画素電極１１として薄膜トランジスタ１３０を作製した。作製した薄膜トランジスタ１３０上に、表示要素１２として電気泳動方式電子ペーパー前面板を貼り付け、実施例に係る画像表示装置を作製した。 Further, an interlayer insulating film 10 (film thickness: 3 μm) made of an epoxy resin was formed by spin coating, and an opening serving as a contact portion between the drain electrode 8 and the pixel electrode 11 was formed by photolithography. Thereafter, ITO was formed into a film having a thickness of 100 nm by DC magnetron sputtering, and patterned into a desired shape, whereby a thin film transistor 130 was produced as the pixel electrode 11. An electrophoretic electronic paper front plate was attached as the display element 12 on the thin film transistor 130 thus manufactured, and an image display device according to the example was manufactured.

＜比較例１＞
基板１上に、ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、フォトリソグラフィー法により、ゲート電極２及びキャパシタ電極３を形成した。
次に、ＲＦマグネトロンスパッタ法により基板１と接するＳｉＯＮからなるゲート絶縁体層４（膜厚２００ｎｍ）を成膜した。
続いて、隔壁１３の形成を行った。隔壁１３を形成するために、東レ社製、フォトニース、商品名「ＤＬ−１０００」で表示されるポジ型感光性ポリイミドを全面スピンコートした。感光性ポリイミドは、隔壁１３の高さを４０ｎｍとするように約４０ｎｍの厚さで塗布した。次に、全面に塗布した感光性ポリイミドに対し、フォトリソグラフィー法により露光、現像を行い、ゲート絶縁膜４上に配置される隔壁１３を形成した。隔壁１３のパターンは２３０℃、３０分間オーブンにて焼成を行った。 <Comparative Example 1>
An ITO film having a thickness of 100 nm was formed on the substrate 1 by using a DC magnetron sputtering method, and a gate electrode 2 and a capacitor electrode 3 were formed by photolithography.
Next, a gate insulator layer 4 (thickness 200 nm) made of SiON in contact with the substrate 1 was formed by RF magnetron sputtering.
Subsequently, the partition wall 13 was formed. In order to form the partition wall 13, a positive type photosensitive polyimide displayed by Toray Co., Ltd., Photo Nice, trade name “DL-1000” was spin-coated. The photosensitive polyimide was applied with a thickness of about 40 nm so that the height of the partition wall 13 was 40 nm. Next, the photosensitive polyimide applied on the entire surface was exposed and developed by a photolithography method to form the partition wall 13 disposed on the gate insulating film 4. The pattern of the partition wall 13 was baked in an oven at 230 ° C. for 30 minutes.

次に、Ｉｎ−Ｚｎ−Ｏ系酸化物溶液をインクジェット法により凹部に直接注入した（膜厚４０ｎｍ）。注入後、ホットプレートにて４００℃でアニール処理を施した。さらにＲＦマグネトロンスパッタ法によりＳｉＯＮからなる保護膜６（膜厚８０ｎｍ）を成膜した。半導体層５とソース電極７及び半導体層５とドレイン電極８は、それぞれ電気的に接触している必要があるため、半導体層５の中央部のみに保護膜６が残るように感光性フォトレジストを塗布後、露光し、現像液により現像を行った。 Next, an In—Zn—O-based oxide solution was directly injected into the recess by an inkjet method (film thickness: 40 nm). After the injection, annealing was performed at 400 ° C. on a hot plate. Further, a protective film 6 (thickness 80 nm) made of SiON was formed by RF magnetron sputtering. Since the semiconductor layer 5 and the source electrode 7 and the semiconductor layer 5 and the drain electrode 8 need to be in electrical contact with each other, a photosensitive photoresist is applied so that the protective film 6 remains only in the central portion of the semiconductor layer 5. After coating, the film was exposed and developed with a developer.

現像後、ＲＩＥにより保護膜６を形成した。ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、その膜をパターニングすることでソース電極７とドレイン電極８を形成した。ソース電極７とドレイン電極８を形成する際、保護膜６とソース電極７とドレイン電極８で被覆されていない半導体層５を同時にエッチングした。 After development, a protective film 6 was formed by RIE. A 100-nm thick ITO film was formed by DC magnetron sputtering, and the source electrode 7 and the drain electrode 8 were formed by patterning the film. When forming the source electrode 7 and the drain electrode 8, the protective film 6, the semiconductor layer 5 not covered with the source electrode 7 and the drain electrode 8 were simultaneously etched.

更に、スピンコート法によりエポキシ樹脂からなる層間絶縁膜１０（膜厚３μｍ）を形成し、フォトリソグラフィー法によりドレイン電極８と画素電極１１との接触箇所となる開口部を形成した。その後、ＤＣマグネトロンスパッタリング法によりＩＴＯを膜厚１００ｎｍに成膜し、所望の形状にパターニングを行い、画素電極１１として薄膜トランジスタ９０を作製した。作製した薄膜トランジスタ９０上に、表示要素１２として電気泳動方式電子ペーパー前面板を貼り付け、比較例１に係る画像表示装置を作製した。
比較例１に係る画像表示装置及び実施例に係る画像表示装置を駆動した結果、隔壁１３を設けなかった実施例に係る画像表示装置においても隔壁１３を設けた比較例１に係る画像表示装置と同等の良好な画像表示を行うことができた。 Further, an interlayer insulating film 10 (film thickness: 3 μm) made of an epoxy resin was formed by spin coating, and an opening serving as a contact portion between the drain electrode 8 and the pixel electrode 11 was formed by photolithography. Thereafter, ITO was formed into a film having a thickness of 100 nm by DC magnetron sputtering, and patterned into a desired shape, whereby a thin film transistor 90 was produced as the pixel electrode 11. An electrophoretic electronic paper front plate was attached as the display element 12 on the thin film transistor 90 thus manufactured, and an image display device according to Comparative Example 1 was manufactured.
As a result of driving the image display device according to the comparative example 1 and the image display device according to the example, the image display device according to the comparative example 1 in which the partition wall 13 is also provided in the image display device according to the example in which the partition wall 13 is not provided. Equivalent good image display could be performed.

＜比較例２＞
基板１上に、ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、フォトリソグラフィー法により、ゲート電極２及びキャパシタ電極３を形成した。
次に、ＲＦマグネトロンスパッタ法により基板１と接するＳｉＯＮからなるゲート絶縁体層４（膜厚２００ｎｍ）を成膜した。
続いて、隔壁１３の形成を行った。隔壁１３を形成するために、東レ社製、フォトニース、商品名「ＤＬ−１０００」で表示されるポジ型感光性ポリイミドを全面スピンコートした。感光性ポリイミドは、隔壁１３の高さを４０ｎｍとするように約４０ｎｍの厚さで塗布した。次に、全面に塗布した感光性ポリイミドに対し、フォトリソグラフィー法により露光、現像を行い、ゲート絶縁膜４上に配置される隔壁１３を形成した。隔壁１３のパターンは２３０℃、３０分間オーブンにて焼成を行った。 <Comparative example 2>
An ITO film having a thickness of 100 nm was formed on the substrate 1 by using a DC magnetron sputtering method, and a gate electrode 2 and a capacitor electrode 3 were formed by photolithography.
Next, a gate insulator layer 4 (thickness 200 nm) made of SiON in contact with the substrate 1 was formed by RF magnetron sputtering.
Subsequently, the partition wall 13 was formed. In order to form the partition wall 13, a positive type photosensitive polyimide displayed by Toray Co., Ltd., Photo Nice, trade name “DL-1000” was spin-coated. The photosensitive polyimide was applied with a thickness of about 40 nm so that the height of the partition wall 13 was 40 nm. Next, the photosensitive polyimide applied on the entire surface was exposed and developed by a photolithography method to form the partition wall 13 disposed on the gate insulating film 4. The pattern of the partition wall 13 was baked in an oven at 230 ° C. for 30 minutes.

現像後、ＲＩＥにより保護膜６を形成した。ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、その膜をパターニングすることでソース電極７とドレイン電極８を形成した。ソース電極７とドレイン電極８を形成する際、保護膜６とソース電極７とドレイン電極８で被覆されていない半導体層５をエッチングしないでソース電極７とドレイン電極８を形成した。 After development, a protective film 6 was formed by RIE. A 100-nm thick ITO film was formed by DC magnetron sputtering, and the source electrode 7 and the drain electrode 8 were formed by patterning the film. When the source electrode 7 and the drain electrode 8 were formed, the source electrode 7 and the drain electrode 8 were formed without etching the protective film 6, the semiconductor layer 5 not covered with the source electrode 7 and the drain electrode 8.

更に、スピンコート法によりエポキシ樹脂からなる層間絶縁膜１０（膜厚３μｍ）を形成し、フォトリソグラフィー法によりドレイン電極８と画素電極１１との接触箇所となる開口部を形成した。その後、ＤＣマグネトロンスパッタリング法によりＩＴＯを膜厚１００ｎｍに成膜し、所望の形状にパターニングを行い、画素電極１１として薄膜トランジスタ９０を作製した。作製した薄膜トランジスタ９０上に、表示要素１２として電気泳動方式電子ペーパー前面板を貼り付け、比較例２に係る画像表示装置を作製した。 Further, an interlayer insulating film 10 (film thickness: 3 μm) made of an epoxy resin was formed by spin coating, and an opening serving as a contact portion between the drain electrode 8 and the pixel electrode 11 was formed by photolithography. Thereafter, ITO was formed into a film having a thickness of 100 nm by DC magnetron sputtering, and patterned into a desired shape, whereby a thin film transistor 90 was produced as the pixel electrode 11. An electrophoretic electronic paper front plate was attached as the display element 12 on the produced thin film transistor 90, and an image display device according to Comparative Example 2 was produced.

＜比較例３＞
ゲート絶縁体層４の凹部１４の厚さを８ｎｍ、半導体層５の厚さを８ｎｍになるように作製した以外は、実施例１と全く同様に画像表示装置を作製した。そして、これを比較例３に係る画像表示装置とした。
比較例３に係る画像表示装置を駆動した結果、半導体層５の膜厚が薄すぎた為に薄膜トランジスタとしての機能を果たさず、良好な画像表示を行うことできなかった。 <Comparative Example 3>
An image display device was produced in exactly the same manner as in Example 1 except that the thickness of the concave portion 14 of the gate insulator layer 4 was 8 nm and the thickness of the semiconductor layer 5 was 8 nm. This was used as the image display device according to Comparative Example 3.
As a result of driving the image display device according to Comparative Example 3, the film thickness of the semiconductor layer 5 was too thin, so that the function as a thin film transistor was not achieved, and good image display could not be performed.

＜比較例４＞
ゲート絶縁体層４の凹部１４の厚さを２１０ｎｍ、半導体層５の厚さを２１０ｎｍになるように作製した以外は、実施例と全く同様に画像表示装置を作製した。そして、これを比較例４に係る画像表示装置とした。
比較例４に係る画像表示装置を駆動した結果、半導体層５の膜厚が厚すぎた為に薄膜トランジスタとしての機能を果たさず、良好な画像表示を行うことできなかった。 <Comparative example 4>
An image display device was produced in exactly the same manner as in Example except that the thickness of the concave portion 14 of the gate insulator layer 4 was 210 nm and the thickness of the semiconductor layer 5 was 210 nm. This was used as the image display device according to Comparative Example 4.
As a result of driving the image display device according to Comparative Example 4, since the semiconductor layer 5 was too thick, it did not function as a thin film transistor, and a good image display could not be performed.

＜比較例５＞
ゲート絶縁体層４の凹部１４の厚さを２００ｎｍ、半導体層５の厚さを２００ｎｍになるように作製した以外は、実施例と全く同様に画像表示装置を作製した。そして、これを比較例５に係る画像表示装置とした。
比較例５に係る画像表示装置を駆動した結果、実施例に係る画像表示装置と同様に良好な画像表示を行うことできた。 <Comparative Example 5>
An image display device was produced in exactly the same manner as in Example except that the thickness of the recess 14 of the gate insulator layer 4 was 200 nm and the thickness of the semiconductor layer 5 was 200 nm. This was used as the image display device according to Comparative Example 5.
As a result of driving the image display device according to Comparative Example 5, it was possible to perform good image display similarly to the image display device according to the example.

以上のように、本実施形態に係る薄膜トランジスタ及びその薄膜トランジスタの製造方法であれば、ゲート絶縁膜４上に直接ストライプ状に凹部１４を設けることで、従来の画像表示装置よりも隔壁１３の作製プロセスを省け、かつ、精度良く塗布法により半導体溶液を所望の場所に形成し、トランジスタ素子分離を行うことができた。結果として、本願の課題の解決に加え、さらに、安定した特性を示す薄膜トランジスタの製造プロセスの簡易化を図ることができた。 As described above, in the thin film transistor and the method for manufacturing the thin film transistor according to the present embodiment, the recess 14 is provided directly on the gate insulating film 4 in a stripe shape, so that the manufacturing process of the partition wall 13 is more than that of the conventional image display device. In addition, a semiconductor solution was formed at a desired location with high accuracy by a coating method, and transistor elements could be separated. As a result, in addition to solving the problems of the present application, it was possible to further simplify the manufacturing process of a thin film transistor exhibiting stable characteristics.

１…基板
２…ゲート電極
３…キャパシタ電極
４…ゲート絶縁体層
５…半導体層
５ａ…半導体層の端部
５ｂ…半導体層の端部
６…保護層
７…ソース電極
７ａ…ソース電極の端部
８…ドレイン電極
８ａ…ドレイン電極の端部
９…保護層、ソース電極、ドレイン電極に被覆されていない半導体層
１０…層間絶縁膜
１１…画素電極
１２…表示要素
１３…隔壁
１４…凹部
２０…薄膜トランジスタ。
３０…画像表示装置。
４０…薄膜トランジスタの配列図の一部。
５０…薄膜トランジスタ。
６０…薄膜トランジスタの配列図の一部。
７０…薄膜トランジスタの配列図の一部。
８０…薄膜トランジスタの配列図の一部。
９０…薄膜トランジスタ。
１００…画像表示装置。
１１０…薄膜トランジスタの一部。
１２０…薄膜トランジスタ。
１３０…薄膜トランジスタの配列図の一部。
１４０…薄膜トランジスタの配列図の一部。 DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... Gate electrode 3 ... Capacitor electrode 4 ... Gate insulator layer 5 ... Semiconductor layer 5a ... End 5b of semiconductor layer ... End 6 of semiconductor layer ... Protective layer 7 ... Source electrode 7a ... End of source electrode 8 ... drain electrode 8a ... drain electrode end 9 ... protective layer, source electrode, semiconductor layer 10 not covered with drain electrode ... interlayer insulating film 11 ... pixel electrode 12 ... display element 13 ... partition 14 ... recess 20 ... thin film transistor .
30: Image display device.
40: Part of an array diagram of thin film transistors.
50: Thin film transistor.
60: Part of an array diagram of thin film transistors.
70: Part of the arrangement of thin film transistors.
80: Part of an array diagram of thin film transistors.
90: Thin film transistor.
100: Image display device.
110: A part of the thin film transistor.
120: Thin film transistor.
130: Part of an array diagram of thin film transistors.
140: A part of an array diagram of thin film transistors.

Claims

A method of manufacturing a thin film transistor in which a plurality of transistors are formed,
Forming a gate electrode on the substrate;
Forming a gate insulator layer over and over the substrate and the gate electrode;
Forming a semiconductor layer on the gate insulator layer;
Forming a protective layer on the semiconductor layer;
Forming a source electrode and a drain electrode over the gate insulator layer, the semiconductor layer, and the protective layer; and
Etching the source electrode and the drain electrode and simultaneously etching the semiconductor layer not covered with the protective layer or the source electrode or the drain electrode,
In the step of forming the semiconductor layer, the semiconductor layer is formed in a stripe shape over the plurality of transistors.

In the step of forming the semiconductor layer, the manufacturing method of thin film transistor according to claim 1, wherein the forming the semiconductor layer by a coating method.

Wherein in the etching process, the manufacturing method of thin film transistor according to claim 1 or claim 2 etching method characterized in that it is a wet etching.

Wherein in the etching process, the manufacturing method of thin film transistor according to claim 1 or claim 2 etching method is characterized by a dry etching.

The coating method is any one of letterpress printing, intaglio printing, planographic printing, reverse offset printing, screen printing, ink jet, thermal transfer printing, dispenser, spin coating, die coating, micro gravure coating, and dip coating. Item 3. A method for producing a thin film transistor according to Item 2 .

After the step of forming the gate insulator layer, the step of forming a recess in the gate insulator layer in a stripe shape,
In the step of forming the semiconductor layer, the manufacturing method of thin film transistor according to claim 1, any one of claims 5, wherein the forming the semiconductor layer on the gate insulating layer in the recess .

7. The method of manufacturing a thin film transistor according to claim 6 , wherein in the step of forming the recess, the recess is formed by a dry etching method.