JP6034850B2

JP6034850B2 - Voltage setting device, PLL synthesizer including the same, signal analysis device, signal generation device, and voltage setting method

Info

Publication number: JP6034850B2
Application number: JP2014249964A
Authority: JP
Inventors: 暢大谷; 康太倉光
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2014-12-10
Filing date: 2014-12-10
Publication date: 2016-11-30
Anticipated expiration: 2034-12-10
Also published as: JP2016111650A

Description

本発明は、電圧設定装置、それを備えたＰＬＬシンセサイザ、信号分析装置及び信号発生装置並びに電圧設定方法に関する。 The present invention relates to a voltage setting device, a PLL synthesizer including the voltage setting device, a signal analysis device, a signal generation device, and a voltage setting method.

高性能な位相雑音性能を持つシンセサイザは、スペクトラムアナライザや信号発生器等の発振回路として好適に用いられる。このようなシンセサイザは、マルチループ方式を取ることが一般的であり、例えばＦｉｎｅループ（微調整ループ）、Ｃｏａｒｓｅループ（粗調整ループ）、Ｓｕｍループ（粗調整ループと微調整ループの合成ループ）から構成される。 A synthesizer having high-performance phase noise performance is suitably used as an oscillation circuit such as a spectrum analyzer or a signal generator. Such a synthesizer generally takes a multi-loop method, for example, from a Fine loop (fine adjustment loop), a coarse loop (coarse adjustment loop), or a Sum loop (synthesis loop of a coarse adjustment loop and a fine adjustment loop). Composed.

合成ループの発振器には性能の面からＹＴＯ（YIG Tuned Oscillator）が使用され、粗調整ループの発振器には価格の面より電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）が使用されることが一般的である。 In general, YTO (YIG Tuned Oscillator) is used for the oscillator of the synthetic loop, and a voltage controlled oscillator (VCO) is used for the oscillator of the coarse adjustment loop from the aspect of cost. is there.

図９に示すように、粗調整ループとして使用可能なＰＬＬシンセサイザは、基準周波数Ｆｒｅｆの信号をＲ分周して出力する分周器７１、位相比較器７２、ループフィルタ７３、ＶＣＯ７４、周波数Ｆｌｏのローカル信号を出力するローカル発振器７５、周波数混合器としてのミキサ７６、ローパスフィルタ７７、入力周波数をＮ分周する分周器７８を基本構成として備えている（例えば、特許文献１参照）。 As shown in FIG. 9, a PLL synthesizer that can be used as a coarse adjustment loop has a frequency divider 71, a phase comparator 72, a loop filter 73, a VCO 74, and a frequency Flo that divide and output a signal having a reference frequency Fref. The basic configuration includes a local oscillator 75 that outputs a local signal, a mixer 76 as a frequency mixer, a low-pass filter 77, and a frequency divider 78 that divides the input frequency by N (for example, see Patent Document 1).

さらに、特許文献１に開示されたＰＬＬシンセサイザは、スイッチ７９、８０、電圧目標値記録部８１、Ｄ／Ａコンバータ（ＤＡＣ）８２及び減算器８３によりフィードバックループを形成して、ループフィルタ７３の出力をＤＡＣ８２の出力するアナログ信号の電圧に等しくする制御を行うことにより、ＶＣＯ７４の発振周波数を目標周波数にロックするようになっている。 Furthermore, the PLL synthesizer disclosed in Patent Document 1 forms a feedback loop with the switches 79 and 80, the voltage target value recording unit 81, the D / A converter (DAC) 82, and the subtractor 83, and outputs the loop filter 73. Is controlled to be equal to the voltage of the analog signal output from the DAC 82, so that the oscillation frequency of the VCO 74 is locked to the target frequency.

マルチループ方式のシンセサイザを構成する場合、位相雑音の悪化を抑制するためには、分周器の分周比を極力小さくすることが重要である。このため、上記のようなＰＬＬシンセサイザにおいては、位相比較器７２に入力される比較周波数を生成する手段として、分周器７８に加えてミキサ７６を使用して周波数変換を行うようになっている。 When configuring a multi-loop synthesizer, it is important to reduce the frequency division ratio of the frequency divider as much as possible in order to suppress the deterioration of phase noise. For this reason, in the PLL synthesizer as described above, frequency conversion is performed using the mixer 76 in addition to the frequency divider 78 as means for generating the comparison frequency input to the phase comparator 72. .

特開２００６−２０３５５８号公報JP 2006-203558 A

ミキサを使用して周波数変換を行う場合には、ＶＣＯのプリチューンが正しく行われていないと、ＶＣＯの出力信号とミキサに入力されるローカル信号の周波数の高低関係が反転することがある。このような場合には、ループの制御方向が位相を同期させる方向と逆になってしまい、目標周波数からのロック外れやミスロックが発生する。 When frequency conversion is performed using a mixer, if the VCO pretune is not performed correctly, the level relationship between the output signal of the VCO and the frequency of the local signal input to the mixer may be reversed. In such a case, the control direction of the loop is opposite to the direction in which the phases are synchronized, and unlocking from the target frequency and mislocking occur.

合成ループの発振器として広く用いられるＹＴＯはリニアリティに優れており、正確にプリチューンを行うことはさほど困難ではない。これに対して、粗調整ループの発振器として広く用いられる広帯域のＶＣＯは、一般的に感度が高くリニアリティも悪いため、高精度にプリチューンを行うことが困難である。 YTO, which is widely used as an oscillator of a synthetic loop, has excellent linearity, and it is not difficult to accurately perform pretune. On the other hand, a wideband VCO widely used as a coarse adjustment loop oscillator generally has high sensitivity and poor linearity, and therefore it is difficult to perform pretune with high accuracy.

またリニアリティが悪いと言うことは、粗調整ループのループ帯域が大きく変わりやすいことを意味する。ループ帯域が大きく変わると、帯域内の位相雑音や、帯域外に発生するスプリアス性能が悪化してしまう。 Further, the fact that the linearity is bad means that the loop band of the coarse adjustment loop is easily changed. If the loop band changes greatly, the phase noise within the band and the spurious performance generated outside the band will deteriorate.

しかしながら、特許文献１に開示されたような従来のＰＬＬシンセサイザは、ＶＣＯ７４を含まないフィードバックループを形成して、ループフィルタ７３の出力をＤＡＣ８２の出力するアナログ信号の電圧に等しくするものであり、感度やリニアリティが個々に異なるＶＣＯに対してプリチューン電圧を正確に測定するものではなかった。このため、広帯域のＶＣＯのリニアリティの改善が困難であり、位相雑音やスプリアス特性の向上ができないという問題があった。 However, the conventional PLL synthesizer disclosed in Patent Document 1 forms a feedback loop that does not include the VCO 74, and makes the output of the loop filter 73 equal to the voltage of the analog signal output by the DAC 82, and the sensitivity. In other words, the pretune voltage is not accurately measured for VCOs having different linearities. For this reason, it is difficult to improve the linearity of a wideband VCO, and there is a problem that phase noise and spurious characteristics cannot be improved.

このような問題を解決するため、本出願人は先の出願（特願２０１３−１３２９０３）において、高精度なプリチューンとループ帯域の一定化を図ることができるＰＬＬシンセサイザを開示した。この発明によって上述のような従来技術の問題点は解決されたが、さらなる研究の結果、より正確なプリチューンを実現する、より好ましい構造を発明するに至った。 In order to solve such a problem, the present applicant disclosed in a previous application (Japanese Patent Application No. 2013-132903) a PLL synthesizer capable of achieving high-precision pretune and constant loop bandwidth. Although the problems of the prior art as described above have been solved by this invention, as a result of further research, a more preferable structure that realizes a more accurate pretune has been invented.

すなわち、本発明は、より正確なプリチューンを行うことで動作安定化とロック時間の短縮化を図ることができる電圧設定装置、それを備えたＰＬＬシンセサイザ、信号分析装置及び信号発生装置並びに電圧設定方法を提供することを目的とする。 That is, the present invention provides a voltage setting device capable of stabilizing operation and shortening the lock time by performing more accurate pretune, a PLL synthesizer including the same, a signal analyzer, a signal generator, and a voltage setting It aims to provide a method.

本発明の請求項１に係る電圧設定装置は、入力信号の電圧に応じて出力信号の周波数を制御する電圧制御発振手段（１３）を有するＰＬＬシンセサイザに設けられ、前記入力信号の電圧を設定する電圧設定装置（３０）であって、前記入力信号の電圧を測定する入力電圧測定手段（３６）と、第１の経路により出力電圧を前記電圧制御発振手段に印加するとともに、第２の経路により前記出力電圧を前記入力電圧測定手段に印加する電圧印加手段（３１）と、前記第１の経路と前記第２の経路とを切り替える経路切替手段（３３〜３５）と、前記経路切替手段が前記第１の経路に切り替えた状態において前記入力電圧測定手段による前記電圧印加手段の出力電圧の測定値が前記周波数ごとに予め定められた電圧になるよう前記電圧印加手段の出力電圧を調整する出力電圧調整手段（３９ｃ）と、を備え、前記電圧印加手段は、前記経路切替手段が前記第２の経路に切り替えた状態において、前記出力電圧調整手段によって調整された前記出力電圧を前記周波数に応じて前記電圧制御発振手段に印加する、構成を有している。 A voltage setting device according to claim 1 of the present invention is provided in a PLL synthesizer having voltage controlled oscillation means (13) for controlling the frequency of an output signal in accordance with the voltage of the input signal, and sets the voltage of the input signal. A voltage setting device (30), wherein an input voltage measuring means (36) for measuring a voltage of the input signal, an output voltage is applied to the voltage controlled oscillation means by a first path, and a second path is used. Voltage applying means (31) for applying the output voltage to the input voltage measuring means, path switching means (33-35) for switching between the first path and the second path, and the path switching means In the state switched to the first path, the measured value of the output voltage of the voltage applying means by the input voltage measuring means is set to a predetermined voltage for each frequency. Output voltage adjusting means (39c) for adjusting a force voltage, and the voltage applying means adjusts the output adjusted by the output voltage adjusting means in a state where the path switching means is switched to the second path. A voltage is applied to the voltage controlled oscillating means according to the frequency.

この構成により、本発明の請求項１に係る電圧設定装置は、出力電圧調整手段は、経路切替手段が第１の経路に切り替えた状態において入力電圧測定手段による電圧印加手段の出力電圧の測定値が周波数ごとに予め定められた電圧になるよう電圧印加手段の出力電圧を調整し、電圧印加手段は、経路切替手段が第２の経路に切り替えた状態において、出力電圧調整手段によって調整された出力電圧を周波数に応じて電圧制御発振手段に印加するので、より正確なプリチューンを行うことができる。したがって、本発明の請求項１に係る電圧設定装置は、動作安定化とロック時間の短縮化を図ることができる。 With this configuration, in the voltage setting device according to claim 1 of the present invention, the output voltage adjusting means is a measured value of the output voltage of the voltage applying means by the input voltage measuring means in a state where the path switching means is switched to the first path. Adjusts the output voltage of the voltage applying means so that the voltage becomes a predetermined voltage for each frequency, and the voltage applying means adjusts the output adjusted by the output voltage adjusting means in a state where the path switching means is switched to the second path. Since the voltage is applied to the voltage controlled oscillating means according to the frequency, more accurate pretune can be performed. Therefore, the voltage setting device according to claim 1 of the present invention can stabilize the operation and shorten the lock time.

本発明の請求項２に係る電圧設定装置は、前記第１の経路は、前記電圧印加手段から前記電圧制御発振手段の入力側までの経路と、前記電圧制御発振手段の入力側から前記入力電圧測定手段までの経路と、を含み、前記第２の経路は、前記電圧印加手段から前記入力電圧測定手段までの経路である、構成を有するのが好ましい。 In the voltage setting device according to claim 2 of the present invention, the first path includes a path from the voltage applying unit to an input side of the voltage controlled oscillation unit, and an input voltage from the input side of the voltage controlled oscillation unit. It is preferable that the second path has a configuration that is a path from the voltage applying unit to the input voltage measuring unit.

本発明の請求項３に係る電圧設定装置は、前記第１の経路は、前記電圧印加手段から前記電圧制御発振手段までの間に第１の増幅器（３２ａ）を含み、前記第２の経路は、前記電圧印加手段から前記入力電圧測定手段までの間に第２の増幅器（３２ｂ）を含み、前記出力電圧調整手段は、前記電圧印加手段及び前記第１の増幅器の電圧誤差と、前記入力電圧測定手段及び前記第２の増幅器の電圧誤差とが等しくなるよう前記電圧印加手段の出力電圧を調整するものである、構成を有するのが好ましい。 In the voltage setting device according to a third aspect of the present invention, the first path includes a first amplifier (32a) between the voltage applying unit and the voltage controlled oscillation unit, and the second path is A second amplifier (32b) between the voltage applying means and the input voltage measuring means, wherein the output voltage adjusting means includes a voltage error of the voltage applying means and the first amplifier, and the input voltage. It is preferable to have a configuration in which the output voltage of the voltage applying means is adjusted so that the voltage error of the measuring means and the second amplifier becomes equal.

本発明の請求項４に係るＰＬＬシンセサイザは、請求項１から請求項３までのいずれか１項に記載の電圧設定装置を備えたＰＬＬシンセサイザであって、前記電圧設定装置の出力電圧に応じて出力信号の周波数を制御する電圧制御発振手段（１３）と、前記出力信号に基づく信号を１／Ｎ分周するループ内分周手段（１７）と、基準信号を１／Ｒ分周する基準分周手段（１８）と、前記ループ内分周部の出力と前記基準分周部の出力との位相差に応じた信号を出力する位相比較手段（１９）と、前記基準信号と前記電圧制御発振手段の前記出力信号が入力され、当該基準信号と当該出力信号との位相差に応じた信号を出力するＰＬＬ−ＩＣ（２０）と、前記位相比較部の出力又は前記ＰＬＬ−ＩＣの出力を前記電圧設定装置の入力側に与える切換手段（２１）と、を備えた構成を有している。 A PLL synthesizer according to a fourth aspect of the present invention is a PLL synthesizer including the voltage setting device according to any one of the first to third aspects, wherein the PLL synthesizer corresponds to an output voltage of the voltage setting device. Voltage-controlled oscillation means (13) for controlling the frequency of the output signal, intra-loop frequency dividing means (17) for dividing the signal based on the output signal by 1 / N, and reference division for dividing the reference signal by 1 / R A frequency comparison means (18), a phase comparison means (19) for outputting a signal corresponding to a phase difference between the output of the in-loop frequency divider and the output of the reference frequency divider, the reference signal and the voltage controlled oscillation The output signal of the means is input, and a PLL-IC (20) that outputs a signal corresponding to the phase difference between the reference signal and the output signal, and the output of the phase comparator or the output of the PLL-IC Give to the input side of the voltage setting device Has a switch means (21), the arrangement having a.

この構成により、本発明の請求項４に係るＰＬＬシンセサイザは、より正確なプリチューンを行うことが可能な電圧設定装置を備えているので、動作安定化とロック時間の短縮化を図ることができる。 With this configuration, the PLL synthesizer according to the fourth aspect of the present invention includes the voltage setting device capable of performing more accurate pretune, so that the operation can be stabilized and the lock time can be shortened. .

本発明の請求項５に係るＰＬＬシンセサイザは、前記出力信号の周波数を変換して、当該周波数が変換された信号を前記ループ内分周部に出力する周波数変換手段（１４〜１６）をさらに備えた構成を有するのが好ましい。 The PLL synthesizer according to claim 5 of the present invention further includes frequency conversion means (14 to 16) for converting the frequency of the output signal and outputting the converted signal to the in-loop frequency divider. It is preferable to have a configuration.

本発明の請求項６に係るＰＬＬシンセサイザは、請求項１から請求項３までのいずれか１項に記載の電圧設定装置を備えたＰＬＬシンセサイザであって、前記電圧設定装置の出力電圧に応じて出力信号の周波数を制御する電圧制御発振手段（１３）と、前記出力信号に基づく信号を１／Ｎ分周するループ内分周手段（１７）と、基準信号を１／Ｒ分周する基準分周手段（１８）と、前記ループ内分周部の出力と前記基準分周部の出力との位相差に応じた信号を前記電圧設定装置に出力する位相比較手段（１９）と、前記出力信号の周波数を変換して、当該周波数が変換された信号を前記ループ内分周手段に出力する周波数変換手段（１４〜１６）と、前記電圧制御発振手段の前記出力信号を前記周波数変換手段を介して、あるいは、前記周波数変換手段を介さずに前記ループ内分周部に与える切換手段（２３、２４）と、を備えた構成を有している。 A PLL synthesizer according to a sixth aspect of the present invention is a PLL synthesizer comprising the voltage setting device according to any one of the first to third aspects, wherein the PLL synthesizer is in accordance with an output voltage of the voltage setting device. Voltage-controlled oscillation means (13) for controlling the frequency of the output signal, intra-loop frequency dividing means (17) for dividing the signal based on the output signal by 1 / N, and reference division for dividing the reference signal by 1 / R A frequency comparison means (18), a phase comparison means (19) for outputting a signal corresponding to a phase difference between an output of the in-loop frequency division section and an output of the reference frequency division section to the voltage setting device, and the output signal Frequency conversion means (14 to 16) for converting the frequency of the output signal and outputting the frequency-converted signal to the in-loop frequency dividing means, and the output signal of the voltage controlled oscillation means via the frequency conversion means. Or the frequency And it has a configuration in which the switching means (23, 24), the providing the loop division unit without using the conversion means.

この構成により、本発明の請求項６に係るＰＬＬシンセサイザは、より正確なプリチューンを行うことが可能な電圧設定装置を備えているので、動作安定化とロック時間の短縮化を図ることができる。 With this configuration, the PLL synthesizer according to the sixth aspect of the present invention includes the voltage setting device capable of performing more accurate pretune, so that the operation can be stabilized and the lock time can be shortened. .

本発明の請求項７に係る信号分析装置は、周波数掃引が可能なローカル信号をローカル信号発生器（１、２）により生成して入力信号とともにミキサ（５２）に与え、当該ミキサの出力から所定の中間周波数帯の信号をフィルタ（５３）で抽出する周波数変換手段（５１）と、前記入力信号のうち、指定された観測帯域の信号成分が前記周波数変換手段の前記フィルタから時系列に出力されるように、前記ローカル信号発生器のローカル信号の周波数掃引制御を行う掃引制御手段（５４）と、前記周波数変換手段の出力信号をサンプリングしてデジタルの信号列に変換するＡ／Ｄ変換器（５５）と、前記ローカル信号の掃引中に前記Ａ／Ｄ変換器から出力される信号列を記憶し、周波数対信号強度のスペクトラム特性を求める信号解析手段（５６）と、前記信号解析部で得られたスペクトラム特性を波形表示する表示手段（５７）と、を備え、前記ローカル信号発生器が、請求項４から請求項６のいずれか１項に記載のＰＬＬシンセサイザ（１、２）を含む、構成を有している。 The signal analyzer according to claim 7 of the present invention generates a local signal capable of frequency sweeping by a local signal generator (1, 2) and supplies it to a mixer (52) together with an input signal, and outputs a predetermined signal from the output of the mixer. The frequency conversion means (51) for extracting a signal in the intermediate frequency band by the filter (53), and the signal component of the designated observation band among the input signals is output in time series from the filter of the frequency conversion means. The sweep control means (54) for performing the frequency sweep control of the local signal of the local signal generator, and the A / D converter (Sampling the output signal of the frequency conversion means and converting it into a digital signal string) 55) and a signal analysis means for storing a signal sequence output from the A / D converter during the sweep of the local signal and obtaining a spectrum characteristic of frequency versus signal intensity ( 6) and display means (57) for displaying a waveform of the spectrum characteristic obtained by the signal analysis unit, wherein the local signal generator is according to any one of claims 4 to 6. It has a configuration including a PLL synthesizer (1, 2).

この構成により、本発明の請求項７に係る信号分析装置は、動作安定化とロック時間の短縮化を図ったＰＬＬシンセサイザを備えているので、精度良く入力信号のスペクトラム特性を求めることが可能となる。 With this configuration, the signal analysis apparatus according to claim 7 of the present invention includes the PLL synthesizer that stabilizes the operation and shortens the lock time, and therefore, it is possible to accurately obtain the spectrum characteristics of the input signal. Become.

本発明の請求項８に係る信号発生装置は、ベースバンド信号を出力するベースバンド信号出力手段（６１）と、予め定められた局部発振周波数の局部発振信号を生成する局部発振信号生成手段（１、２）と、前記ベースバンド信号と前記局部発振信号とを乗算して直交変調及び周波数変換を行うことにより無線周波数信号を生成する無線周波数信号生成手段（６４）と、前記無線周波数信号の信号レベルを所定信号レベルに設定して出力する信号レベル設定手段（６５）と、前記所定信号レベルに設定された無線周波数信号を所定の減衰値で減衰して出力するステップアッテネータ（６８）と、を備え、前記局部発振信号生成手段が、請求項４から請求項６のいずれか１項に記載のＰＬＬシンセサイザ（１、２）を含む、構成を有している。 The signal generator according to claim 8 of the present invention includes a baseband signal output means (61) for outputting a baseband signal, and a local oscillation signal generation means (1) for generating a local oscillation signal having a predetermined local oscillation frequency. 2), a radio frequency signal generating means (64) for generating a radio frequency signal by multiplying the baseband signal and the local oscillation signal to perform quadrature modulation and frequency conversion, and a signal of the radio frequency signal A signal level setting means (65) for setting the level to a predetermined signal level and outputting; and a step attenuator (68) for attenuating and outputting the radio frequency signal set to the predetermined signal level with a predetermined attenuation value. The local oscillation signal generating means includes the PLL synthesizer (1, 2) according to any one of claims 4 to 6.

この構成により、本発明の請求項８に係る信号発生装置は、動作安定化とロック時間の短縮化を図ったＰＬＬシンセサイザを備えているので、信号純度の良いＲＦ試験信号を出力することが可能となる。 With this configuration, the signal generator according to claim 8 of the present invention includes the PLL synthesizer that stabilizes the operation and shortens the lock time, so that it is possible to output an RF test signal with high signal purity. It becomes.

本発明の請求項９に係る電圧設定方法は、入力信号の電圧に応じて出力信号の周波数を制御する電圧制御発振手段（１３）を有するＰＬＬシンセサイザに設けられ、前記入力信号の電圧を設定する電圧設定装置（３０）を用いた電圧設定方法であって、前記電圧設定装置は、前記入力信号の電圧を測定する入力電圧測定手段（３６）と、第１の経路により前記電圧制御発振手段に出力電圧を印加するとともに、第２の経路により前記出力電圧を前記入力電圧測定手段に印加する電圧印加手段（３１）と、前記第１の経路と前記第２の経路とを切り替える経路切替手段（３３〜３５）と、前記経路切替手段が前記第１の経路に切り替えた状態において前記入力電圧測定手段による前記電圧印加手段の出力電圧の測定値が前記周波数ごとに予め定められた電圧になるよう前記電圧印加手段の出力電圧を調整する出力電圧調整手段（３９ｃ）と、を備え、前記経路切替手段が前記第１の経路に切り替えた状態において前記入力電圧測定手段による前記電圧印加手段の出力電圧の測定値が前記周波数ごとに予め定められた電圧になるよう前記電圧印加手段の出力電圧を調整する出力電圧調整ステップ（Ｓ１４）と、前記経路切替手段が前記第２の経路に切り替えた状態において、前記出力電圧調整ステップで調整した前記出力電圧を前記周波数に応じて前記電圧制御発振手段に印加する電圧印加ステップ（Ｓ２４）と、を含む、構成を有している。 A voltage setting method according to claim 9 of the present invention is provided in a PLL synthesizer having voltage controlled oscillation means (13) for controlling the frequency of an output signal in accordance with the voltage of the input signal, and sets the voltage of the input signal. A voltage setting method using a voltage setting device (30), wherein the voltage setting device is connected to an input voltage measuring means (36) for measuring a voltage of the input signal, and to the voltage controlled oscillation means by a first path. A voltage applying means (31) for applying the output voltage to the input voltage measuring means by a second path, and a path switching means (for switching between the first path and the second path). 33-35), and the measured value of the output voltage of the voltage applying means by the input voltage measuring means is predetermined for each frequency in a state where the path switching means is switched to the first path. Output voltage adjusting means (39c) for adjusting the output voltage of the voltage applying means so as to obtain a predetermined voltage, and the input voltage measuring means by the input voltage measuring means in a state where the path switching means is switched to the first path. An output voltage adjusting step (S14) for adjusting the output voltage of the voltage applying means so that the measured value of the output voltage of the voltage applying means becomes a predetermined voltage for each frequency; A voltage application step (S24) for applying the output voltage adjusted in the output voltage adjustment step to the voltage controlled oscillation means in accordance with the frequency in a state of switching to a path.

この構成により、本発明の請求項９に係る電圧設定方法は、経路切替手段が第１の経路に切り替えた状態において入力電圧測定手段による電圧印加手段の出力電圧の測定値が周波数ごとに予め定められた電圧になるよう電圧印加手段の出力電圧を調整する出力電圧調整ステップと、経路切替手段が第２の経路に切り替えた状態において、出力電圧調整ステップで調整した出力電圧を周波数に応じて電圧制御発振手段に印加する電圧印加ステップと、を含むので、より正確なプリチューンを行うことができる。したがって、本発明の請求項９に係る電圧設定方法は、動作安定化とロック時間の短縮化を図ることができる。 With this configuration, in the voltage setting method according to claim 9 of the present invention, the measured value of the output voltage of the voltage applying means by the input voltage measuring means is predetermined for each frequency in a state where the path switching means is switched to the first path. An output voltage adjusting step for adjusting the output voltage of the voltage applying means so as to obtain a predetermined voltage, and the output voltage adjusted in the output voltage adjusting step in accordance with the frequency in the state where the path switching means is switched to the second path. Including a voltage applying step to be applied to the control oscillation means, so that more accurate pretune can be performed. Therefore, the voltage setting method according to claim 9 of the present invention can stabilize the operation and shorten the lock time.

本発明は、より正確なプリチューンを行うことで動作安定化とロック時間の短縮化を図ることができる電圧設定装置、それを備えたＰＬＬシンセサイザ、信号分析装置及び信号発生装置並びに電圧設定方法を提供するものである。 The present invention relates to a voltage setting device, a PLL synthesizer, a signal analyzing device, a signal generating device, and a voltage setting method that can stabilize the operation and shorten the lock time by performing more accurate pretune. It is to provide.

本発明の第１実施形態としてのＰＬＬシンセサイザの構成を示すブロック図である。It is a block diagram which shows the structure of the PLL synthesizer as 1st Embodiment of this invention. 本発明の第１実施形態としてのＰＬＬシンセサイザのプリチューン装置の構成を示すブロック図である。It is a block diagram which shows the structure of the pretune apparatus of the PLL synthesizer as 1st Embodiment of this invention. 本発明の第１実施形態としてのプリチューン装置が実行する校正モードの処理を説明するためのフローチャートである。It is a flowchart for demonstrating the process of the calibration mode which the pretune apparatus as 1st Embodiment of this invention performs. 本発明の第１実施形態としてのプリチューン装置が校正モードにおいて求めた電圧を示す図である。It is a figure which shows the voltage which the pretune apparatus as 1st Embodiment of this invention calculated | required in calibration mode. 本発明の第１実施形態としてのプリチューン装置が実行するプリチューン実行モードの処理を説明するためのフローチャートである。It is a flowchart for demonstrating the process of the pretune execution mode which the pretune apparatus as 1st Embodiment of this invention performs. 本発明の第２実施形態としてのＰＬＬシンセサイザの構成を示すブロック図である。It is a block diagram which shows the structure of the PLL synthesizer as 2nd Embodiment of this invention. 本発明の第３実施形態としての信号分析装置の構成を示すブロック図である。It is a block diagram which shows the structure of the signal analyzer as 3rd Embodiment of this invention. 本発明の第４実施形態としての信号発生装置の構成を示すブロック図である。It is a block diagram which shows the structure of the signal generator as 4th Embodiment of this invention. 従来のＰＬＬシンセサイザの構成を示すブロック図である。It is a block diagram which shows the structure of the conventional PLL synthesizer.

以下、本発明に係る電圧設定装置、それを備えたＰＬＬシンセサイザ、信号分析装置及び信号発生装置並びに電圧設定方法の実施形態について、図面を用いて説明する。なお、本発明に係る電圧設定装置をＰＬＬシンセサイザに適用した例を挙げて説明する。 Hereinafter, embodiments of a voltage setting device, a PLL synthesizer, a signal analysis device, a signal generation device, and a voltage setting method according to the present invention will be described with reference to the drawings. An example in which the voltage setting device according to the present invention is applied to a PLL synthesizer will be described.

（第１実施形態）
まず、本発明の第１実施形態としてのＰＬＬシンセサイザ１の構成について説明する。 (First embodiment)
First, the configuration of the PLL synthesizer 1 as the first embodiment of the present invention will be described.

図１に示すように、本実施形態のＰＬＬシンセサイザ１は、マルチループ方式をとるものであり、周波数ｆ１の基準信号が入力される粗調整ループ１０と、周波数ｆ２の基準信号が入力される微調整ループ１１と、粗調整ループ１０と微調整ループ１１の出力を合成する合成ループ１２と、を備えている。 As shown in FIG. 1, the PLL synthesizer 1 of the present embodiment adopts a multi-loop method, and includes a coarse adjustment loop 10 to which a reference signal of frequency f1 is input, and a fine adjustment to which a reference signal of frequency f2 is input. An adjustment loop 11 and a synthesis loop 12 that synthesizes the outputs of the coarse adjustment loop 10 and the fine adjustment loop 11 are provided.

粗調整ループ１０は、ＶＣＯ１３、ローカル発振器１４、ミキサ１５、ローパスフィルタ１６、ループ内分周器１７、基準分周器１８、位相比較器１９、電圧設定装置としてのプリチューン装置３０、ＰＬＬ−ＩＣ２０、切換手段としてのスイッチ２１及び制御部２２を備える。 The coarse adjustment loop 10 includes a VCO 13, a local oscillator 14, a mixer 15, a low-pass filter 16, an in-loop divider 17, a reference divider 18, a phase comparator 19, a pretune device 30 as a voltage setting device, and a PLL-IC 20. The switch 21 and the control unit 22 are provided as switching means.

ＶＣＯ１３は、入力信号の電圧に応じて出力信号の周波数を制御するものであり、具体的には入力信号の電圧に比例した発振周波数ｆｖの信号を出力信号として出力するようになっている。このＶＣＯ１３は、電圧制御発振手段を構成する。 The VCO 13 controls the frequency of the output signal in accordance with the voltage of the input signal. Specifically, the VCO 13 outputs a signal having an oscillation frequency fv proportional to the voltage of the input signal as an output signal. This VCO 13 constitutes a voltage controlled oscillation means.

ローカル発振器１４は、ローカル周波数ｆ０のローカル信号を出力するようになっている。ミキサ１５は、ＶＣＯ１３から出力された出力信号と、ローカル発振器１４から出力されたローカル信号とを乗算することにより混合するようになっている。ローパスフィルタ１６は、ミキサ１５の出力の低周波成分を通すようになっている。 The local oscillator 14 outputs a local signal having a local frequency f0. The mixer 15 mixes the output signal output from the VCO 13 and the local signal output from the local oscillator 14 by multiplication. The low-pass filter 16 passes a low-frequency component of the output of the mixer 15.

ローカル発振器１４、ミキサ１５及びローパスフィルタ１６は、ＶＣＯ１３の出力信号の周波数を変換して、当該周波数が変換された信号をループ内分周器１７に出力する周波数変換手段を構成する。 The local oscillator 14, the mixer 15, and the low-pass filter 16 constitute a frequency conversion unit that converts the frequency of the output signal of the VCO 13 and outputs the converted signal to the in-loop frequency divider 17.

ループ内分周器１７は、ローパスフィルタ１６の出力を１／Ｎ分周して出力するようになっている。基準分周器１８は、入力された周波数ｆ１の基準信号を１／Ｒ分周して出力するようになっている。ここで、Ｎ及びＲは１以上の実数である。 The in-loop frequency divider 17 divides the output of the low-pass filter 16 by 1 / N and outputs the result. The reference frequency divider 18 frequency-divides 1 / R and outputs the input reference signal having the frequency f1. Here, N and R are one or more real numbers.

位相比較器１９は、ループ内分周器１７の出力と基準分周器１８の出力との位相差を検出し、その位相差に比例したパルス幅の電圧信号を出力するようになっている。なお、位相比較器１９は、位相差に比例したパルス幅の電圧信号を出力するためのチャージポンプを内部に有している。 The phase comparator 19 detects the phase difference between the output of the in-loop divider 17 and the output of the reference divider 18 and outputs a voltage signal having a pulse width proportional to the phase difference. The phase comparator 19 has a charge pump for outputting a voltage signal having a pulse width proportional to the phase difference.

ＰＬＬ−ＩＣ２０は、分周器、位相比較器、チャージポンプ等の回路構成をワンチップに収納したものであり、周波数ｆ１の基準信号とＶＣＯ１３の出力信号が入力され、当該基準信号と当該出力信号との位相差に応じた信号を出力するようになっている。本実施形態では、ＰＬＬ−ＩＣ２０としては、例えばアナログ・デバイセズ株式会社の「ＡＤＦ４１０６」が好適に用いられる。 The PLL-IC 20 has a circuit configuration such as a frequency divider, a phase comparator, a charge pump, etc. housed in a single chip. The reference signal of the frequency f1 and the output signal of the VCO 13 are input, and the reference signal and the output signal are input. A signal corresponding to the phase difference is output. In the present embodiment, for example, “ADF4106” manufactured by Analog Devices, Inc. is preferably used as the PLL-IC 20.

スイッチ２１は、後述する校正モードにおいて、ＰＬＬ−ＩＣ２０の出力側とプリチューン装置３０の入力側とを接続し、後述するプリチューン実行モードにおいて、位相比較器１９の出力側とプリチューン装置３０の入力側とを接続するようになっている。 The switch 21 connects the output side of the PLL-IC 20 and the input side of the pretune device 30 in the calibration mode described later. The switch 21 connects the output side of the phase comparator 19 and the pretune device 30 in the pretune execution mode described later. It is designed to connect to the input side.

制御部２２は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ等で構成され、粗調整ループ１０を構成する各部の動作を制御するとともに、所定のプログラムを実行することにより、スイッチ制御部２２ａをソフトウエア的に構成する。スイッチ制御部２２ａは、スイッチ２１の切替動作を制御するようになっている。 The control unit 22 includes, for example, a CPU, a ROM, a RAM, and the like, and controls the operation of each unit constituting the coarse adjustment loop 10 and executes a predetermined program to configure the switch control unit 22a in software. To do. The switch control unit 22a controls the switching operation of the switch 21.

プリチューン装置３０は、スイッチ２１の出力を入力し、プリチューン電圧をＶＣＯ１３に与えるようになっている。 The pretune device 30 receives the output of the switch 21 and applies a pretune voltage to the VCO 13.

より詳細には図２に示すように、プリチューン装置３０は、ＤＡＣ３１、第１スイッチ３３、第２スイッチ３４、第３スイッチ３５、４種の積分回路Ａ１〜Ａ４、積分回路Ａ１〜Ａ４のいずれか１つを選択する積分回路選択スイッチ３７、ラグ・リードフィルタ３８、抵抗Ｒ３及びＲ４、ＡＤＣ３６、制御部３９を備えている。なお、第１スイッチ３３、第２スイッチ３４及び第３スイッチ３５は、経路切替手段を構成する。 More specifically, as shown in FIG. 2, the pretune device 30 includes a DAC 31, a first switch 33, a second switch 34, a third switch 35, four types of integration circuits A1 to A4, and integration circuits A1 to A4. An integration circuit selection switch 37 for selecting one of them, a lag / reed filter 38, resistors R3 and R4, an ADC 36, and a control unit 39 are provided. The first switch 33, the second switch 34, and the third switch 35 constitute path switching means.

また、プリチューン装置３０は、ＤＡＣ３１側の構成として、第１演算増幅器３２ａ、抵抗Ｒ１及びＲ２を備えている。また、プリチューン装置３０は、ＡＤＣ３６側の構成として、第２演算増幅器３２ｂ、抵抗Ｒ５及びＲ６を備えている。なお、第１演算増幅器３２ａ及び第２演算増幅器３２ｂは、それぞれ、第１の増幅器及び第２の増幅器を構成する。 In addition, the pretune device 30 includes a first operational amplifier 32a and resistors R1 and R2 as a configuration on the DAC 31 side. The pretune device 30 includes a second operational amplifier 32b and resistors R5 and R6 as a configuration on the ADC 36 side. The first operational amplifier 32a and the second operational amplifier 32b constitute a first amplifier and a second amplifier, respectively.

第１演算増幅器３２ａの非反転入力端子（＋入力端子）には、ＤＡＣ３１の出力端子が接続されている。第１演算増幅器３２ａの反転入力端子（−入力端子）には、抵抗Ｒ１及びＲ２が接続されている。この抵抗Ｒ１及びＲ２により、第１演算増幅器３２ａの利得が決定される。第１演算増幅器３２ａの出力端子には、抵抗Ｒ３を介して第１スイッチ３３の一方の端子が接続されている。第１スイッチ３３の他方の端子には、ＶＣＯ１３の入力端子が接続されている。すなわち、第１スイッチ３３は、制御部３９によってオン又はオフにされることにより、ＤＡＣ３１側とＶＣＯ１３とを接続し又は切断するようになっている。 The output terminal of the DAC 31 is connected to the non-inverting input terminal (+ input terminal) of the first operational amplifier 32a. Resistors R1 and R2 are connected to the inverting input terminal (-input terminal) of the first operational amplifier 32a. The resistors R1 and R2 determine the gain of the first operational amplifier 32a. One terminal of the first switch 33 is connected to the output terminal of the first operational amplifier 32a via a resistor R3. The other terminal of the first switch 33 is connected to the input terminal of the VCO 13. That is, the first switch 33 connects or disconnects the DAC 31 side and the VCO 13 by being turned on or off by the control unit 39.

第２演算増幅器３２ｂの出力端子には、反転入力端子（−入力端子）と、抵抗Ｒ５〜Ｒ６とが接続されており、第２演算増幅器３２ｂはインピーダンス変換器として機能するようになっている。抵抗Ｒ５と抵抗Ｒ６との間には、ＡＤＣ３６の入力端子が接続されている。 An inverting input terminal (−input terminal) and resistors R5 to R6 are connected to the output terminal of the second operational amplifier 32b, and the second operational amplifier 32b functions as an impedance converter. The input terminal of the ADC 36 is connected between the resistor R5 and the resistor R6.

第２演算増幅器３２ｂの非反転入力端子（＋入力端子）には、第２スイッチ３４の一方の端子と、第３スイッチ３５の一方の端子とが接続されている。第２スイッチ３４の他方の端子には、抵抗Ｒ４を介してＶＣＯ１３の入力端子が接続されている。第３スイッチ３５の他方の端子には、抵抗Ｒ３を介して第１演算増幅器３２ａの出力端子が接続されている。すなわち、第２スイッチ３４は、制御部３９によってオン又はオフにされることにより、ＡＤＣ３６側とＶＣＯ１３とを接続し又は切断するようになっている。また、第３スイッチ３５は、制御部３９によってオン又はオフにされることにより、ＤＡＣ３１側とＡＤＣ３６側とを接続し又は切断するようになっている。 One terminal of the second switch 34 and one terminal of the third switch 35 are connected to the non-inverting input terminal (+ input terminal) of the second operational amplifier 32b. The other terminal of the second switch 34 is connected to the input terminal of the VCO 13 via a resistor R4. The other terminal of the third switch 35 is connected to the output terminal of the first operational amplifier 32a via the resistor R3. That is, the second switch 34 is turned on or off by the control unit 39 to connect or disconnect the ADC 36 side and the VCO 13. Further, the third switch 35 is turned on or off by the control unit 39 to connect or disconnect the DAC 31 side and the ADC 36 side.

前述の構成により、プリチューン装置３０は、制御部３９により第１スイッチ３３をオン、第２スイッチ３４オン、第３スイッチ３５をオフにした状態で、ＤＡＣ３１の出力電圧をプリチューン電圧としてＶＣＯ１３に印加するとともに、ＡＤＣ３６によってプリチューン電圧を読み取ることができる。一方、プリチューン装置３０は、制御部３９によって第１スイッチ３３をオフ、第２スイッチ３４をオフ、第３スイッチ３５をオンにした状態で、ＤＡＣ３１の出力電圧をＡＤＣ３６に読み取らせることができる。 With the above-described configuration, the pretune device 30 causes the output voltage of the DAC 31 to be supplied to the VCO 13 as a pretune voltage with the first switch 33 turned on, the second switch 34 turned on, and the third switch 35 turned off by the control unit 39. While being applied, the ADC 36 can read the pretune voltage. On the other hand, the pretune device 30 can cause the ADC 36 to read the output voltage of the DAC 31 with the control unit 39 turning off the first switch 33, turning off the second switch 34, and turning on the third switch 35.

なお、ＤＡＣ３１から第１スイッチ３３を経由してＶＣＯ１３の入力側に至る経路と、ＶＣＯ１３の入力側から第２スイッチ３４を経由してＡＤＣ３６に至る経路と、を含む経路は、第１の経路を構成する。また、ＤＡＣ３１から第３スイッチ３５を経由してＡＤＣ３６に至る経路は、第２の経路を構成する。 Note that the path including the path from the DAC 31 to the input side of the VCO 13 via the first switch 33 and the path from the input side of the VCO 13 to the ADC 36 via the second switch 34 is the first path. Configure. The path from the DAC 31 to the ADC 36 via the third switch 35 constitutes a second path.

ＡＤＣ３６は、スイッチ２１によりＰＬＬ−ＩＣ２０の出力側とプリチューン装置３０の入力側とが接続された状態で、プリチューン装置３０から出力されるアナログの電圧信号をデジタル信号に変換し、変換されたデジタル信号の値を図示しないメモリに記録するようになっている。このＡＤＣ３６は、入力電圧測定手段を構成する。 The ADC 36 converts an analog voltage signal output from the pretune device 30 into a digital signal in a state where the output side of the PLL-IC 20 and the input side of the pretune device 30 are connected by the switch 21, and is converted. The value of the digital signal is recorded in a memory (not shown). The ADC 36 constitutes input voltage measuring means.

ここで、ＡＤＣ３６に記録されるデジタル信号の値は、ＶＣＯ１３の出力信号の周波数ｆｖが目標周波数ｆｔになるためにＶＣＯ１３に与えるべき調整電圧としてのプリチューン電圧である。つまり、ＡＤＣ３６は、プリチューン電圧を測定するものである。 Here, the value of the digital signal recorded in the ADC 36 is a pretune voltage as an adjustment voltage to be applied to the VCO 13 so that the frequency fv of the output signal of the VCO 13 becomes the target frequency ft. That is, the ADC 36 measures the pretune voltage.

ＤＡＣ３１は、スイッチ２１により位相比較器１９の出力側とプリチューン装置３０の入力側が接続された状態で、ＡＤＣ３６のメモリに記録されたプリチューン電圧をアナログの電圧信号に変換して、変換されたアナログの電圧信号をＶＣＯ１３に与えるようになっている。このＤＡＣ３１は、電圧印加手段を構成する。 The DAC 31 converts the pretune voltage recorded in the memory of the ADC 36 into an analog voltage signal in a state where the output side of the phase comparator 19 and the input side of the pretune device 30 are connected by the switch 21. An analog voltage signal is supplied to the VCO 13. The DAC 31 constitutes a voltage application unit.

制御部３９は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ等で構成され、粗調整ループ１０を構成する上記各部の動作を制御するとともに、所定のプログラムを実行することにより、スイッチ制御部３９ａ、ＡＤＣ出力読取部３９ｂ及びＤＡＣ出力調整部３９ｃをソフトウエア的に構成する。この制御部３９は、制御モードとして校正モード及びプリチューン実行モードを有する。なお、ＤＡＣ出力調整部３９ｃは、出力電圧調整手段を構成する。 The control unit 39 is composed of, for example, a CPU, a ROM, a RAM, and the like, and controls the operation of each of the above-described units constituting the coarse adjustment loop 10 and executes a predetermined program to thereby execute a switch control unit 39a and an ADC output reading unit. 39b and the DAC output adjustment unit 39c are configured by software. The control unit 39 has a calibration mode and a pretune execution mode as control modes. The DAC output adjusting unit 39c constitutes an output voltage adjusting unit.

スイッチ制御部３９ａは、第１スイッチ３３、第２スイッチ３４及び第３スイッチ３５のそれぞれをオン又はオフに設定する制御を行うようになっている。また、スイッチ制御部３９ａは、積分回路選択スイッチ３７により積分回路Ａ１〜Ａ４のいずれか１つを選択する制御を行うようになっている。 The switch control unit 39a performs control to set each of the first switch 33, the second switch 34, and the third switch 35 to ON or OFF. In addition, the switch control unit 39a performs control to select any one of the integration circuits A1 to A4 by the integration circuit selection switch 37.

ＡＤＣ出力読取部３９ｂは、ＡＤＣ３６の出力電圧を読み取るようになっている。 The ADC output reading unit 39b reads the output voltage of the ADC 36.

ＤＡＣ出力調整部３９ｃは、ＤＡＣ３１の入力電圧（デジタル値）を調整することにより、ＤＡＣ３１の出力電圧（アナログ値）が所望値になるように調整するようになっている。 The DAC output adjustment unit 39c adjusts the input voltage (digital value) of the DAC 31 to adjust the output voltage (analog value) of the DAC 31 to a desired value.

次に、プリチューン装置３０の動作原理について説明する。 Next, the operation principle of the pretune device 30 will be described.

ＤＡＣ３１及びＡＤＣ３６に関連する誤差としては、一般に、ゲイン誤差（フルスケール誤差）、ゼロ誤差（オフセット誤差）、非直線性誤差及びノイズなどがある。ゲイン誤差は、フルスケール入力時の理想のＤＡＣ（又はＡＤＣ）出力と実際のデバイス出力誤差である。ゼロ誤差は、スイッチのリークやオフセットによって小さなオフセット電流又は電圧が生じる。このため、入力がゼロのときに出力曲線はゼロ（０Ｖ）を通過しなくなる。非直線性誤差には、積分非直線性誤差ＩＮＬ（Integral Non-Linearity）、微分非直線性誤差ＤＮＬ（Differential Non-Linearity）がある。 In general, errors related to the DAC 31 and the ADC 36 include a gain error (full scale error), a zero error (offset error), a non-linearity error, noise, and the like. The gain error is an ideal DAC (or ADC) output at the time of full scale input and an actual device output error. Zero error causes a small offset current or voltage due to switch leakage or offset. For this reason, when the input is zero, the output curve does not pass through zero (0 V). Nonlinearity errors include integral nonlinearity error INL (Integral Non-Linearity) and differential nonlinearity error DNL (Differential Non-Linearity).

ＤＡＣ３１の誤差をΔＤＡＣ、第１演算増幅器３２ａの誤差をΔＯＰＡ１、第１演算増幅器３２ａの利得をＧ１、第２演算増幅器３２ｂの誤差をΔＯＰＡ２、抵抗Ｒ５及びＲ６による抵抗分圧回路の利得をＧ２、ＡＤＣの誤差をΔＡＤＣと定義する。図２において、第１スイッチ３３をオフ、第２スイッチ３４をオフ、第３スイッチ３５をオンとすると、Ｖｔｕｎｅで示すプリチューン電圧のＡＤＣ３６の読み値Ｖａｄｃは［数１］で表され、ＤＡＣ３１の出力電圧Ｖｄａｃは［数２］で表される。 The error of the DAC 31 is ΔDAC, the error of the first operational amplifier 32a is ΔOPA1, the gain of the first operational amplifier 32a is G1, the error of the second operational amplifier 32b is ΔOPA2, and the gain of the resistance voltage dividing circuit by the resistors R5 and R6 is G2. The ADC error is defined as ΔADC. In FIG. 2, when the first switch 33 is turned off, the second switch 34 is turned off, and the third switch 35 is turned on, the reading value Vadc of the ADC 36 of the pretune voltage indicated by Vtune is expressed by [Equation 1] The output voltage Vdac is expressed by [Equation 2].

［数１］
Ｖａｄｃ＝Ｖｔｕｎｅ＋ΔＯＰＡ２＋ΔＡＤＣ／Ｇ２ [Equation 1]
Vadc = Vtune + ΔOPA2 + ΔADC / G2

［数２］
Ｖｄａｃ＝Ｖｔｕｎｅ＋（ΔＤＡＣ＋ΔＯＰＡ１）・Ｇ１ [Equation 2]
Vdac = Vtune + (ΔDAC + ΔOPA1) · G1

ここで、Ｖａｄｃ＝ＶｄａｃとなるようにＤＡＣ３１の出力電圧を調整すると、［数１］の右辺と［数２］の右辺とが等しくなり、［数３］が得られる。 Here, when the output voltage of the DAC 31 is adjusted so that Vadc = Vdac, the right side of [Equation 1] and the right side of [Equation 2] are equal, and [Equation 3] is obtained.

［数３］
Ｖｔｕｎｅ＋ΔＯＰＡ２＋ΔＡＤＣ／Ｇ２＝Ｖｔｕｎｅ＋（ΔＤＡＣ＋ΔＯＰＡ１）・Ｇ１ [Equation 3]
Vtune + ΔOPA2 + ΔADC / G2 = Vtune + (ΔDAC + ΔOPA1) · G1

両辺のＶｔｕｎｅは同じ値なので、両辺からＶｔｕｎｅを除去すると［数４］が得られる。 Since Vtune on both sides is the same value, [Equation 4] is obtained by removing Vtune from both sides.

［数４］
ΔＯＰＡ２＋ΔＡＤＣ／Ｇ２＝（ΔＤＡＣ＋ΔＯＰＡ１）・Ｇ１ [Equation 4]
ΔOPA2 + ΔADC / G2 = (ΔDAC + ΔOPA1) · G1

よって、左辺に示されるＤＡＣ３１側の誤差と、右辺に示されるＡＤＣ３６側の誤差とが等しくなる。すなわち、第１スイッチ３３をオフ、第２スイッチ３４をオフ、第３スイッチ３５をオンとした状態で、Ｖａｄｃ＝ＶｄａｃとなるようにＤＡＣ３１の出力電圧を調整すれば、ＤＡＣ３１側の誤差及びＡＤＣ３６側の誤差の影響をなくすことができる。したがって、本実施形態におけるプリチューン装置３０は、従来よりもより正確なプリチューンを実現することができ、その結果、ＰＬＬシンセサイザ１の動作安定化とロック時間の短縮化を図ることができる。 Therefore, the error on the DAC 31 side shown on the left side is equal to the error on the ADC 36 side shown on the right side. That is, if the output voltage of the DAC 31 is adjusted so that Vadc = Vdac with the first switch 33 turned off, the second switch 34 turned off, and the third switch 35 turned on, the error on the DAC 31 side and the ADC 36 side The influence of the error can be eliminated. Therefore, the pretune device 30 according to the present embodiment can realize more accurate pretune than before, and as a result, the operation of the PLL synthesizer 1 can be stabilized and the lock time can be shortened.

なお、ＰＬＬシンセサイザ１は、図示しない操作部を介して、外部から制御部２２に与えられたデータに対応した周波数の信号を出力できるように構成されていてもよい。 The PLL synthesizer 1 may be configured to output a signal having a frequency corresponding to data supplied to the control unit 22 from the outside via an operation unit (not shown).

次に、プリチューン装置３０の動作について説明する。 Next, the operation of the pretune device 30 will be described.

＜校正モード＞
図３は、例えば工場出荷前に実行される校正モードにおけるプリチューン装置３０の処理を示すフローチャートである。この校正モードでは、制御部２２（図１参照）が制御モードを校正モードに設定することにより、スイッチ制御部２２ａは、ＰＬＬ−ＩＣ２０の出力側とプリチューン装置３０の入力側とを接続する方向にスイッチ２１をオンにする。なお、説明を簡単にするため、ＶＣＯ１３の出力信号の周波数が１ＧＨｚ、２ＧＨｚ、３ＧＨｚの場合についての校正とする。なお、実際の校正処理では、校正対象の周波数を適宜設定し、各周波数間においては例えば線形補間により求めた校正値を用いることができる。 <Calibration mode>
FIG. 3 is a flowchart showing the processing of the pretune device 30 in the calibration mode executed before shipment from the factory, for example. In this calibration mode, the control unit 22 (see FIG. 1) sets the control mode to the calibration mode, so that the switch control unit 22a connects the output side of the PLL-IC 20 and the input side of the pretune device 30. The switch 21 is turned on. In order to simplify the explanation, it is assumed that the frequency of the output signal of the VCO 13 is 1 GHz, 2 GHz, and 3 GHz. In the actual calibration process, the frequency to be calibrated is appropriately set, and a calibration value obtained by, for example, linear interpolation can be used between the frequencies.

スイッチ制御部３９ａは、第１スイッチ３３をオン、第２スイッチ３４をオン、第３スイッチ３５をオフとする（ステップＳ１１）。また、スイッチ制御部３９ａは、積分回路選択スイッチ３７のいずれか１つをオンにして所定の積分回路を選択する。 The switch control unit 39a turns on the first switch 33, turns on the second switch 34, and turns off the third switch 35 (step S11). The switch control unit 39a turns on one of the integration circuit selection switches 37 to select a predetermined integration circuit.

制御部３９は、ＶＣＯ１３の出力信号の周波数が所定周波数となる場合のＡＤＣ３６での測定電圧Ｖａｄｃを求める（ステップＳ１２）。本実施形態では、制御部３９は、ＶＣＯ１３の出力信号の周波数が１ＧＨｚ、２ＧＨｚ、３ＧＨｚとなる場合のＡＤＣ３６での測定電圧Ｖａｄｃを求め、ＡＤＣ３６のメモリに記憶する。ＡＤＣ３６での測定電圧Ｖａｄｃを求めた結果を図４（ａ）に示す。 The control unit 39 obtains the measurement voltage Vadc at the ADC 36 when the frequency of the output signal of the VCO 13 becomes a predetermined frequency (step S12). In the present embodiment, the control unit 39 obtains the measured voltage Vadc at the ADC 36 when the frequency of the output signal of the VCO 13 is 1 GHz, 2 GHz, or 3 GHz, and stores the obtained voltage in the memory of the ADC 36. FIG. 4A shows the result of obtaining the measurement voltage Vadc at the ADC 36.

スイッチ制御部３９ａは、第１スイッチ３３をオフ、第２スイッチ３４をオフ、第３スイッチ３５をオンとする（ステップＳ１３）。 The switch control unit 39a turns off the first switch 33, turns off the second switch 34, and turns on the third switch 35 (step S13).

ＤＡＣ出力調整部３９ｃは、ＡＤＣ出力読取部３９ｂがＤＡＣ３１の出力電圧ＶｄａｃをＡＤＣ３６で読み取った値が、図４（ａ）で求めた各測定電圧Ｖａｄｃの値と一致するようＤＡＣ３１の出力電圧Ｖｄａｃを調整する（ステップＳ１４）。 The DAC output adjustment unit 39c sets the output voltage Vdac of the DAC 31 so that the value obtained by the ADC output reading unit 39b reading the output voltage Vdac of the DAC 31 with the ADC 36 matches the value of each measurement voltage Vadc obtained in FIG. Adjust (step S14).

具体的には、ＤＡＣ出力調整部３９ｃは、ＤＡＣ３１の入力電圧を調整することにより、ＶＣＯ１３の出力信号の周波数ｆｖとして１ＧＨｚが得られたＡＤＣ３６での測定電圧Ｖａｄｃの値ＶＡ１とＤＡＣ３１の出力電圧Ｖｄａｃとが一致するよう（Ｖｄａｃ＝ＶＡ１）、ＤＡＣ３１の出力電圧Ｖｄａｃを調整する。この調整後のＶｄａｃの値を補正値ＶＤ１とする。同様に、ＤＡＣ出力調整部３９ｃは、２ＧＨｚ、３ＧＨｚについてのＶｄａｃを求め、それぞれ、Ｖｄａｃの値を補正値ＶＤ２、補正値ＶＤ３とする。その結果、図４（ｂ）に示すデータが得られる。このデータはＡＤＣ３６のメモリに記憶される（ステップＳ１５）。 Specifically, the DAC output adjustment unit 39c adjusts the input voltage of the DAC 31 to obtain the value VA1 of the measured voltage Vadc at the ADC 36 in which 1 GHz is obtained as the frequency fv of the output signal of the VCO 13 and the output voltage Vdac of the DAC 31. Is adjusted (Vdac = VA1), the output voltage Vdac of the DAC 31 is adjusted. The value of Vdac after this adjustment is set as a correction value VD1. Similarly, the DAC output adjustment unit 39c calculates Vdac for 2 GHz and 3 GHz, and sets the values of Vdac as the correction value VD2 and the correction value VD3, respectively. As a result, data shown in FIG. 4B is obtained. This data is stored in the memory of the ADC 36 (step S15).

＜プリチューン実行モード＞
図５は、例えば工場出荷後に実行されるプリチューン実行モードにおけるプリチューン装置３０の処理を示すフローチャートである。このプリチューン実行モードでは、制御部２２（図１参照）が制御モードをプリチューン実行モードに設定することにより、スイッチ制御部２２ａは、位相比較器１９の出力側とプリチューン装置３０の入力側とを接続する方向にスイッチ２１をオンにする。 <Pretune execution mode>
FIG. 5 is a flowchart showing the processing of the pretune device 30 in the pretune execution mode executed after factory shipment, for example. In this pretune execution mode, the control unit 22 (see FIG. 1) sets the control mode to the pretune execution mode, so that the switch control unit 22a is connected to the output side of the phase comparator 19 and the input side of the pretune device 30. The switch 21 is turned on in the direction to connect the two.

スイッチ制御部３９ａは、第１スイッチ３３をオン、第２スイッチ３４をオン、第３スイッチ３５をオフとする（ステップＳ２１）。また、スイッチ制御部３９ａは、積分回路選択スイッチ３７のいずれか１つをオンにして所定の積分回路を選択する。 The switch control unit 39a turns on the first switch 33, turns on the second switch 34, and turns off the third switch 35 (step S21). The switch control unit 39a turns on one of the integration circuit selection switches 37 to select a predetermined integration circuit.

制御部３９は、図示しない操作部を介して、ユーザが指定した指定周波数の情報を入力する（ステップＳ２２）。 The control unit 39 inputs information on the designated frequency designated by the user via an operation unit (not shown) (step S22).

制御部３９は、図４（ｂ）に示すデータを参照し、ユーザが指定した指定周波数の補正値を読み出す（ステップＳ２３）。例えば、ユーザが指定した指定周波数を１ＧＨｚとすれば、ＤＡＣ出力調整部３９ｃは、ＶＣＯ１３の出力信号の周波数ｆｖが１ＧＨｚの補正値であるＶＤ１を読み出す。 The control unit 39 reads the correction value of the designated frequency designated by the user with reference to the data shown in FIG. 4B (step S23). For example, if the designated frequency designated by the user is 1 GHz, the DAC output adjustment unit 39c reads VD1, which is a correction value with the frequency fv of the output signal of the VCO 13 being 1 GHz.

そして、ＤＡＣ出力調整部３９ｃは、ＤＡＣ３１の入力電圧を調整することにより、ＤＡＣ３１の出力電圧がＶＤ１になるように調整する（ステップＳ２４）。 Then, the DAC output adjustment unit 39c adjusts the input voltage of the DAC 31 to adjust the output voltage of the DAC 31 to VD1 (step S24).

前述の処理によって、ＶＣＯ１３の出力信号の発振周波数ｆｖが目標周波数ｆｔの近傍にて安定する。 By the above processing, the oscillation frequency fv of the output signal of the VCO 13 is stabilized in the vicinity of the target frequency ft.

以上説明したように、本実施形態におけるプリチューン装置３０は、スイッチ制御部３９ａが第１の経路に切り替えた状態においてＡＤＣ３６によるＤＡＣ３１の出力電圧の測定値が周波数ごとに予め定められた電圧になるようＤＡＣ出力調整部３９ｃがＤＡＣ３１の出力電圧を調整し、ＡＤＣ３６は、スイッチ制御部３９ａが第２の経路に切り替えた状態において、ＤＡＣ出力調整部３９ｃによって調整された出力電圧を周波数に応じてＶＣＯ１３に印加するので、より正確なプリチューンを行うことができる。したがって、本実施形態におけるプリチューン装置３０は、動作安定化とロック時間の短縮化を図ることができる。 As described above, in the pretune device 30 according to the present embodiment, the measured value of the output voltage of the DAC 31 by the ADC 36 becomes a predetermined voltage for each frequency when the switch control unit 39a is switched to the first path. The DAC output adjustment unit 39c adjusts the output voltage of the DAC 31, and the ADC 36 adjusts the output voltage adjusted by the DAC output adjustment unit 39c according to the frequency in the state where the switch control unit 39a switches to the second path. Therefore, more accurate pretune can be performed. Therefore, the pretune device 30 according to the present embodiment can stabilize the operation and shorten the lock time.

（第２実施形態）
続いて、本発明の第２実施形態としてのＰＬＬシンセサイザ２について図面を参照しながら説明する。なお、第１実施形態と同様の構成及び動作については適宜説明を省略する。 (Second Embodiment)
Next, a PLL synthesizer 2 as a second embodiment of the present invention will be described with reference to the drawings. Note that description of the same configuration and operation as in the first embodiment will be omitted as appropriate.

図６に示すように、本実施形態のＰＬＬシンセサイザ２が備える粗調整ループ４０は、ＶＣＯ１３、ローカル発振器１４、ミキサ１５、ローパスフィルタ１６、ループ内分周器１７、基準分周器１８、位相比較器１９、制御部２２、切換手段としてのスイッチ２３、２４、プリチューン装置３０を備える。 As shown in FIG. 6, the coarse adjustment loop 40 provided in the PLL synthesizer 2 of this embodiment includes a VCO 13, a local oscillator 14, a mixer 15, a low-pass filter 16, an in-loop divider 17, a reference divider 18, and a phase comparison. A device 19, a control unit 22, switches 23 and 24 as switching means, and a pretune device 30 are provided.

スイッチ２３、２４は、校正モードにおいて、ＶＣＯ１３の出力側とループ内分周器１７の入力側をミキサ１５を介さずに接続するようになっている。また、スイッチ２３、２４は、プリチューン実行モードにおいて、ＶＣＯ１３の出力側とミキサ１５の入力側を接続するとともに、ローパスフィルタ１６の出力側とループ内分周器１７の入力側を接続するようになっている。 The switches 23 and 24 are configured to connect the output side of the VCO 13 and the input side of the in-loop frequency divider 17 without using the mixer 15 in the calibration mode. The switches 23 and 24 connect the output side of the VCO 13 and the input side of the mixer 15 in the pretune execution mode, and connect the output side of the low-pass filter 16 and the input side of the in-loop frequency divider 17. It has become.

なお、プリチューン装置３０の動作は、第１実施形態と同じであるので、その説明を省略する。 The operation of the pretune device 30 is the same as that of the first embodiment, and a description thereof will be omitted.

（第３実施形態）
続いて、本発明の第３実施形態としての信号分析装置５０について図面を参照しながら説明する。なお、第１及び第２実施形態と同様の構成及び動作については適宜説明を省略する。 (Third embodiment)
Next, a signal analysis device 50 as a third embodiment of the present invention will be described with reference to the drawings. Note that description of the configuration and operation similar to those of the first and second embodiments will be omitted as appropriate.

図７に示すように、本実施形態の信号分析装置５０は、周波数掃引が可能なローカル信号Ｌを、ローカル信号発生器を構成する第１又は第２実施形態のＰＬＬシンセサイザ１又は２により生成して入力信号Ｓ_ＩＮとともにミキサ５２に与え、ミキサ５２の出力から所定の中間周波数帯の信号Ｍをフィルタ５３で抽出する周波数変換部５１と、入力信号Ｓ_ＩＮのうち、指定された観測帯域の信号成分が周波数変換部５１のフィルタ５３から時系列に出力されるように、ＰＬＬシンセサイザ１又は２のローカル信号Ｌの周波数掃引制御を行う掃引制御部５４と、周波数変換部５１の出力信号をサンプリングしてデジタルの信号列に変換するＡ／Ｄ変換器５５と、ローカル信号Ｌの周波数掃引中にＡ／Ｄ変換器５５から出力される信号列Ｄｍを記憶し、周波数対信号強度のスペクトラム特性を求める信号解析部５６と、信号解析部５６で得られたスペクトラム特性を波形表示する表示部５７と、を備える。ここで、周波数変換部５１は、周波数変換手段を構成する。掃引制御部５４は、掃引制御手段を構成する。信号解析部５６は、信号解析手段を構成する。表示部５７は、表示手段を構成する。 As shown in FIG. 7, the signal analyzing apparatus 50 of the present embodiment generates a local signal L that can be swept in frequency by the PLL synthesizer 1 or 2 of the first or second embodiment constituting the local signal generator. And the input signal _SIN to the mixer 52, and the filter 53 extracts a signal M in a predetermined intermediate frequency band from the output of the mixer 52, and the signal in the designated observation band of the input signal _SIN The sweep controller 54 that performs frequency sweep control of the local signal L of the PLL synthesizer 1 or 2 and the output signal of the frequency converter 51 are sampled so that the components are output in time series from the filter 53 of the frequency converter 51. An A / D converter 55 that converts the signal into a digital signal string and a signal string Dm output from the A / D converter 55 during the frequency sweep of the local signal L are recorded. And comprises a signal analysis unit 56 for obtaining the spectrum characteristic of frequency versus signal strength, and a display unit 57 which displays the waveform spectrum characteristic obtained by the signal analyzer 56. Here, the frequency conversion part 51 comprises a frequency conversion means. The sweep control unit 54 constitutes a sweep control unit. The signal analysis unit 56 constitutes signal analysis means. The display unit 57 constitutes display means.

すなわち、入力信号Ｓ_ＩＮは、周波数変換部５１のミキサ５２に入力され、ＰＬＬシンセサイザ１又は２からのローカル信号Ｌとミキシングされ、その差又は和（以下の説明では差とする。）の周波数成分のうち、所定の中間周波帯の信号成分Ｍがフィルタ５３によって抽出される。 That is, the input signal _SIN is input to the mixer 52 of the frequency converter 51, mixed with the local signal L from the PLL synthesizer 1 or 2, and the frequency component of the difference or sum (hereinafter referred to as difference). Among them, a signal component M in a predetermined intermediate frequency band is extracted by the filter 53.

ここで、フィルタ５３の通過中心周波数をＦ_ＩＦ、ローカル信号Ｌの周波数をＦ_Ｌとし、中間周波帯に変換しようとする解析対象信号の周波数Ｆ_ＩＮよりローカル周波数Ｆ_Ｌが高い上側ヘテロダインでミキシングすると仮定すると、
Ｆ_Ｌ − Ｆ_ＩＦ＝Ｆ_ＩＮ
の関係が成り立つ。 Here, when the center frequency of the filter 53 is F _IF , the frequency of the local signal L is F _L, and mixing is performed with an upper heterodyne having a local frequency F _L higher than the frequency F _IN of the analysis target signal to be converted to the intermediate frequency band. Assuming
F _L - F _IF = F _IN
The relationship holds.

ここで、例えば、Ｆ_ＩＦ＝８ＧＨｚとし、ローカル周波数Ｆ_Ｌを８．１ＧＨｚから９ＧＨｚまで掃引すれば、解析対象信号の周波数Ｆ_ＩＮは、１００ＭＨｚから１ＧＨｚまで変化することになる。つまり、フィルタ５３からは、入力信号Ｓ_ＩＮのうち１００ＭＨｚから１ＧＨｚまでの信号成分がその元の周波数順に時系列に抽出されることになる。 Here, for _example, the F IF = 8 GHz, if swept local frequency _{F L} from 8.1GHz to 9 GHz, a frequency _{F IN} of the analyzed signal will vary from 100MHz to 1 GHz. That is, the filter 53, signal components from 100MHz to 1GHz of the input signal _{S IN} is to be extracted in chronological order of frequency of its original.

なお、ここでは周波数変換を１回行う回路例を示しているが、実際には周波数変換部５１内で複数回の周波数変換処理（一般的には固定周波数のローカル信号による。）を行って、より低い周波数帯に変換している。 Here, an example of a circuit that performs frequency conversion once is shown, but actually, frequency conversion processing (generally by a local signal of a fixed frequency) is performed a plurality of times in the frequency conversion unit 51, and Converting to a lower frequency band.

ＰＬＬシンセサイザ１又は２は、第１実施形態で述べたように、外部から与えられたデータに対応した周波数のローカル信号Ｌを出力できるように構成されており、そのローカル信号Ｌの周波数掃引は掃引制御部５４から入力される周波数データを順次更新することで行われる。 As described in the first embodiment, the PLL synthesizer 1 or 2 is configured to output a local signal L having a frequency corresponding to externally applied data, and the frequency sweep of the local signal L is a sweep. This is performed by sequentially updating the frequency data input from the control unit 54.

掃引制御部５４は、操作部５８によって指定された基準周波数（スタート周波数あるいはセンター周波数）、掃引幅（スパン）、取得サンプル数等に応じて、ローカル信号Ｌの周波数を所定ステップで掃引させるとともに、その各周波数の情報ｆを信号解析部５６に与える。 The sweep control unit 54 sweeps the frequency of the local signal L in a predetermined step according to the reference frequency (start frequency or center frequency) designated by the operation unit 58, the sweep width (span), the number of acquired samples, and the like. Information f of each frequency is given to the signal analysis unit 56.

一方、周波数変換部５１から出力された信号Ｍは、Ａ／Ｄ変換器５５により所定のサンプリング周期（フィルタ５３の通過帯域の上限の２倍以上の周波数）でサンプリングされ、そのサンプリングで得られたデジタルの信号列Ｄｍが信号解析部５６に入力される。 On the other hand, the signal M output from the frequency converter 51 is sampled by the A / D converter 55 at a predetermined sampling period (a frequency more than twice the upper limit of the pass band of the filter 53), and obtained by the sampling. A digital signal sequence Dm is input to the signal analysis unit 56.

信号解析部５６は、周波数掃引によって得られたデジタルの信号列Ｄｍと周波数情報ｆとを対応付けて受信して図示しないメモリに格納し、指定された帯域制限処理等を行って観測帯域内における周波数対信号強度Ｓ（ｆ）の特性、すなわちスペクトラム特性を求める。表示部５７は、信号解析部５６が求めたスペクトラム特性の波形を画面に表示する。 The signal analysis unit 56 receives the digital signal sequence Dm obtained by the frequency sweep and the frequency information f in association with each other, stores them in a memory (not shown), performs a designated band limiting process, etc. A characteristic of frequency versus signal intensity S (f), that is, a spectrum characteristic is obtained. The display unit 57 displays the spectrum characteristic waveform obtained by the signal analysis unit 56 on the screen.

上記のように構成された本実施形態の信号分析装置５０は、動作安定化とロック時間の短縮化を図った第１又は第２実施形態のＰＬＬシンセサイザ１又は２を備えているため、精度良く入力信号のスペクトラム特性を求めることができる。 The signal analyzing apparatus 50 according to the present embodiment configured as described above includes the PLL synthesizer 1 or 2 according to the first or second embodiment that is intended to stabilize the operation and shorten the lock time. The spectrum characteristics of the input signal can be obtained.

（第４実施形態）
続いて、本発明の第４実施形態としての信号発生装置６０について図面を参照しながら説明する。なお、第１及び第２実施形態と同様の構成及び動作については適宜説明を省略する。 (Fourth embodiment)
Next, a signal generator 60 as a fourth embodiment of the present invention will be described with reference to the drawings. Note that description of the configuration and operation similar to those of the first and second embodiments will be omitted as appropriate.

図８に示すように、本実施形態の信号発生装置６０は、波形データ記憶部６１、ＤＡＣ６２及び６３、直交変調器６４、局部発振装置を構成する第１又は第２実施形態のＰＬＬシンセサイザ１又は２、自動レベル制御回路（ＡＬＣ）６５、操作部６６、設定部６７、ステップアッテネータ（ステップＡＴＴ）６８を備えている。 As shown in FIG. 8, the signal generator 60 of the present embodiment includes a waveform data storage unit 61, DACs 62 and 63, a quadrature modulator 64, and the PLL synthesizer 1 of the first or second embodiment that constitutes the local oscillator. 2. An automatic level control circuit (ALC) 65, an operation unit 66, a setting unit 67, and a step attenuator (step ATT) 68 are provided.

波形データ記憶部６１は、被試験装置を試験するための複数の試験信号データとして、デジタル値のベースバンドの波形データを記憶している。試験者は、操作部６６を操作し、設定部６７を介して、波形データ記憶部６１に記憶された試験信号データを選択して出力できるようになっている。試験信号データは、Ｉ相成分（同相成分）及びＱ相成分（直交成分）のベースバンドの波形データを含む。波形データは、例えば、図示しないＤＳＰ（Digital Signal Processor）によって生成される。なお、波形データ記憶部６１は、ベースバンド信号出力手段を構成する。 The waveform data storage unit 61 stores digital baseband waveform data as a plurality of test signal data for testing the device under test. The tester can operate the operation unit 66 to select and output test signal data stored in the waveform data storage unit 61 via the setting unit 67. The test signal data includes baseband waveform data of an I-phase component (in-phase component) and a Q-phase component (orthogonal component). The waveform data is generated by, for example, a DSP (Digital Signal Processor) not shown. The waveform data storage unit 61 constitutes a baseband signal output unit.

ＤＡＣ６２、６３は、それぞれ、波形データ記憶部６１が出力するＩ相成分及びＱ相成分のデジタル値のベースバンド信号波形データをアナログ値に変換して直交変調器６４に出力するようになっている。 Each of the DACs 62 and 63 converts the digital baseband signal waveform data of the I-phase component and Q-phase component output from the waveform data storage unit 61 into an analog value and outputs the analog value to the quadrature modulator 64. .

ＰＬＬシンセサイザ１又は２は、設定部６７からの設定信号に基づいた局部発振周波数の局部発振信号を生成し、直交変調器６４に出力するように構成されている。ＰＬＬシンセサイザ１又は２は、局部発振信号生成手段を構成する。 The PLL synthesizer 1 or 2 is configured to generate a local oscillation signal having a local oscillation frequency based on the setting signal from the setting unit 67 and output the local oscillation signal to the quadrature modulator 64. The PLL synthesizer 1 or 2 constitutes a local oscillation signal generating unit.

直交変調器６４は、ＤＡＣ６２からのＩ相成分及びＤＡＣ６３からのＱ相成分と、ＰＬＬシンセサイザ１又は２から入力した局部発振信号とを乗算することにより直交変調及び周波数変換を行って無線周波数の信号（ＲＦ信号）を生成してＡＬＣ６５に出力するようになっている。この直交変調器６４は、無線周波数信号生成手段を構成する。 The quadrature modulator 64 multiplies the I-phase component from the DAC 62 and the Q-phase component from the DAC 63 by the local oscillation signal input from the PLL synthesizer 1 or 2 to perform quadrature modulation and frequency conversion, thereby performing a radio frequency signal. (RF signal) is generated and output to the ALC 65. This quadrature modulator 64 constitutes a radio frequency signal generating means.

ＡＬＣ６５は、直交変調器６４の出力信号の電力レベルを所定の電力レベルに調整してステップＡＴＴ６８に出力するようになっている。ＡＬＣ６５が設定する電力レベルは、設定部６７からの設定信号によって設定されるようになっている。ＡＬＣ６５は、出力信号レベルを例えば０．１ｄＢ単位で調整できるものである。このＡＬＣ６５は、信号レベル設定手段を構成する。 The ALC 65 adjusts the power level of the output signal of the quadrature modulator 64 to a predetermined power level and outputs it to the step ATT 68. The power level set by the ALC 65 is set by a setting signal from the setting unit 67. The ALC 65 can adjust the output signal level in units of 0.1 dB, for example. The ALC 65 constitutes signal level setting means.

操作部６６は、試験者が試験条件及び試験手順に関する設定等を行うために操作するものであり、例えば、キーボード、ダイヤル又はマウスのような入力デバイス、これらを制御する制御回路等で構成される。試験者が設定する試験条件としては、例えば、波形データ記憶部６１に記憶された波形データ、ステップＡＴＴ６８が出力するＲＦ試験信号の出力レベル及び無線周波数等がある。 The operation unit 66 is operated by a tester in order to make settings related to test conditions and test procedures, and includes, for example, an input device such as a keyboard, dial, or mouse, and a control circuit that controls these devices. . Test conditions set by the examiner include, for example, waveform data stored in the waveform data storage unit 61, the output level of the RF test signal output by the step ATT 68, the radio frequency, and the like.

設定部６７は、例えばマイクロコンピュータによって構成されており、装置全体の制御を行うようになっている。また、設定部６７は、試験者が操作部６６を操作して設定した各試験条件に基づき、各試験条件を設定する設定信号を波形データ記憶部６１、ＰＬＬシンセサイザ１又は２、ＡＬＣ６５、ステップＡＴＴ６８にそれぞれ出力し、各試験条件を設定するようになっている。 The setting unit 67 is constituted by a microcomputer, for example, and controls the entire apparatus. In addition, the setting unit 67 generates a setting signal for setting each test condition based on each test condition set by the tester by operating the operation unit 66, the waveform data storage unit 61, the PLL synthesizer 1 or 2, the ALC 65, and the step ATT68. Each test condition is set.

ここで、ＡＬＣ６５に対する設定としては、例えば、ユーザが信号発生装置６０の出力レベルを−４０．２ｄＢｍに設定した場合、設定部６７は、ステップＡＴＴ６８の減衰量を３０ｄＢに設定し、ＡＬＣ６５に対し、出力信号レベルを−１０．２ｄＢｍに設定するための制御信号を出力する。 Here, as a setting for the ALC 65, for example, when the user sets the output level of the signal generator 60 to −40.2 dBm, the setting unit 67 sets the attenuation of the step ATT 68 to 30 dB, A control signal for setting the output signal level to -10.2 dBm is output.

ステップＡＴＴ６８は、各々の減衰量が予め定められた複数のアッテネータセクションを備え、各アッテネータセクションの減衰量の組み合わせにより、入力したＲＦ信号のレベルを所定の減衰量のステップで減衰することができるＡＴＴである。このステップＡＴＴ６８は、設定部６７からの設定信号によって設定された減衰量で入力信号を減衰し、試験者が所望する電力レベルのＲＦ試験信号を出力するようになっている。 The step ATT 68 includes a plurality of attenuator sections each having a predetermined amount of attenuation, and an ATT capable of attenuating the level of the input RF signal in steps of a predetermined amount of attenuation by a combination of attenuations of each attenuator section. It is. The step ATT 68 attenuates the input signal by the attenuation amount set by the setting signal from the setting unit 67, and outputs an RF test signal having a power level desired by the tester.

上記のように構成された本実施形態の信号発生装置６０は、動作安定化とロック時間の短縮化を図った第１又は第２実施形態のＰＬＬシンセサイザ１又は２を備えているため、信号純度のよいＲＦ試験信号を出力することができる。 The signal generator 60 of the present embodiment configured as described above includes the PLL synthesizer 1 or 2 of the first or second embodiment that aims to stabilize the operation and shorten the lock time. A good RF test signal can be output.

１、２ＰＬＬシンセサイザ（ローカル信号発生器、局部発振信号生成手段）
１３ＶＣＯ（電圧制御発振手段）
１４ローカル発振器（周波数変換手段）
１５ミキサ（周波数変換手段）
１６ローパスフィルタ（周波数変換手段）
１７ループ内分周器（ループ内分周手段）
１８基準分周器（基準分周手段）
１９位相比較器（位相比較手段）
２０ＰＬＬ−ＩＣ
２１、２３、２４スイッチ（切換手段）
３０プリチューン装置（電圧設定装置）
３１ＤＡＣ（電圧印加手段）
３２ａ第１演算増幅器（第１の増幅器）
３２ｂ第２演算増幅器（第２の増幅器）
３３第１スイッチ（経路切替手段）
３４第２スイッチ（経路切替手段）
３５第３スイッチ（経路切替手段）
３６ＡＤＣ（入力電圧測定手段）
３９ｃＤＡＣ出力調整部（出力電圧調整手段）
５０信号分析装置
５１周波数変換部（周波数変換手段）
５２ミキサ
５３フィルタ
５４掃引制御部（掃引制御手段）
５５Ａ／Ｄ変換器
５６信号解析部（信号解析手段）
５７表示部（表示手段）
６０信号発生装置
６１波形データ記憶部（ベースバンド信号出力手段）
６４直交変調器（無線周波数信号生成手段）
６５ＡＬＣ（信号レベル設定手段）
６８ステップＡＴＴ（ステップアッテネータ） 1, 2 PLL synthesizer (local signal generator, local oscillation signal generating means)
13 VCO (voltage controlled oscillation means)
14 Local oscillator (frequency conversion means)
15 Mixer (frequency conversion means)
16 Low-pass filter (frequency conversion means)
17 In-loop divider (in-loop divider)
18 Reference frequency divider (reference frequency dividing means)
19 Phase comparator (phase comparison means)
20 PLL-IC
21, 23, 24 switch (switching means)
30 Pretune device (voltage setting device)
31 DAC (voltage application means)
32a First operational amplifier (first amplifier)
32b Second operational amplifier (second amplifier)
33 First switch (route switching means)
34 Second switch (route switching means)
35 Third switch (route switching means)
36 ADC (input voltage measuring means)
39c DAC output adjustment unit (output voltage adjustment means)
50 Signal Analyzer 51 Frequency Conversion Unit (Frequency Conversion Unit)
52 Mixer 53 Filter 54 Sweep Control Unit (Sweep Control Means)
55 A / D converter 56 Signal analysis unit (signal analysis means)
57 Display section (display means)
60 signal generator 61 waveform data storage (baseband signal output means)
64 quadrature modulator (radio frequency signal generating means)
65 ALC (signal level setting means)
68 Step ATT (Step Attenuator)

Claims

A voltage setting device (30) for setting a voltage of the input signal provided in a PLL synthesizer having a voltage controlled oscillation means (13) for controlling the frequency of the output signal according to the voltage of the input signal,
Input voltage measuring means (36) for measuring the voltage of the input signal;
Voltage application means (31) for applying an output voltage to the voltage controlled oscillation means by a first path and applying the output voltage to the input voltage measurement means by a second path;
Route switching means (33-35) for switching between the first route and the second route;
In a state where the path switching means is switched to the first path, the output of the voltage applying means is such that the measured value of the output voltage of the voltage applying means by the input voltage measuring means becomes a predetermined voltage for each frequency. Output voltage adjusting means (39c) for adjusting the voltage;
With
The voltage applying means applies the output voltage adjusted by the output voltage adjusting means to the voltage controlled oscillating means in accordance with the frequency in a state where the path switching means is switched to the second path.
A voltage setting device.

The first path includes a path from the voltage application means to the input side of the voltage controlled oscillation means, and a path from the input side of the voltage controlled oscillation means to the input voltage measurement means,
The second path is a path from the voltage applying unit to the input voltage measuring unit.
The voltage setting device according to claim 1.

The first path includes a first amplifier (32a) between the voltage applying unit and the voltage controlled oscillation unit,
The second path includes a second amplifier (32b) between the voltage applying means and the input voltage measuring means,
The output voltage adjusting means adjusts the output voltage of the voltage applying means so that the voltage error of the voltage applying means and the first amplifier is equal to the voltage error of the input voltage measuring means and the second amplifier. To do,
The voltage setting device according to claim 1, wherein the voltage setting device is a voltage setting device.

A PLL synthesizer comprising the voltage setting device according to any one of claims 1 to 3,
Voltage controlled oscillation means (13) for controlling the frequency of the output signal in accordance with the output voltage of the voltage setting device;
In-loop frequency dividing means (17) for dividing the signal based on the output signal by 1 / N;
A reference frequency dividing means (18) for dividing the reference signal by 1 / R;
Phase comparison means (19) for outputting a signal corresponding to the phase difference between the output of the in-loop frequency divider and the output of the reference frequency divider;
A PLL-IC (20) that receives the reference signal and the output signal of the voltage controlled oscillation means, and outputs a signal corresponding to the phase difference between the reference signal and the output signal;
Switching means (21) for providing the output of the phase comparator or the output of the PLL-IC to the input side of the voltage setting device;
A PLL synthesizer characterized by comprising:

The frequency conversion means (14-16) which converts the frequency of the said output signal, and outputs the signal by which the said frequency was converted to the said frequency division part in a loop is further provided. PLL synthesizer.

A PLL synthesizer comprising the voltage setting device according to any one of claims 1 to 3,
Voltage controlled oscillation means (13) for controlling the frequency of the output signal in accordance with the output voltage of the voltage setting device;
In-loop frequency dividing means (17) for dividing the signal based on the output signal by 1 / N;
A reference frequency dividing means (18) for dividing the reference signal by 1 / R;
Phase comparison means (19) for outputting a signal corresponding to the phase difference between the output of the in-loop frequency divider and the output of the reference frequency divider to the voltage setting device;
A frequency converting means (14-16) for converting the frequency of the output signal and outputting the converted signal to the in-loop frequency dividing means;
Switching means (23, 24) for supplying the output signal of the voltage controlled oscillating means to the in-loop frequency dividing section through the frequency converting means or without going through the frequency converting means;
A PLL synthesizer characterized by comprising:

A local signal that can be swept in frequency is generated by a local signal generator (1, 2) and applied to a mixer (52) together with an input signal, and a signal in a predetermined intermediate frequency band is extracted from the output of the mixer by a filter (53). Frequency converting means (51) for performing,
Sweep control means for performing frequency sweep control of the local signal of the local signal generator so that a signal component in a designated observation band of the input signal is output in time series from the filter of the frequency conversion means. 54)
An A / D converter (55) for sampling the output signal of the frequency converting means and converting it into a digital signal sequence;
A signal analysis means (56) for storing a signal sequence output from the A / D converter during the sweeping of the local signal and obtaining a spectrum characteristic of frequency vs. signal intensity;
Display means (57) for displaying the waveform of the spectrum characteristic obtained by the signal analysis unit;
With
The local signal generator comprises a PLL synthesizer (1, 2) according to any one of claims 4 to 6.
A signal analyzer characterized by the above.

Baseband signal output means (61) for outputting a baseband signal;
Local oscillation signal generating means (1, 2) for generating a local oscillation signal having a predetermined local oscillation frequency;
Radio frequency signal generating means (64) for generating a radio frequency signal by multiplying the baseband signal and the local oscillation signal to perform quadrature modulation and frequency conversion;
Signal level setting means (65) for setting the signal level of the radio frequency signal to a predetermined signal level and outputting the signal level;
A step attenuator (68) for attenuating and outputting the radio frequency signal set to the predetermined signal level with a predetermined attenuation value;
With
The local oscillation signal generating means includes the PLL synthesizer (1, 2) according to any one of claims 4 to 6.
A signal generator characterized by that.

A voltage setting method using a voltage setting device (30) that is provided in a PLL synthesizer having voltage controlled oscillation means (13) for controlling the frequency of an output signal in accordance with the voltage of the input signal and sets the voltage of the input signal. There,
The voltage setting device includes:
Input voltage measuring means (36) for measuring the voltage of the input signal;
Voltage application means (31) for applying an output voltage to the voltage controlled oscillation means by a first path and applying the output voltage to the input voltage measurement means by a second path;
Route switching means (33-35) for switching between the first route and the second route;
In a state where the path switching means is switched to the first path, the output of the voltage applying means is such that the measured value of the output voltage of the voltage applying means by the input voltage measuring means becomes a predetermined voltage for each frequency. Output voltage adjusting means (39c) for adjusting the voltage;
With
In a state where the path switching means is switched to the first path, the output of the voltage applying means is such that the measured value of the output voltage of the voltage applying means by the input voltage measuring means becomes a predetermined voltage for each frequency. An output voltage adjustment step (S14) for adjusting the voltage;
A voltage applying step (S24) for applying the output voltage adjusted in the output voltage adjusting step to the voltage controlled oscillating means according to the frequency in a state where the path switching means is switched to the second path; Including,
The voltage setting method characterized by the above-mentioned.