JP6011574B2 - 積層セラミックコンデンサ - Google Patents

積層セラミックコンデンサ Download PDF

Info

Publication number
JP6011574B2
JP6011574B2 JP2014080973A JP2014080973A JP6011574B2 JP 6011574 B2 JP6011574 B2 JP 6011574B2 JP 2014080973 A JP2014080973 A JP 2014080973A JP 2014080973 A JP2014080973 A JP 2014080973A JP 6011574 B2 JP6011574 B2 JP 6011574B2
Authority
JP
Japan
Prior art keywords
ceramic body
electrode layer
ceramic
thickness
multilayer ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014080973A
Other languages
English (en)
Other versions
JP2015029050A (ja
Inventor
誠司 勝田
誠司 勝田
泰明 海沼
泰明 海沼
達也 長岡
達也 長岡
章博 元木
章博 元木
悟史 児玉
悟史 児玉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=52114919&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP6011574(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2014080973A priority Critical patent/JP6011574B2/ja
Priority to US14/311,381 priority patent/US9659689B2/en
Priority to CN201410301868.5A priority patent/CN104252968B/zh
Publication of JP2015029050A publication Critical patent/JP2015029050A/ja
Application granted granted Critical
Publication of JP6011574B2 publication Critical patent/JP6011574B2/ja
Priority to US15/489,792 priority patent/US10615327B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/008—Thermistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/24—Magnetic cores
    • H01F27/245—Magnetic cores made from sheets, e.g. grain-oriented
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/29—Terminals; Tapping arrangements for signal inductances
    • H01F27/292—Surface mounted devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/50—Piezoelectric or electrostrictive devices having a stacked or multilayer structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/87—Electrodes or interconnections, e.g. leads or terminals
    • H10N30/871—Single-layered electrodes of multilayer piezoelectric or electrostrictive devices, e.g. internal electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/87—Electrodes or interconnections, e.g. leads or terminals
    • H10N30/875—Further connection or lead arrangements, e.g. flexible wiring boards, terminal pins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/87—Electrodes or interconnections, e.g. leads or terminals
    • H10N30/877—Conductive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/88—Mounts; Supports; Enclosures; Casings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H01F2027/2809—Printed windings on stacked layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Description

この発明は、積層セラミック電子部品に関し、特にたとえば、積層体の両端面に外部電極が形成された積層セラミック電子部品に関する。
近年、電子機器内部に搭載された配線基板上に、セラミック電子部品などの電子部品が多数実装されるようになってきている。従来、これらの電子部品の配線基板への実装には、Ｐｂを含む半田が一般的に使用されてきたが、近年、環境負荷を軽減する観点からＰｂを用いずに電子部品の実装を行う試みが盛んに行われている。
Ｐｂを用いずに電子部品を配線基板上に実装する方法としては、例えば、エポキシ系熱硬化性樹脂などの熱硬化性樹脂に金属フィラーなどの導電性微粒子を添加した導電性接着剤やＰｂフリー半田などを用いて電子部品の実装を行う方法が知られている。このような実装に適した積層セラミック電子部品として、ＮｉまたはＮｉ合金からなる内部電極を有するセラミック素体を有し、その端面に、ＣｕまたはＣｕ合金を主成分とする下地電極が形成され、その上に、ＡｇまたはＡｇ合金を主成分とする最外部電極層が形成された外部電極を有する電子部品が開示されている。このような電子部品では、外部電極の最外部電極層にＡｇを含む電極層を形成することにより、外部電極と導電性接着剤との親和性を高めることができ、電子部品の実装強度を高めることができる（特許文献１参照）。
特開２００２−１５８１３７号公報
しかしながら、特許文献１に記載されているような積層セラミック電子部品では、Ａｇのマイグレーションに起因して、外部電極間の短絡不良が生じる恐れがある。特に、自動車のエレクトリックコントロールユニット（ＥＣＵ）の内部またはＥＣＵの近傍で使用される場合などにおいては、電子部品がおかれる雰囲気の温度が１５０℃以上という高温になる場合がある。このような雰囲気中で特許文献１に記載の積層セラミック電子部品を使用すると、Ａｇのマイグレーションに起因した短絡不良が生じやすい。
また、図６に示すように、配線基板１のランド２上に導電性接着剤３を塗布し、その上に積層セラミック電子部品４を実装する際に、導電性接着剤３上に積層セラミック電子部品４をマウントすることによって導電性接着剤３が押しつぶされ、セラミック素体５の表面上やセラミック素体５と配線基板１との間に濡れ広がったり、毛細管現象によりセラミック素体５の表面を伝って導電性接着剤３がセラミック素体５の表面上に滲み出し、導電性接着剤３によって外部電極６間が繋がって、短絡不良が発生する場合がある。
それゆえに、この発明の主たる目的は、Ａｇのマイグレーションを防止し、実装時における導電性接着剤の滲み出しや、外部電極間における導電性接着剤の接触による短絡不良が発生しにくい積層セラミック電子部品を提供することである。
この発明は、複数の積層されたセラミック層を含み、互いに対向する主面と、互いに対向する側面と、互いに対向する端面とを有するセラミック素体、セラミック素体内部に配置され、セラミック素体の端面に露出した露出部を有する内部電極、および内部電極の露出部に接続されるようにしてセラミック素体の端面に形成されるとともに、セラミック素体の端面から両主面および両側面に回り込むように形成される一対の外部電極を含み、外部電極は、セラミック素体上に形成される下地電極層と、下地電極層上にＮｉめっきからなる中間電極層と、中間電極層上にＰｄめっきまたはＰｄ−Ｎｉ合金からなる上層電極層とを含み、セラミック素体の主面および側面に形成された中間電極層の厚みが、セラミック素体の端面に形成された中間電極層の厚みより大きいことを特徴とする、積層セラミック電子部品である。
外部電極の最外層をＡｇを使わないＰｄ電極またはＰｄ−Ｎｉ合金電極とすることにより、導電性接着剤による実装に対応する積層セラミック電子部品でありながら、マイグレーションの発生を防止することができる。また、セラミック素体の主面よび側面における中間電極層の厚みがセラミック素体の端面における中間電極層の厚みより大きく形成されることにより、配線基板実装面の接着剤に接触する部分の外部電極の厚みを大きくすることができる。そのため、積層セラミック電子部品の実装面における外部電極の最下点からセラミック素体の表面までの間隔（スタンドオフ）を十分に確保することができる。したがって、積層セラミック電子部品を導電性接着剤によって配線基板に実装する際に、導電性接着剤の積層セラミック電子部品への濡れ広がり（滲み出し）を抑制することができる。そのため、短絡不良の発生しにくい積層セラミック電子部品を得ることができる。なお、外部電極の最外層をＰｄ電極またはＰｄ−Ｎｉ合金電極とすることにより、半田実装やワイヤボンディング実装にも適応可能であり、導電性接着剤実装と組み合わせた実装（例えば、導電性接着剤実装とワイヤボンディング実装との組み合わせ）などにも適用可能である。
このような積層セラミック電子部品において、セラミック素体の主面および側面に形成される中間電極層の厚みは、セラミック素体の端面に形成される中間電極層の厚みの１２０％以上で３００％以下であることが好ましい。
セラミック素体の主面および側面に形成される中間電極層の厚みがセラミック素体の端面に形成される中間電極層の厚みの１２０％未満である場合、積層セラミック電子部品の実装面における外部電極の最下点からセラミック素体の表面までの間隔を十分に確保することができず、実装時における導電性接着剤の濡れ広がりなどを抑制することができない可能性がある。また、セラミック素体の主面および側面に形成される中間電極層の厚みがセラミック素体の端面に形成される中間電極層の厚みの３００％を超える場合、温度サイクル試験において、めっきの引っ張り応力のために、セラミック素体にクラックが発生する可能性がある。
また、この発明は、複数の積層されたセラミック層を含み、互いに対向する主面と、互いに対向する側面と、互いに対向する端面とを有するセラミック素体と、セラミック素体内部に配置され、セラミック素体の端面に露出した露出部を有する内部電極と、内部電極の露出部に接続されるようにしてセラミック素体の端面に形成されるとともに、セラミック素体の端面から両主面および両側面に回り込むように形成される一対の外部電極とを含み、外部電極は、セラミック素体上に形成される下地電極層と、下地電極層上にＮｉめっきからなる中間電極層と、中間電極層上にＰｄめっきまたはＰｄ−Ｎｉ合金からなる上層電極層とを含み、セラミック素体の主面および側面に形成された中間電極層の厚みが、セラミック素体の端面に形成された中間電極層の厚みより大きい積層セラミック電子部品と、一対の外部電極とそれぞれ電気的に接続される一対のランドを有する実装基板と、一対の外部電極と実装基板の一対のランドとを接合する一対の導電性接着剤とを備え、一対の外部電極が一対の導電性接着剤によって実装基板に実装されている、積層セラミック電子部品の実装構造であって、積層セラミック電子部品の実装面における外部電極の最下点からセラミック素体の表面までの距離（スタンドオフ）が１０．１μｍ以上２０．１μｍ以下であることを特徴とする、積層セラミック電子部品の実装構造である。
導電性接着剤を用いることにより、実装基板のランドに積層セラミック電子部品の外部電極が接続されることにより、積層セラミック電子部品の実装構造が得られる。導電性接着剤は、エポキシ樹脂などの熱硬化性樹脂にＡｇなどの金属フィラーを配合した組成を有し、流動性を有する導電性接着剤を用いて積層セラミック電子部品の外部電極を実装基板のランド上に配置し、加熱により導電性接着剤を硬化させることにより、外部電極とランドとを接合させている。加熱前の導電性接着剤は流動性を有するため、導電性接着剤を介してランド上に外部電極を押し付けるとき、セラミック素体の表面上やセラミック素体と実装基板との間に濡れ広がったり、毛細管現象によりセラミック素体の表面を伝って導電性接着剤がセラミック素体の表面に滲み出すことになる。しかしながら、セラミック素体の主面および側面における中間層の厚みをセラミック素体の端面における中間層の厚みより大きく形成して、積層セラミック電子部品の実装面における外部電極の最下点からセラミック素体の表面までの間隔（スタンドオフ）を１０．１μｍ以上２０．１μｍ以下の範囲となるように十分に確保することにより、積層セラミック電子部品の実装時における導電性接着剤の濡れ広がり（滲み出し）を抑制することができる。そのため、短絡不良の少ない積層セラミック電子部品の実装構造を得ることができる。
この発明によれば、配線基板に積層セラミック電子部品を実装する際に、導電性接着剤の滲み出しや、それに伴う短絡不良が発生しにくく、Ａｇのマイグレーションが発生しない積層セラミック電子部品を得ることができる。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明の積層セラミック電子部品の一例としての積層セラミックコンデンサを示す斜視図である。 図１に示す積層セラミックコンデンサの平面図である。 図１に示す積層セラミックコンデンサの断面図である。 図１に示す積層セラミミックコンデンサの外部電極の構造を示す図解図である。 積層セラミック電子部品を配線基板に実装した状態を示す図解図である。 配線基板上に導電性接着剤で積層セラミック電子部品を実装したときに生じる導電性接着剤の動きを示す図解図である。
図１はこの発明の積層セラミック電子部品の一例としての積層セラミックコンデンサを示す斜視図であり、図２はその平面図である。積層セラミックコンデンサ１０は、略直方体状のセラミック素体１２を含む。セラミック素体１２は、対向する２つの主面（長手方向Ｌと幅方向Ｗとで囲まれた面）１４ａ，１４ｂ、対向する２つの側面（長手方向Ｌと厚み方向Ｔとで囲まれた面）１６ａ，１６ｂおよび対向する２つの端面（幅方向Ｗと厚み方向Ｔとで囲まれた面）１８ａ，１８ｂを有する。この場合、セラミック素体１２のコーナー部および稜線部に丸みが形成されていることが好ましい。なお、図１では、セラミック素体１２が直方体状に形成されているが、積層セラミック電子部品の種類によって、直方体以外の形状のセラミック素体１２とすることもできる。
セラミック素体１２の材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。そのほか、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミック、フェライトなどの磁性体セラミックなどを用いることもできる。
セラミック素体１２の内部には、図３に示すように、略矩形状の複数の第１の内部電極２０ａおよび第２の内部電極２０ｂが、セラミック素体１２の厚み方向Ｔに沿って等間隔で交互に配置されている。第１の内部電極２０ａの端部は、セラミック素体１２の一方の端面１８ａに露出し、第２の内部電極２０ｂの端部は、セラミック素体１２の他方の端面１８ｂに露出している。第１の内部電極２０ａの主面と第２の内部電極２０ｂの主面とは、セラミック積層体１２の主面１４ａ，１４ｂに平行に配置され、かつ、それぞれが互いに平行に配置されている。したがって、第１の内部電極２０ａと第２の内部電極２０ｂとは、セラミック素体１２の厚み方向Ｔにおいて、セラミック層を介して互いに対向している。
第１の内部電極２０ａおよび第２の内部電極２０ｂの厚さは、特に限定されない。第１の内部電極２０ａおよび第２の内部電極２０ｂの厚みは、例えば、０．２μｍ〜２μｍとすることができる。第１の内部電極２０ａおよび第２の内部電極２０ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の一種を含む例えばＡｇ−Ｐｄ合金などにより構成することができる。
なお、この実施形態のセラミック素体１２では、第１の内部電極２０ａと第２の内部電極２０ｂとが誘電体セラミック層を介して互いに平行に配置されることにより、積層セラミックコンデンサ用のセラミック素体となっているが、圧電体セラミック層を用いた場合は圧電部品として機能し、半導体セラミック層を用いた場合はサーミスタとして機能し、磁性体セラミック層を用いた場合はインダクタとして機能する。ただし、セラミック層の厚みは、０．５〜１０μｍであることが好ましい。
セラミック素体１２の第１の端面１８ａには、第１の外部電極２２ａが形成され、セラミック素体１２の第２の端面１８ｂには、第２の外部電極２２ｂが形成される。第１の外部電極２２ａおよび第２の外部電極２２ｂは、それぞれ、セラミック素体１２の第１の端面１８ａから両主面１４ａ，１４ｂおよび両側面１６ａ，１６ｂに回り込むように形成される。第１の外部電極２２ａおよび第２の外部電極２２ｂは、図４に示すように、それぞれ、下地電極層２４、下地電極層２４の上に形成される中間電極層２６および中間電極層の上に形成される上層電極層２８を含む。なお、図４では、一方の外部電極２８ａについいて示してあるが、他方の外部電極２８ｂにおいても、同様の構成を有している。
下地電極層２４は、セラミック素体１２の２つの端面１８ａ，１８ｂに露出した第１の内部電極２０ａおよび第２の内部電極２０ｂに接続されるように形成される。下地電極層２４は、ガラス成分と金属成分とを含む。下地金属層２４に用いられる金属としては、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ合金，Ａｕなどを用いることができる。下地電極層２４の厚みは、実装時の下面側（例えば、セラミック素体１２の主面１４ａ，１４ｂ側）において、１〜１５μｍであることが好ましい。
また、中間層２６は、Ｎｉめっき膜によって形成される。Ｎｉめっき膜を形成することにより、中間電極層２６上に形成される上層電極層２８のＰｄめっき膜を形成するためのＰｄめっき浴に浸漬しても、上層電極層２８用のＰｄめっき浴に下地電極層２４が溶け込まないようにすることができる。また、Ｎｉめっき膜を形成することにより、下地電極層２４の表面の凹凸部分やガラス成分の偏析部分などのめっき付きの悪い部分を覆うことができ、その表面を平滑にすることができるため、上層電極層のつき回りをよくすることが可能になり、Ｐｄめっき膜の薄付けを可能にすることができる。セラミック素体１２の端面１８ａ，１８ｂに形成される中間電極層２６の厚みは、２〜１０μｍであることが好ましい。また、セラミック素体１２の主面１４ａ，１４ｂおよび側面１６ａ，１６ｂに形成される中間電極層２６の厚みは、５〜２０μｍであることが好ましい。
また、上層電極層２８は、Ｐｄめっき膜またはＰｄ−Ｎｉの合金膜によって形成される。第１の外部電極２２ａおよび第２の外部電極２２ｂの最外層をＰｄめっき膜またはＰｄ−Ｎｉの合金膜で形成することにより、配線基板に実装するための導電性接着剤に用いられているＡｇなどの金属フィラーとの電気的接合の信頼性を確保することができ、導電性接着剤対応とすることができる。上層電極層２８のめっきとしてＳｎ等の卑金属を使用していると、ガルバニック腐食や酸化の問題で、接合信頼性が得られない。また、Ｐｄめっき膜やＰｄ−Ｎｉ合金膜はＡｇを含まないので、マイグレーションを抑制することができる。上層電極層２８の厚みは、０．０１〜０．５μｍであることが好ましい。
なお、セラミック素体１２の主面１４ａ，１４ｂおよび側面１６ａ，１６ｂに形成される中間電極層２６の厚みは、セラミック素体１２の端面１８ａ，１８ｂに形成される中間電極層２６の厚みより大きい。これにより、積層セラミックコンデンサ１０の長手方向の寸法を必要以上に大きくすることなく、配線基板の実装面における積層セラミックコンデンサ１０の外部電極２２ａ，２２ｂの厚みを大きくすることができる。
この積層セラミックコンデンサ１０は、図５に示すように、セラミック素体１２の主面１４ａ，１４ｂまたは側面１６ａ，１６ｂが実装基板としての配線基板３０と対向するように実装される。このとき、配線基板３０に形成された第１のランド３２ａ、第２のランド３２ｂ上に積層セラミックコンデンサ１０の第１の外部電極２２ａ、第２の外部電極２２ｂが載置され、第１の導電性接着剤３４ａ、第２の導電性接着剤３４ｂによって外部電極２２ａ，２２ｂとランド３２ａ，３２ｂとが固着される。
導電性接着剤３４ａ，３４ｂは、エポキシ樹脂などの熱硬化性樹脂にＡｇなどの金属フィラーを配合した組成を有する。外部電極２２ａ，２２ｂとランド３２ａ，３２ｂとの接合に際しては、流動性を有する未硬化の導電性接着剤３４ａ，３４ｂを介して外部電極２２ａ，２２ｂをランド３４ａ，３４ｂ上に配置し、加熱することにより、導電性接着剤３４ａ，３４ｂが硬化させられる。
このような積層セラミックコンデンサ１０の実装構造において、セラミック素体１２の主面１４ａ，１４ｂおよび側面１６ａ，１６ｂに形成される中間電極層２６の厚みをセラミック素体１２の端面１８ａ，１８ｂに形成される中間電極層２６の厚みより大きくすることにより、積層セラミックコンデンサ１０の実装面における外部電極２２ａ，２２ｂの最下点からセラミック素体１２の表面までの距離（スタドオフ）を十分に確保することができる。ここで、スタンドオフは、１０．１μｍ以上２０．１μｍ以下であることが好ましい。このように、スタンドオフを十分に確保することにより、導電性接着剤３４ａ，３４ｂを用いて積層セラミックコンデンサ１０を配線基板３０に実装する際に、導電性接着剤３４ａ，３４ｂの積層セラミックコンデンサ１０への濡れ広がり（滲み出し）を抑制することができる。なお、ここでは、積層セラミックコンデンサ１０について、その実装面における外部電極２２ａ，２２ｂの最下点からセラミック素体１２の表面までの距離をスタドオフと呼んでいるが、一般的に、積層セラミック電子部品の実装面における外部電極の最下点からセラミック素体の表面までの距離をスタンドオフと呼んでいる。
上述のような範囲のスタンドオフを確保するために、セラミック素体１２の主面１４ａ，１４ｂおよび側面１６ａ，１６ｂに形成される中間電極層２６の厚みは、セラミック素体１２の端面１８ａ，１８ｂに形成される中間電極層２６の厚みの１２０％以上、３００％以下であることが好ましい。セラミック素体１２の主面１４ａ，１４ｂおよび側面１６ａ，１６ｂに形成される中間電極層２６の厚みが、セラミック素体１２の端面１８ａ，１８ｂに形成される中間電極層２６の厚みの１２０％未満である場合、積層セラミックコンデンサ１０の実装面における外部電極２２ａ，２２ｂの最下点からセラミック素体１２までの距離を十分に確保することができない。そのため、積層セラミックコンデンサ１０を導電性接着剤上に実装する際に、導電性接着剤が押し潰されることによって生じる導電性接着剤のセラミック素体１２への濡れ広がりや、毛細管現象によって生じるセラミック素体１２への導電性接着剤の滲み出しを十分に抑制することができず、短絡不良が生じる可能性がある。また、セラミック素体１２の主面１４ａ，１４ｂおよび側面１６ａ，１６ｂに形成される中間電極層２６の厚みが、セラミック素体１２の端面１８ａ，１８ｂに形成される中間電極層２６の厚みの３００％を超える場合、温度サイクル試験において、めっきの引っ張り応力でセラミック素体１２にクラックが発生するという問題が生じる場合がある。
なお、中間電極層２６の厚みは、セラミック素体１２の長手方向に沿って、主面１４ａ，１４ｂの幅方向の中央部まで断面研磨し、その断面における片側の外部電極の端面中央部における中間電極層２６の厚み、およびセラミック素体１２の実装面側の側面中央部に位置する中間電極層２６の厚みを示す。
このように、セラミック素体１２の主面１４ａ，１４ｂ、側面１６ａ，１６ｂと端面１８ａ，１８ｂとで中間電極層２６の厚みを変えるために、例えば次のような方法が採用される。バレルめっきにおいて、充填されるセラミック素体１２と金属メディアの配合量の比率を、セラミック素体１４が全体の４０％以上となるようにして、バレル容積の１／３以上充填する。この状態で、バレル容器を２０ｒｐｍ以下の低速で回転させると、バレル容器内においてセラミック素体１２の長手方向が横に寝た状態で整列したままめっきされる確率が高くなって、セラミック素体１２の主面および側面におけるめっき付着が多くなる。そのため、セラミック素体１２の端面１８ａ，１８ｂに対する主面１４ａ，１４ｂおよび側面１６ａ，１６ｂにおける中間電極層２６の厚みを大きくすることができる。
なお、上記のバレルめっき時のセラミック素体１２は下地電極層が形成された状態のものを示している。
積層セラミックコンデンサ１０の実装時におけるセラミック素体１２の配線基板３０側の面から配線基板３０のランド３２ａ，３２ｂに接触する外部電極２２ａ，２２ｂの最下面までの距離は、１０〜５０μｍであることが好ましい。セラミック素体１２の面から外部電極２２ａ，２２ｂの最下面までの距離が１０μｍより小さい場合、セラミック素体１２から配線基板３０のランド３２ａ，３２ｂまでの距離（下地電極層＋中間電極層＋上層電極層の厚み）を十分に確保することができない。そのため、積層セラミックコンデンサ１０を導電性接着剤上に実装する際に、導電性接着剤が押し潰されることによって生じる導電性接着剤のセラミック素体１２への濡れ広がりや、毛細管現象によって生じるセラミック素体１２への導電性接着剤の滲み出しを十分に抑制することができず、短絡不良が生じる可能性がある。また、セラミック素体１２の面から外部電極２２ａ，２２ｂの最下面までの距離が５０μｍを超える場合、セラミック素体１２の面から外部電極２２ａ，２２ｂの最下面までの距離（下地電極層＋中間電極層＋上層電極層の厚み）が５０μｍより大きくなる場合、温度サイクル試験において、めっきの引っ張り応力でセラミック素体１２にクラックが発生するという問題が生じる場合がある
なお、下地電極層２４の厚みでスタンドオフを調整しない理由としては、下地電極材料を数回に分けてセラミック素体１２にディップ形成、乾燥、焼付けを行う必要があり、生産コストが高くなってしまうためである。また、上層電極層２８の厚みでスタンドオフを調整しない理由としては、Ｐｄの材料コストが高くなってしまうためである。
このような積層セラミックコンデンサ１０を製造するために、セラミック素体１２を構成するためのセラミック材料を含むセラミックグリーンシートが準備される。次に、セラミックグリーンシート上に、導電性ペーストを塗布して、第１の内部電極２０ａおよび第２の内部電極２０ｂに対応する導電パターンが形成される。導電性ペーストの塗布は、例えば、スクリーン印刷法などの各種印刷法により行うことができる。導電性ペーストは、導電性微粒子の他に、公知のバインダーや溶剤を含んでいてもよい。
導電パターンが形成されていない複数のセラミックグリーシート、第１または第２の内部電極２２ａ，２２ｂに対応した形状の導電パターンが形成されたセラミックグリーンシート、および導電パターンが形成されていない複数のセラミックグリーンシートがこの順で積層され、積層方向にプレスすることにより、マザー積層体が作製される。
マザー積層体上の仮想のカットラインに沿ってマザー積層体をカットすることにより、複数の生のセラミック素体が作製される。なお、マザー積層体のカッティングは、ダイシングや押切りにより行うことができる。さらに、生のセラミック素体に対してバレル研磨などを施し、稜線部や角部を丸めてもよい。
生のセミック素体を焼成することにより、第１の内部電極２０ａおよび第２の内部電極２０ｂが形成されたセラミック素体１２が得られる。このときの焼成温度は、例えば、９００℃〜１３００℃とすることができる。
焼成後のセラミック素体１２の両端面１８ａ，１８ｂから主面１４ａ，１４ｂおよび側面１６ａ，１６ｂにかかるようにして、ディッピングなどの方法により金属ペーストを塗布し、焼き付けることにより、下地電極層２４が形成される。金属ペーストの焼付け温度は、７００〜９００℃であることが好ましい。
下地電極層２４上に、中間電極層２６が形成される。このとき、積層セラミック素体１２の充填量を多めにすることで、セラミック素体１２の主面側および側面側における中間電極層２６の厚みを大きくすることができる。具体的には、バレルめっきにおいて、充填されるセラミック素体１２と金属メディアの総量に対するセラミック素体１２の配合量が４０％以上となるようにして、バレル容器の１／３以上充填する。この状態で、バレル容器を２０ｒｐｍ以下の低速で回転させると、バレル内においてセラミック素体１２の長手方向が横に寝た状態で整列したままめっきされる確率が高くなって、セラミック素体１２の主面および側面におけるめっき付着量が多くなる。そのため、セラミック素体１２の端面１４ａ，１４ｂに対する主面１４ａ，１４ｂおよび側面１６ａ，１６ｂにおける中間電極層２６の厚みを大きくすることができる。
なお、上記のバレルめっき時のセラミック素体１２は下地電極層が形成された状態のものを示している。
さらに、中間電極層２６上に、上層電極層２８を形成することにより、積層セラミックコンデンサ１０が作製される。
この積層セラミックコンデンサ１０では、第１の外部電極２２ａおよび第２の外部電極２２ｂの上層電極層２８としてＰｄやＰｄ−Ｎｉ合金が用いられているため、Ａｇのマイグレーションが発生しない。また、セラミック素体１２の主面、側面と端面とにおける外部電極２２ａ，２２ｂの厚みの比率を一定の範囲内とすることにより、積層セラミックコンデンサ１０を配線基板３０に実装する際に、導電性接着剤の濡れ広がりや滲み出しを防止することができるとともに、外部電極２２ａ，２２ｂの応力によるセラミック素体１２へのクラックの発生を抑制することができる。したがって、短絡不良の生じにくい積層セラミック電子部品を得ることができるとともに、配線基板３０に実装したときに破損しにくい積層セラミック電子部品の実装構造を得ることができる。
積層セラミックコンデンサ用のセラミック素体として、ＢａＴｉＯ3からなるセラミック層と、Ｎｉからなる内部電極とを有し、チップサイズＬ×Ｗ×Ｔ＝１．０ｍｍ×０．５ｍｍ×０．５ｍｍのセラミック素体を準備した。ここで、Ｃｕからなる下地電極層の厚みは、セラミック素体の端面中央部において３０μｍであり、主面および側面において５μｍである。また、中間電極層の厚みは、セラミック素体の端面中央部において５μｍである。また、上層電極層の厚みは、セラミック素体の端面中央部において０．１μｍであり、主面および側面において０．１μｍである。中間電極層はＮｉめっきで形成し、ワット浴を用いてメディアサイズ：φ０．５ｍｍ、めっき時間を６０分としてＮｉめっき層を形成した。その他の条件は表１に示す。また、上層電極層はＰｄめっきで形成し、電界めっき用Ｐｄ浴を用いて、メディアサイズ：φ０．５ｍｍ、めっき時間２０分としてＰｄめっき層を形成した。なお、上記のめっき条件のほか、中間電極層を形成する際のめっきのバレル内のセラミック素体の充填率、セラミック素体体積／（セラミック素体体積＋金属メディアの体積）をコントロールすることにより、第１の中間電極層の主面、側面厚み／端面厚み（％）を実現している。
このようなセラミック素体において、表１に示すように、その主面および側面と端面との間における中間電極層の厚みの比率を変えて、実施例１〜実施例５とした。また、セラミック素体の主面および側面と端面との間における中間電極層の厚みを等しくして、比較例１とした。さらに、セラミック素体の端面における中間電極層の厚みに対する主面および側面における中間電極層の厚みが、この発明の上限を超えるようにして、比較例２とした。また、Ｃｕからなる下地電極層と、下地電極層上にＡｇ−Ｐｄ合金で形成された厚膜電極とで外部電極を形成し、セラミック素体の端面中央部における外部電極厚が５０μｍで、主面および側面における外部電極厚が５μｍとした積層セラミックコンデンサを比較例３とした。
上記各サンプルを、Ａｇからなる第１、第２のランド３２ａ，３２ｂが上面に形成されたアルミナからなる配線基板３０上に導電性接着剤３４ａ，３４ｂを用いて実装した。導電性接着剤３４ａ，３４ｂとしては、エポキシ樹脂にＡｇ粉末を約５０体積％の割合で含む導電性接着剤を用いた。第１、第２のランド３２ａ，３２ｂ上に未硬化の導電性接着剤３４ａ，３４ｂを塗布し、しかる後、各サンプルを採取し、１４０℃の温度で３０分、加熱し、硬化させた。このようにして、各サンプルの実装構造を得た。
中間電極層の厚みの測定方法としては、上記で得られた各試料において、試料の長さ方向Ｌに沿って、試料の主面の幅方向中央部まで断面研磨し、その面における片側の外部電極の端面中央部、実装面側の側面における外部電極中央部に位置する中間電極層の厚みを光学顕微鏡によって測定し、そこから比率を算出した。
これらの積層セラミックコンデンサについて、マイグレーションの確認、短絡不良の確認、熱衝撃サイクル試験およびクラックの確認を行った。
マイグレーションの確認については、温度１５０℃のもとで各試料に３２Ｖの電圧を２０００時間印加し、高温負荷試験を行って、試験後の試料の電極間であるセラミック素体の変色の有無およびデンドライトの長さを確認し、試料の電極間の変色が見られるものおよびデンドライトの長さが５０μｍ以上のものをマイグレーションとして判定した。
短絡不良の確認については、ＩＲメーター（ＳＳ−８６７）にて、ＤＣ２５Ｖの条件で、各試料の抵抗値を測定した。抵抗値が１ＭΩ以下のものを短絡不良とし、評価母数に対する短絡不良数の割合をショート率とした。
熱衝撃サイクル試験およびクラックの確認については、気槽−５５℃３０分保持と気槽１５０℃３０分保持の繰り返しを２０００サイクル実施し、熱衝撃サイクル試験を行った。熱衝撃サイクル試験実施後に、試料を基板実装面に対して垂直に、かつ試料の長手方向に沿って主面の幅方向の半分まで研磨し、その研磨面を金属顕微鏡１００〜５００倍の倍率で観察して、外部電極の折り返し部の縁部からセラミックへ進展しているクラックの有無を確認した。
スタンドオフの距離の測定方法については、実装面となりうるセラミック素体表面から、同じ実装面となりうるセラミック素体表面に形成される外部電極の厚み方向において、実装面となりうるセラミック素体表面から最も離れているポイントまでの距離をレーザー変位計を用いて測定した。表１の値は、各サンプル２０個分の平均値を示す。
Figure 0006011574
表１からわかるように、本発明では、外部電極の最外層をＡｇを使用しないＰｄ電極とすることで、導電性接着剤対応としながら、マイグレーションの発生を防止することができる。また、セラミック素体の主面および側面に形成される中間電極層の厚みが端面上に形成される中間電極層の厚みより大きく形成されていることにより、基板実装面における外部電極の厚みを大きくすることができる。そのため、積層セラミック電子部品の実装面における外部電極の最下点からセラミック素体の表面までの距離（スタンドオフ）を十分に確保することができ、積層セラミック電子部品を導電性接着剤で配線基板に実装する際に、導電性接着剤の積層セラミック電子部品への濡れ広がり（滲み出し）を抑制することが可能になる。以上のことから、短絡不良の生じにくい積層セラミック電子部品を提供することができる。
なお、表１のセラミック素体は下地電極層が形成された状態のものを示す。
１０ 積層セラミックコンデンサ
１２ セラミック素体
２０ａ 第１の内部電極
２０ｂ 第２の内部電極
２２ａ 第１の外部電極
２２ｂ 第２の外部電極
２４ 下地電極層
２６ 中間電極層
２８ 上層電極層
３０ 配線基板
３２ａ 第１のランド
３２ｂ 第２のランド
３４ａ 第１の導電性接着剤
３４ｂ 第２の導電性接着剤

Claims (2)

  1. 複数の積層されたセラミック層を含み、互いに対向する主面と、互いに対向する側面と、互いに対向する端面とを有するセラミック素体、
    前記セラミック素体内部に配置され、前記セラミック素体の前記端面に露出した露出部を有する内部電極、および
    前記内部電極の露出部に接続されるようにして前記セラミック素体の前記端面に形成されるとともに、前記セラミック素体の前記端面から両主面および両側面に回り込むように形成される一対の外部電極を含み、
    前記外部電極は、前記セラミック素体上に形成される下地電極層と、前記下地電極層上にＮｉめっきからなる中間電極層と、前記中間電極層上にＰｄめっきまたはＰｄ−Ｎｉ合金からなる上層電極層とを含み、
    前記セラミック素体の前記主面および前記側面に形成された前記中間電極層の厚みが、前記セラミック素体の端面に形成された前記中間電極層の厚みより大きく、
    前記セラミック素体の主面および側面に形成される前記中間層の厚みは、前記セラミック素体の端面に形成される前記中間層の厚みの１２０％以上で３００％以下である、ことを特徴とする、積層セラミックコンデンサ。
  2. 前記積層セラミックコンデンサの実装面における前記外部電極の最下点から前記セラミック素体の表面までの距離（スタンドオフ）が１０．１μｍ以上２０．１μｍ以下であることを特徴とする、請求項１に記載の積層セラミックコンデンサ。
JP2014080973A 2013-06-27 2014-04-10 積層セラミックコンデンサ Active JP6011574B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014080973A JP6011574B2 (ja) 2013-06-27 2014-04-10 積層セラミックコンデンサ
US14/311,381 US9659689B2 (en) 2013-06-27 2014-06-23 Monolithic ceramic electronic component
CN201410301868.5A CN104252968B (zh) 2013-06-27 2014-06-27 层叠陶瓷电子部件及其安装结构
US15/489,792 US10615327B2 (en) 2013-06-27 2017-04-18 Monolithic ceramic electronic component

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013135327 2013-06-27
JP2013135327 2013-06-27
JP2014080973A JP6011574B2 (ja) 2013-06-27 2014-04-10 積層セラミックコンデンサ

Publications (2)

Publication Number Publication Date
JP2015029050A JP2015029050A (ja) 2015-02-12
JP6011574B2 true JP6011574B2 (ja) 2016-10-19

Family

ID=52114919

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014080973A Active JP6011574B2 (ja) 2013-06-27 2014-04-10 積層セラミックコンデンサ

Country Status (3)

Country Link
US (2) US9659689B2 (ja)
JP (1) JP6011574B2 (ja)
CN (1) CN104252968B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI610472B (zh) * 2014-05-12 2018-01-01 松下知識產權經營股份有限公司 壓電元件與電纜基板之連接方法、附有電纜基板之壓電元件及使用其之噴墨頭
JP2016012689A (ja) * 2014-06-30 2016-01-21 株式会社村田製作所 セラミック電子部品
JP6502627B2 (ja) 2014-07-29 2019-04-17 太陽誘電株式会社 コイル部品及び電子機器
KR102025708B1 (ko) * 2014-08-11 2019-09-26 삼성전기주식회사 칩 전자부품 및 그 실장기판
US11205305B2 (en) * 2014-09-22 2021-12-21 Samsung Electronics Company, Ltd. Presentation of three-dimensional video
JP6777065B2 (ja) * 2017-12-27 2020-10-28 Tdk株式会社 積層電子部品
JP6777066B2 (ja) * 2017-12-27 2020-10-28 Tdk株式会社 積層電子部品
JP6952889B2 (ja) * 2018-05-09 2021-10-27 三菱電機株式会社 パワー半導体モジュール及びその製造方法並びに電力変換装置
US10910163B2 (en) * 2018-06-29 2021-02-02 Samsung Electro-Mechanics Co., Ltd. Multilayer electronic component and board having the same mounted thereon
KR102653206B1 (ko) * 2018-08-16 2024-04-01 삼성전기주식회사 적층형 커패시터
JP7151285B2 (ja) * 2018-08-31 2022-10-12 Tdk株式会社 圧電素子
JP7192961B2 (ja) * 2019-02-28 2022-12-20 株式会社村田製作所 電子部品の製造方法
JP2020161785A (ja) * 2019-03-27 2020-10-01 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層型キャパシタ
JP6904383B2 (ja) 2019-07-17 2021-07-14 Tdk株式会社 積層電子部品およびその実装構造
JP7379899B2 (ja) * 2019-07-22 2023-11-15 Tdk株式会社 セラミック電子部品
WO2024034187A1 (ja) * 2022-08-10 2024-02-15 太陽誘電株式会社 電子部品、回路基板、電子機器および電子部品の製造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01289231A (ja) * 1988-05-17 1989-11-21 Matsushita Electric Ind Co Ltd リードレスチップ部品の製造方法
JPH05283273A (ja) * 1992-04-02 1993-10-29 Toshiba Corp 積層セラミックコンデンサ
JPH09270342A (ja) * 1996-03-29 1997-10-14 Tokin Corp 電子部品及びその製造方法
JPH10233121A (ja) * 1997-02-18 1998-09-02 Hitachi Cable Ltd リードワイヤ
JP2000299243A (ja) * 1999-04-16 2000-10-24 Tdk Corp 積層チップ型電子部品
JP4083971B2 (ja) 2000-11-22 2008-04-30 Ｔｄｋ株式会社 積層セラミック電子部品及びその製造方法
JP2005108966A (ja) 2003-09-29 2005-04-21 Tdk Corp 電子部品の実装方法
JP4649847B2 (ja) * 2004-02-25 2011-03-16 株式会社村田製作所 チップ型電子部品
US7786652B2 (en) * 2004-03-29 2010-08-31 Kyocera Corporation Multi-layer piezoelectric element
KR20060046935A (ko) * 2004-11-12 2006-05-18 삼성코닝 주식회사 신규 블랙 매트릭스, 그 제조방법 및 그를 이용한평판표시소자 및 전자파차폐 필터
JP4747604B2 (ja) * 2005-02-18 2011-08-17 Ｔｄｋ株式会社 セラミック電子部品
US7808770B2 (en) * 2007-06-27 2010-10-05 Murata Manufacturing Co., Ltd. Monolithic ceramic capacitor
JP4962536B2 (ja) 2009-07-01 2012-06-27 株式会社村田製作所 電子部品
US9021880B2 (en) * 2010-04-30 2015-05-05 Qualcomm Mems Technologies, Inc. Micromachined piezoelectric three-axis gyroscope and stacked lateral overlap transducer (slot) based three-axis accelerometer
JP2012156315A (ja) * 2011-01-26 2012-08-16 Murata Mfg Co Ltd 積層セラミック電子部品
JP5776583B2 (ja) * 2011-03-18 2015-09-09 株式会社村田製作所 積層セラミックコンデンサ
JP5663379B2 (ja) * 2011-04-11 2015-02-04 新光電気工業株式会社 接続端子構造及びソケット並びに電子部品パッケージ
JP2012253292A (ja) * 2011-06-07 2012-12-20 Murata Mfg Co Ltd 電子部品
JP2013165180A (ja) * 2012-02-10 2013-08-22 Tdk Corp 電子部品及び電子部品の製造方法
JP5783096B2 (ja) 2012-03-16 2015-09-24 株式会社村田製作所 セラミックコンデンサ
JP6282111B2 (ja) * 2013-03-26 2018-02-21 株式会社村田製作所 セラミック電子部品
KR101508540B1 (ko) * 2013-08-09 2015-04-06 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
JP5920303B2 (ja) * 2013-09-25 2016-05-18 株式会社村田製作所 電子部品およびその製造方法
JP5920304B2 (ja) * 2013-09-25 2016-05-18 株式会社村田製作所 電子部品およびその製造方法
US9390858B2 (en) * 2014-04-03 2016-07-12 Murata Manufacturing Co., Ltd. Electronic component, method of manufacturing the same, and mount structure of electronic component
JP2015035631A (ja) * 2014-11-14 2015-02-19 株式会社村田製作所 積層セラミック電子部品
US9881741B2 (en) * 2014-12-11 2018-01-30 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component
JP6524734B2 (ja) * 2015-03-19 2019-06-05 株式会社村田製作所 電子部品およびこれを備えた電子部品連
KR101824904B1 (ko) * 2015-04-01 2018-02-02 가부시키가이샤 무라타 세이사쿠쇼 콘덴서 소자, 및 그것을 포함하는 복합 전자부품
JP6597008B2 (ja) * 2015-07-16 2019-10-30 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
JP6933881B2 (ja) * 2015-09-03 2021-09-08 株式会社村田製作所 セラミック電子部品の製造方法
JP2018181956A (ja) * 2017-04-06 2018-11-15 株式会社村田製作所 積層セラミックコンデンサ

Also Published As

Publication number Publication date
CN104252968A (zh) 2014-12-31
US10615327B2 (en) 2020-04-07
US20170222117A1 (en) 2017-08-03
CN104252968B (zh) 2017-12-05
JP2015029050A (ja) 2015-02-12
US20150001998A1 (en) 2015-01-01
US9659689B2 (en) 2017-05-23

Similar Documents

Publication Publication Date Title
JP6011574B2 (ja) 積層セラミックコンデンサ
JP7379899B2 (ja) セラミック電子部品
KR102105345B1 (ko) 적층 세라믹 콘덴서
JP6201900B2 (ja) セラミック電子部品
JP2010016326A (ja) セラミック電子部品及びその製造方法
US10825611B1 (en) Multilayer electronic component and mounting structure thereof
JP5897247B2 (ja) 電子部品及び電子部品の製造方法
JP5783096B2 (ja) セラミックコンデンサ
US10269491B2 (en) Ceramic electronic component
JP2014053598A (ja) 電子部品
JP6388809B2 (ja) セラミック電子部品及びその製造方法
JP6962305B2 (ja) 積層セラミック電子部品
KR20200046002A (ko) 적층 세라믹 콘덴서
JP2014053599A (ja) 電子回路モジュール部品
JP6911754B2 (ja) 電子部品および積層セラミックコンデンサ
JP7003889B2 (ja) 積層セラミック電子部品およびその実装構造
JP7331622B2 (ja) 積層セラミック電子部品
JP6777066B2 (ja) 積層電子部品
JP6777065B2 (ja) 積層電子部品
JP6911755B2 (ja) 電子部品および積層セラミックコンデンサ
JP6602925B2 (ja) セラミック電子部品及びその製造方法
JP6149649B2 (ja) セラミック電子部品
JP2016207727A (ja) リード端子付き積層セラミック電子部品
JP2015065333A (ja) セラミック電子部品
JP2010192803A (ja) セラミック電子部品およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160628

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160804

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160823

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160905

R150 Certificate of patent or registration of utility model

Ref document number: 6011574

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R157 Certificate of patent or utility model (correction)

Free format text: JAPANESE INTERMEDIATE CODE: R157