JP6007804B2 - 電源の制御回路、電源装置、電子機器及び電源の制御方法 - Google Patents

電源の制御回路、電源装置、電子機器及び電源の制御方法 Download PDF

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Description

本発明は、電源の制御回路、電源装置、電子機器及び電源の制御方法に関するものである。
電子機器等において、負荷への電力供給にスイッチング電源が用いられており、例えば直流電圧を別の直流電圧に変換するＤＣ−ＤＣコンバータが用いられている。電子機器によっては、各々電圧値の異なる複数の電圧源が使用される場合があり、それぞれの電圧源に対して個別にＤＣ−ＤＣコンバータが備えられることがある。この場合、電子機器の起動・停止に伴い、各電圧源の起動・停止のシーケンスを考慮して適格な順序で立ち上げ・立ち下げを行うことが重要である。例えば、起動・停止のシーケンスの順序が適格でないと、電子機器の構成要素である半導体装置において、ＰＮ接合部に順バイアスが印加された状態が維持され不要電流が流れ続ける、いわゆるラッチアップ現象などの問題が発生するおそれがある。
そこで、上記問題を回避するために、ＤＣ−ＤＣコンバータの停止後に、ＤＣ−ＤＣコンバータの出力電圧を速やかに低下させる方法が様々提案されている（例えば、特許文献１，２参照）。例えば、外付けのコンデンサと放電用の抵抗を設け、ＤＣ−ＤＣコンバータの停止後に出力電圧を低下させるソフトストップ技術が提案されている。このソフトストップ技術では、ＤＣ−ＤＣコンバータの停止後に、上記放電用の抵抗により上記コンデンサに蓄積された電荷の放電が開始され、そのコンデンサの端子電圧が誤差増幅回路に入力される。これにより、誤差増幅回路において出力電圧と比較される基準電圧が徐々に低下するため、ＤＣ−ＤＣコンバータの出力電圧を徐々に低下させることができる。また、同期整流方式のＤＣ−ＤＣコンバータにおいて、そのＤＣ−ＤＣコンバータの停止後に、メイン側のトランジスタをオフしつつ同期側のトランジスタをオンすることで、負荷側に設けられた出力コンデンサ等の容量素子に蓄積されている電荷を迅速に引き抜き、出力電圧を速やかに低下させる技術が提案されている。
特開２００６−１０９５３５号公報 特許第４６２１４４８号公報
ところが、上記ソフトストップ技術では、上記外付けのコンデンサを接続するための専用端子や上記コンデンサとして容量の大きなコンデンサが必要となるため、ＤＣ−ＤＣコンバータ全体の回路面積が増大するという問題がある。また、同期側のトランジスタを利用して放電を行う技術では、負荷が重負荷であると、その負荷と同期側のトランジスタとによって出力コンデンサに蓄積されている電荷が急速に放電されてしまうため、ＤＣ−ＤＣコンバータの出力電圧が急変（急減）してしまう。このように出力電圧が急変すると、その変動が上記電子機器に悪影響を及ぼすという問題がある。
本発明の一観点によれば、誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、前記誘導素子に蓄積されたエネルギーを、出力端子に接続された負荷に放出する際にオンする第２スイッチ回路とをオンオフ制御することにより、入力電圧から出力電圧を生成する電源の制御回路であって、前記負荷に流れる負荷電流を検出する検出回路と、前記負荷電流に応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定する設定回路と、を有し、前記設定回路は、前記電源の動作停止を指令する外部からの停止信号が入力されたときに、前記負荷電流が第１の範囲内である場合に、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の上限値である第１の基準値よりも大きい場合に、前記出力電圧に基づいて前記第１スイッチ回路をオンオフ動作させるとともに、前記第２スイッチ回路をオフ状態にする。
本発明の一観点によれば、出力電圧の急変を抑制することができるという効果を奏する。
一実施形態のＤＣ−ＤＣコンバータを示すブロック回路図。 負荷電流と増幅電圧との関係を示すグラフ。 負荷の大きさと放電制御との関係を示すテーブル。 カウンタ回路の内部構成例を示すブロック回路図。 電圧生成回路の内部構成例を示すブロック回路図。 一実施形態のＤＣ−ＤＣコンバータの動作を示す波形図。 一実施形態のＤＣ−ＤＣコンバータの動作を示す波形図。 一実施形態のＤＣ−ＤＣコンバータの動作を示す波形図。 電子機器を示す概略構成図。
以下、一実施形態を図１〜図８に従って説明する。
図１に示すように、ＤＣ−ＤＣコンバータ１は、入力端子Ｔｉに供給される入力電圧Ｖｉに基づいて、その入力電圧Ｖｉよりも低い出力電圧Ｖｏを生成する同期整流方式の降圧型ＤＣ−ＤＣコンバータである。出力電圧Ｖｏは、出力端子Ｔｏに接続された負荷２に供給される。この負荷２の例としては、携帯型電子機器（パーソナルコンピュータ、携帯電話、ゲーム機器、デジタルカメラ等）及びその他の電子機器の内部回路や、ノート型のパーソナルコンピュータ等に内蔵されているリチウム電池などの充電池などが挙げられる。
ＤＣ−ＤＣコンバータ１は、入力電圧Ｖｉに基づいて出力電圧Ｖｏを生成するコンバータ部１０と、出力電圧Ｖｏに基づいてコンバータ部１０を制御する制御回路２０とを有している。
コンバータ部１０は、トランジスタＴ１，Ｔ２と、コイルＬ１と、コンデンサＣ１とを有している。入力電圧Ｖｉが供給される入力端子Ｔｉと、出力電圧Ｖｏを出力する出力端子Ｔｏとの間には、メイン側のトランジスタＴ１とコイルＬ１とが直列に接続されている。また、入力端子Ｔｉと、入力電圧Ｖｉよりも低い電位の電源線（ここでは、グランド）との間には、メイン側のトランジスタＴ１と同期側のトランジスタＴ２とが直列に接続されている。
トランジスタＴ１，Ｔ２はＮチャネルＭＯＳトランジスタである。トランジスタＴ１の第１端子（例えば、ドレイン）は入力端子Ｔｉに接続され、トランジスタＴ１の第２端子（例えば、ソース）はトランジスタＴ２の第１端子（例えば、ドレイン）に接続されている。トランジスタＴ２の第２端子（例えば、ソース）はグランドに接続されている。トランジスタＴ１のゲートには制御回路２０の制御部３０から制御信号ＤＨが供給され、トランジスタＴ２のゲートには制御回路２０から制御信号ＤＬが供給される。制御信号ＤＨに応答してトランジスタＴ１がオン・オフし、制御信号ＤＬに応答してトランジスタＴ２がオン・オフする。
これらトランジスタＴ１，Ｔ２間のノードＮ１は、コイルＬ１の第１端子に接続され、コイルＬ１の第２端子は出力端子Ｔｏに接続されている。この出力端子Ｔｏは、制御回路２０に接続されている。また、コイルＬ１の第２端子は平滑用のコンデンサＣ１の第１端子に接続され、そのコンデンサＣ１の第２端子はグランドに接続されている。なお、コンデンサＣ１は、出力電圧Ｖｏを平滑化する平滑回路に含まれる。
このようなコンバータ部１０では、メイン側のトランジスタＴ１がオンし同期側のトランジスタＴ２がオフした場合に、コイルＬ１に入力電圧Ｖｉと出力電圧Ｖｏとの差に応じたコイル電流ＩＬが流れ、コイルＬ１にはエネルギーが蓄積される。一方、メイン側のトランジスタＴ１がオフし同期側のトランジスタＴ２がオンすると、コイルＬ１に蓄えられたエネルギーが負荷２に向かって放出され、そのコイルＬ１に誘導電流が流れる。このような動作により、入力電圧Ｖｉよりも降圧された出力電圧Ｖｏが生成される。そして、その出力電圧Ｖｏが出力端子Ｔｏに接続された負荷２に出力される。また、負荷２には負荷電流Ｉｏが供給される。
制御回路２０は、当該ＤＣ−ＤＣコンバータ１の制御端子Ｔｃに論理Ｈレベル（Ｈレベル）の外部制御信号ＣＴＬが入力される期間における通常動作時には、出力電圧Ｖｏに基づいて、その出力電圧Ｖｏを目標電圧に近づけるように、トランジスタＴ１，Ｔ２を相補的にオンオフ制御する。換言すると、通常動作時における制御回路２０は、出力電圧Ｖｏに基づいて、上記負荷２に所望の電力が供給されるように、トランジスタＴ１のオン時間を調整する。例えば、制御回路２０は、周波数（周期）が一定で、負荷２へ供給する電力に応じてパルス幅が変動する制御信号ＤＨ，ＤＬをトランジスタＴ１，Ｔ２に供給する。その一方で、制御回路２０は、制御端子Ｔｃに論理Ｌレベル（Ｌレベル）の外部制御信号ＣＴＬが入力される期間における放電動作時には、負荷２の大きさに応じたスイッチング動作でトランジスタＴ１，Ｔ２をオンオフ制御する。
制御回路２０は、出力電圧Ｖｏに応じた帰還電圧ＶＦＢを生成する帰還電圧生成回路２１と、帰還電圧ＶＦＢに基づいてトランジスタＴ１，Ｔ２をオンオフ制御する制御部３０とを有している。また、制御回路２０は、負荷２に流れる負荷電流Ｉｏを検出する負荷電流検出回路４０と、負荷２の大きさに応じてトランジスタＴ１，Ｔ２のスイッチング動作を設定する設定回路４５と、図２に示す高電位電源電圧ＶＣＣからバイアス電圧ＶＢを生成し、負荷２の大きさに応じて基準電圧Ｖｒを生成する電圧生成回路６０とを有している。なお、Ｌレベルの外部制御信号ＣＴＬは、当該ＤＣ−ＤＣコンバータ１の動作停止を指令する信号である。
帰還電圧生成回路２１は、抵抗Ｒ１，Ｒ２を有している。具体的には、出力端子Ｔｏが抵抗Ｒ１の第１端子に接続され、その抵抗Ｒ１の第２端子が抵抗Ｒ２の第１端子に接続されている。抵抗Ｒ２の第２端子はグランドに接続されている。そして、これら抵抗Ｒ１，Ｒ２間のノードＮ２が制御部３０及び電圧生成回路６０に接続されている。ここで、抵抗Ｒ１，Ｒ２は、それぞれの抵抗値に応じて、出力電圧Ｖｏを分圧した帰還電圧ＶＦＢをノードＮ２に生成する。この帰還電圧ＶＦＢの値は、抵抗Ｒ１，Ｒ２の抵抗値の比と、出力電圧Ｖｏとグランドとの電位差に対応する。このため、抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏに比例した帰還電圧ＶＦＢを生成することになる。そして、この帰還電圧ＶＦＢが制御部３０及び電圧生成回路６０に供給される。
制御部３０は、誤差増幅回路３１と、ＰＷＭ比較器３２と、発振器３３と、アンド回路３４，３５と、ドライバ回路３６，３７とを有している。
誤差増幅回路３１の反転入力端子には上記帰還電圧ＶＦＢが供給される。また、誤差増幅回路３１の非反転入力端子には、電圧生成回路６０から基準電圧Ｖｒが供給される。
誤差増幅回路３１は、帰還電圧ＶＦＢと基準電圧Ｖｒとを比較し、両電圧の差電圧を増幅した誤差信号Ｓ１をＰＷＭ比較器３２に出力する。ＰＷＭ比較器３２には、発振器３３から所定の周期を有する周期信号ＣＫが供給される。この周期信号ＣＫは、例えば鋸歯状波信号（基準値から所定の立ち上がり特性で上昇し、リセットにより基準値に急速低下する鋸歯状波形の信号）や三角波信号である。また、周期信号ＣＫは、設定回路４５にも供給される。
ＰＷＭ比較器３２は、誤差信号Ｓ１と周期信号ＣＫとを比較する。例えば、ＰＷＭ比較器３２は、誤差信号Ｓ１よりも周期信号ＣＫの信号レベルが高くなるときにＬレベル（例えば、グランドレベル）のＰＷＭ信号Ｓ２を生成し、誤差信号Ｓ１よりも周期信号ＣＫの信号レベルが低くなるときにＨレベル（例えば、高電位電源電圧ＶＣＣレベル又はバイアス電圧ＶＢレベル）のＰＷＭ信号Ｓ２を生成する。このＰＷＭ信号Ｓ２は、アンド回路３４，３５に供給される。
アンド回路３４には、ＰＷＭ信号Ｓ２と、設定回路４５から出力される出力信号Ｓ５と、電圧生成回路６０から出力される制御信号ＳＧ１とが供給される。アンド回路３４は、ＰＷＭ信号Ｓ２と、出力信号Ｓ５と、制御信号ＳＧ１とを論理積演算した結果を持つ出力信号ＳＨをドライバ回路３６に出力する。
アンド回路３５には、ＰＷＭ信号Ｓ２と、設定回路４５から出力される出力信号Ｓ６と、電圧生成回路６０から出力される制御信号ＳＧ１とが供給される。アンド回路３５は、ＰＷＭ信号Ｓ２と、出力信号Ｓ５と、制御信号ＳＧ１とを論理積演算した結果を持つ出力信号ＳＬをドライバ回路３７に出力する。
ドライバ回路３６の出力端子は、メイン側のトランジスタＴ１のゲートに接続されている。ドライバ回路３６の高電位側電源端子は、ダイオードＤ１のカソードとコンデンサＣ２の第１端子とに接続されている。ドライバ回路３６の低電位側電源端子は、コンデンサＣ２の第２端子と上記ノードＮ１とに接続されている。上記ダイオードＤ１のアノードは、電圧生成回路６０にて生成されるバイアス電圧ＶＢが供給される電源線に接続されている。また、コンデンサＣ２の第２端子はノードＮ１に接続されている。このコンデンサＣ２の充電電圧がドライバ回路３６の高電位側電源端子に供給される。
ここで、コンデンサＣ２の機能について説明する。ＮチャネルＭＯＳトランジスタＴ１をオンさせるためには、トランジスタＴ１のゲートにソースより高い電圧を印加する。トランジスタＴ１がオンしたときには、トランジスタＴ１のソースとドレインは共に入力電圧Ｖｉとなる。このため、入力電圧Ｖｉが供給されるメイン側のトランジスタＴ１がＮチャネルＭＯＳトランジスタである場合には、入力電圧Ｖｉよりも高いゲート電圧を生成する。
コンデンサＣ２は、その第１端子に上記バイアス電圧ＶＢが供給される電源線がダイオードＤ１を介して接続され、第２端子にコイルＬ１の第１端子（ノードＮ１）が接続されている。ここでは、バイアス電圧ＶＢが入力電圧Ｖｉよりも低い電圧であり、ダイオードＤ１の順方向電圧降下を０．７Ｖとする。トランジスタＴ１がオフして上記ノードＮ１の電位がグランドレベルになると、コンデンサＣ２はダイオードＤ１を経由してＶＢ−０．７Ｖの電圧まで充電される。次に、トランジスタＴ１がオンしてコイルＬ１の第１端子（ノードＮ１）の電圧が入力電圧Ｖｉまで上昇すると、コンデンサＣ２の第２端子側の電位が入力電圧Ｖｉとなるため、コンデンサＣ２の第１端子側の電位はＶｉ＋ＶＢ−０．７Ｖまで上昇する。したがって、高電位側電源端子にコンデンサＣ２の第１端子側から電圧が供給されるドライバ回路３６は、トランジスタＴ２がオン状態のときも、トランジスタＴ１がオン状態のときも、常にトランジスタＴ１のソース電圧よりもＶＢ−０．７Ｖだけ高い電圧を受けることができる。これにより、ドライバ回路３６は、安定してゲート駆動を行うことができる。このように、コンデンサＣ２は、ブートストラップ回路として機能する。なお、ダイオードＤ１は、コンデンサＣ２の第１端子側の電位がＶｉ＋ＶＢ−０．７Ｖに上昇したときに、コンデンサＣ２側から上記バイアス電圧ＶＢが供給される電源線に向かって電流が流れることを防止する機能を有している。
そして、ドライバ回路３６は、Ｈレベル（例えば、高電位電源電圧ＶＣＣレベル又はバイアス電圧ＶＢレベル）の出力信号ＳＨに応答してＨレベル（コンデンサＣ２の充電電圧レベル）の制御信号ＤＨをメイン側のトランジスタＴ１に出力する。また、ドライバ回路３６は、Ｌレベル（例えば、グランドレベル）の出力信号ＳＨに応答してＬレベル（ノードＮ１の電圧レベル）の制御信号ＤＨをトランジスタＴ１に出力する。なお、トランジスタＴ１は、Ｈレベルの制御信号ＤＨに応答してオンし、Ｌレベルの制御信号ＤＨに応答してオフする。
ドライバ回路３７の出力端子は、同期側のトランジスタＴ２のゲートに接続されている。ドライバ回路３７の高電位側電源端子には、バイアス電圧ＶＢが供給される。ドライバ回路３７の低電位側電源端子にはグランドが接続されている。そして、ドライバ回路３７は、Ｈレベル（例えば、高電位電源電圧ＶＣＣレベル又はバイアス電圧ＶＢレベル）の出力信号ＳＬに応答してＬレベル（グランドレベル）の制御信号ＤＬをトランジスタＴ２に出力する。また、ドライバ回路３７は、Ｌレベル（例えば、グランドレベル）の出力信号ＳＬに応答してＨレベル（バイアス電圧ＶＢレベル）の制御信号ＤＬをトランジスタＴ２に出力する。なお、トランジスタＴ２は、Ｈレベルの制御信号ＤＬに応答してオンし、Ｌレベルの制御信号ＤＬに応答してオフする。
このような制御部３０では、通常動作時に、出力電圧Ｖｏに応じた帰還電圧ＶＦＢが基準電圧Ｖｒに近づくように、トランジスタＴ１，Ｔ２を相補的にオンオフ制御する制御信号ＤＨ，ＤＬが生成される。これにより、出力電圧Ｖｏが基準電圧Ｖｒ及び抵抗Ｒ１，Ｒ２の抵抗値に基づく目標電圧に近づくように制御される。
負荷電流検出回路４０は、センス抵抗Ｒｓと、オペアンプ４１と、コンパレータ４２，４３と、基準電源Ｅ１，Ｅ２とを有している。
センス抵抗Ｒｓは、出力端子Ｔｏと負荷２との間に挿入接続されている。すなわち、センス抵抗Ｒｓの第１端子が出力端子Ｔｏに接続され、センス抵抗Ｒｓの第２端子が負荷２に接続されている。
オペアンプ４１の反転入力端子にはセンス抵抗Ｒｓの第１端子が接続されている。また、オペアンプ４１の非反転入力端子にはセンス抵抗Ｒｓの第２端子が接続されている。このオペアンプ４１は、センス抵抗Ｒｓの両端の電位差を増幅した増幅電圧Ｖａｍｐを生成する。すなわち、オペアンプ４１は、負荷２に流れる負荷電流Ｉｏの大きさ（つまり、負荷２の大きさ）に対応する増幅電圧Ｖａｍｐを生成する。そして、増幅電圧Ｖａｍｐは、コンパレータ４２の非反転入力端子と、コンパレータ４３の反転入力端子と、設定回路４５内のカウンタ回路５０とに供給される。
コンパレータ４２の反転入力端子には、基準電源Ｅ１にて生成された基準電圧Ｖｒｅｆ１が供給される。コンパレータ４２は、オペアンプ４１の増幅電圧Ｖａｍｐと基準電圧Ｖｒｅｆ１とを比較し、その比較結果に応じたレベルの出力信号Ｓ３を生成する。例えば、コンパレータ４２は、増幅電圧Ｖａｍｐが基準電圧Ｖｒｅｆ１よりも低いときにはＬレベル（例えば、グランドレベル）の出力信号Ｓ３を生成する。また、コンパレータ４２は、増幅電圧Ｖａｍｐが基準電圧Ｖｒｅｆ１よりも高くなるとＨレベル（例えば、バイアス電圧ＶＢレベル）の出力信号Ｓ３を生成する。そして、出力信号Ｓ３は、オア回路４６及び電圧生成回路６０に供給される。
コンパレータ４３の非反転入力端子には、基準電源Ｅ２にて生成された基準電圧Ｖｒｅｆ２が供給される。この基準電圧Ｖｒｅｆ２は、上記基準電圧Ｖｒｅｆ１よりも電圧値が低く設定された電圧である。コンパレータ４３は、オペアンプ４１の増幅電圧Ｖａｍｐと基準電圧Ｖｒｅｆ２とを比較し、その比較結果に応じたレベルの出力信号Ｓ４を生成する。例えば、コンパレータ４３は、増幅電圧Ｖａｍｐが基準電圧Ｖｒｅｆ２よりも低いときにＨレベル（例えば、バイアス電圧ＶＢレベル）の出力信号Ｓ４を生成する。また、コンパレータ４３は、増幅電圧Ｖａｍｐが基準電圧Ｖｒｅｆ２よりも高くなるとＬレベル（例えば、グランドレベル）の出力信号Ｓ４を生成する。そして、出力信号Ｓ４は、設定回路４５内のオア回路４７及びアンド回路４８に供給される。
このようなオペアンプ４１及びコンパレータ４２，４３は、センス抵抗Ｒｓの両端の電位差を検出することで負荷電流Ｉｏを検出し、増幅電圧Ｖａｍｐと基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２とを比較することで負荷電流Ｉｏの大きさ（つまり、負荷２の大きさ）を判定している。
詳述すると、図２に示すように、上記増幅電圧Ｖａｍｐは、負荷電流Ｉｏが大きくなるほど（つまり、負荷２が大きくなるほど）、その電圧値が高くなる。このため、増幅電圧Ｖａｍｐの電圧値から負荷２の大きさを判定することができる。すなわち、増幅電圧Ｖａｍｐが低い場合（本例の場合には、増幅電圧Ｖａｍｐが基準電圧Ｖｒｅｆ２よりも低い場合）には、負荷電流Ｉｏが小さく、負荷２が「軽負荷」であると判定することができる。このように負荷２が「軽負荷」である場合には、図３に示すように、コンパレータ４２の出力信号Ｓ３がＬレベルとなり、コンパレータ４３の出力信号Ｓ４がＨレベルとなる。また、増幅電圧Ｖａｍｐが高い場合（本例の場合には、増幅電圧Ｖａｍｐが基準電圧Ｖｒｅｆ１よりも高い場合）には、負荷電流Ｉｏが大きく、負荷２が「重負荷」であると判定することができる。このように負荷２が「重負荷」である場合には、コンパレータ４２の出力信号Ｓ３がＨレベルとなり、コンパレータ４３の出力信号Ｓ４がＬレベルとなる。さらに、増幅電圧Ｖａｍｐが基準電圧Ｖｒｅｆ２よりも高く基準電圧Ｖｒｅｆ１よりも低い範囲（第１の範囲）である場合には、負荷２が「軽負荷」よりも大きく「重負荷」よりも小さい「通常負荷」であると判定することができる。このように負荷２が「通常負荷」である場合には、コンパレータ４２の出力信号Ｓ３がＬレベルとなり、コンパレータ４３の出力信号Ｓ４がＬレベルとなる。
換言すると、基準電圧Ｖｒｅｆ１及び基準電圧Ｖｒｅｆ２は、負荷２の大きさを「軽負荷」、「通常負荷」、「重負荷」の３段階に設定するための電圧である。すなわち、基準電圧Ｖｒｅｆ１は、負荷２が「重負荷」であると判定する際の増幅電圧Ｖａｍｐの下限値を設定した電圧であるとともに、負荷２が「通常負荷」であると判定する際の増幅電圧Ｖａｍｐの上限値を設定した電圧である。また、基準電圧Ｖｒｅｆ２は、負荷２が「軽負荷」であると判定する際の増幅電圧Ｖａｍｐの上限値を設定した電圧であるとともに、負荷２が「通常負荷」であると判定する際の増幅電圧Ｖａｍｐの下限値を設定した電圧である。なお、上記「軽負荷」には負荷２が無負荷である場合も含まれる。
また、負荷電流Ｉｏを示す電流値として、「通常負荷」の上限値を第１の基準値とし、下限値を第２の基準値として表すと、第１の基準値を電流値から電圧値に変換した値が、基準電圧Ｖｒｅｆ１となり、第２の基準値を電流値から電圧値に変換した値が、基準電圧Ｖｒｅｆ２となる。
図１に示すように、設定回路４５は、オア回路４６，４７と、アンド回路４８と、カウンタ回路５０とを有している。
オア回路４６には、コンパレータ４２の出力信号Ｓ３と、アンド回路４８の出力信号Ｓ７と、外部制御信号ＣＴＬとが供給される。オア回路４６は、出力信号Ｓ３と出力信号Ｓ７と外部制御信号ＣＴＬとを論理和演算した結果を持つ出力信号Ｓ５を上記アンド回路３４に出力する。
オア回路４７には、コンパレータ４３の出力信号Ｓ４と、外部制御信号ＣＴＬとが供給される。オア回路４７は、出力信号Ｓ４と外部制御信号ＣＴＬとを論理和演算した結果を持つ出力信号Ｓ６を上記アンド回路３５に出力する。
カウンタ回路５０には、オペアンプ４１の増幅電圧Ｖａｍｐと、発振器３３にて生成される周期信号ＣＫとが供給される。カウンタ回路５０は、増幅電圧Ｖａｍｐに応じた分周比で周期信号ＣＫを分周したカウント信号ＣＮＴを生成する。例えば、カウンタ回路５０は、増幅電圧Ｖａｍｐが小さくなるほど大きい分周比で周期信号ＣＫを分周してカウント信号ＣＮＴを生成する。そして、カウント信号ＣＮＴはアンド回路４８に供給される。
アンド回路４８には、コンパレータ４３の出力信号Ｓ４と、カウンタ回路５０から出力されるカウント信号ＣＮＴとが供給される。アンド回路４８は、出力信号Ｓ４とカウント信号ＣＮＴとを論理積演算した結果を持つ出力信号Ｓ７をオア回路４６に出力する。すなわち、アンド回路４８は、出力信号Ｓ４がＨレベルのとき（つまり、負荷２が「軽負荷」であるとき）には、カウント信号ＣＮＴと同等の信号レベルを持つ出力信号Ｓ７を出力する。また、アンド回路４８は、出力信号Ｓ４がＬレベルのとき（つまり、負荷２が「通常負荷」又は「重負荷」であるとき）には、カウント信号ＣＮＴの信号レベルに関わらず、Ｌレベル固定の出力信号Ｓ７を出力する。すなわち、負荷２が「通常負荷」又は「重負荷」である場合のアンド回路４８は、カウント信号ＣＮＴを無効にする回路として機能する。
次に、カウンタ回路５０の内部構成例について説明する。
図４に示すように、カウンタ回路５０は、直列に接続された複数（ここでは、４つ）のＴ−フリップフロップ回路（Ｔ−ＦＦ回路）５１，５２，５３，５４と、アナログデジタル変換器（Ａ／Ｄ変換器）５５と、マルチプレクサ５６とを有している。
Ｔ−ＦＦ回路５１のＴ端子には上記周期信号ＣＫが供給される。Ｔ−ＦＦ回路５１は、周期信号ＣＫを２分周した分周信号ＣＫａを出力端子Ｑから出力する。例えば、Ｔ−ＦＦ回路５１は、周期信号ＣＫが立ち上がる毎に、分周信号ＣＫａの信号レベルを反転させる。分周信号ＣＫａは、次段のＴ−ＦＦ回路５２のＴ端子及びマルチプレクサ５６に供給される。
２段目のＴ−ＦＦ回路５２は、分周信号ＣＫａを２分周した分周信号ＣＫｂを、次段のＴ−ＦＦ回路５３のＴ端子及びマルチプレクサ５６に出力する。なお、分周信号ＣＫｂは、周期信号ＣＫを４分周した信号となる。
３段目のＴ−ＦＦ回路５３は、分周信号ＣＫｂを２分周した分周信号ＣＫｃを、次段のＴ−ＦＦ回路５４のＴ端子及びマルチプレクサ５６に出力する。なお、分周信号ＣＫｃは、周期信号ＣＫを８分周した信号となる。
４段目（最終段）のＴ−ＦＦ回路５４は、分周信号ＣＫｃを２分周した分周信号ＣＫｄをマルチプレクサ５６に出力する。なお、分周信号ＣＫｄは、周期信号ＣＫを１６分周した信号となる。
Ａ／Ｄ変換器５５には増幅電圧Ｖａｍｐが供給される。Ａ／Ｄ変換器５５は、アナログ信号である増幅電圧Ｖａｍｐを複数ビット（ここでは、４ビット）のデジタル信号Ｄ１０に変換し、そのデジタル信号Ｄ１０をマルチプレクサ５６に出力する。
マルチプレクサ５６には、異なる分周比で周期信号ＣＫを分周した４つの分周信号ＣＫａ，ＣＫｂ，ＣＫｃ，ＣＫｄが４つのＴ−ＦＦ回路５１〜５４から供給される。すなわち、マルチプレクサ５６には、分周比が「２」の分周信号ＣＫａと、分周比が「４」の分周信号ＣＫｂと、分周比が「８」の分周信号ＣＫｃと、分周比が「１６」の分周信号ＣＫｄとが供給される。このマルチプレクサ５６は、４ビットのデジタル信号Ｄ１０に応じて、４つの分周信号ＣＫａ〜ＣＫｄのうち１つの分周信号を選択し、その選択した分周信号を上記カウント信号ＣＮＴとして出力する。例えば、マルチプレクサ５６は、デジタル信号Ｄ１０（増幅電圧Ｖａｍｐ）が小さいほど（つまり、負荷２が小さいほど）、４つの分周信号ＣＫａ〜ＣＫｄのうち分周比の大きい分周信号をカウント信号ＣＮＴとして出力する。
次に、電圧生成回路６０の内部構成例について説明する。
図５に示すように、電圧生成回路６０は、抵抗Ｒ３，Ｒ４と、ＮＰＮトランジスタＴ３，Ｔ４と、ヒステリシスコンパレータ６１と、基準電源Ｅ３，Ｅ４と、インバータ回路６２と、オア回路６３と、スイッチＳＷと、電流源６４，６５と、基準電圧生成回路６６と、バイアス電圧生成回路６７とを有している。
外部制御信号ＣＴＬが供給される制御端子Ｔｃは、抵抗Ｒ３の第１端子と、ＮＰＮトランジスタＴ３のベース端子と、オア回路６３と、図１に示したオア回路４６，４７の入力端子と接続されている。抵抗Ｒ３の第２端子はグランドに接続されている。
トランジスタＴ３のエミッタ端子は抵抗Ｒ４の第１端子に接続され、その抵抗Ｒ４の第２端子はグランドに接続されている。また、トランジスタＴ３のコレクタ端子は電流源６４の第１端子に接続されている。このトランジスタＴ３は、Ｈレベルの外部制御信号ＣＴＬに応答してオンし、Ｌレベルの外部制御信号ＣＴＬに応答してオフする。
ヒステリシスコンパレータ６１の非反転入力端子には上記帰還電圧ＶＦＢが供給される。ヒステリシスコンパレータ６１の反転入力端子には、基準電源Ｅ３にて生成された基準電圧Ｖｒ１が供給される。ヒステリシスコンパレータ６１の出力端子はＮＰＮトランジスタＴ４のベース端子に接続されている。トランジスタＴ４のエミッタ端子は抵抗Ｒ４の第１端子及びトランジスタＴ３のエミッタ端子に接続され、トランジスタＴ４のコレクタ端子は電流源６４の第１端子及びトランジスタＴ３のコレクタ端子に接続されている。すなわち、トランジスタＴ３とトランジスタＴ４とは並列に接続されている。
上記ヒステリシスコンパレータ６１は、上記基準電圧Ｖｒ１に基づく下限基準電圧Ｖ１（図６参照）とその下限基準電圧Ｖ１よりも電圧値の高い上限基準電圧とが設定されている。なお、下限基準電圧Ｖ１は、トランジスタＴ４のオフタイミングを設定する電圧である。
ヒステリシスコンパレータ６１は、帰還電圧ＶＦＢと下限基準電圧Ｖ１及び上限基準電圧とを比較し、その比較結果に応じた制御信号ＳＧ１をＮＰＮトランジスタＴ４のベース端子及び図１に示したアンド回路３４，３５に出力する。例えば、ヒステリシスコンパレータ６１は、帰還電圧ＶＦＢが下限基準電圧Ｖ１よりも低くなるとＬレベル（例えば、グランドレベル）の制御信号ＳＧ１を出力する。また、ヒステリシスコンパレータ６１は、帰還電圧ＶＦＢが上限基準電圧よりも高くなるとＨレベル（例えば、高電位電源電圧ＶＣＣレベル）の制御信号ＳＧ１を出力する。なお、トランジスタＴ４は、Ｈレベルの制御信号ＳＧ１に応答してオンし、Ｌレベルの制御信号ＳＧ１に応答してオフする。
スイッチＳＷの第１端子は基準電源Ｅ３のプラス側端子に接続され、スイッチＳＷの第２端子は基準電源Ｅ４のプラス側端子に接続されている。このため、スイッチＳＷの第１端子には基準電圧Ｖｒ１が供給され、スイッチＳＷの第２端子には基準電源Ｅ４にて生成される基準電圧Ｖｒ２が供給される。スイッチＳＷの共通端子は、図１に示した誤差増幅回路３１の非反転入力端子に接続されている。このスイッチＳＷは、オア回路６３から供給される制御信号ＳＧ２に応答して、共通端子と、第１端子又は第２端子との接続を切り替える。例えば、スイッチＳＷは、Ｌレベル（例えば、グランドレベル）の制御信号ＳＧ２に応答して、共通端子と第１端子とを接続し、基準電圧Ｖｒ１を基準電圧Ｖｒとして出力する。また、スイッチＳＷは、Ｈレベル（例えば、高電位電源電圧ＶＣＣレベル）の制御信号ＳＧ２に応答して、共通端子と第２端子とを接続し、基準電圧Ｖｒ２を基準電圧Ｖｒとして出力する。なお、基準電圧Ｖｒ２は、出力電圧Ｖｏが目標電圧（規格値）に達したときに、帰還電圧ＶＦＢと一致する電圧である。
インバータ回路６２には、図１に示したコンパレータ４２から出力信号Ｓ３が供給される。インバータ回路６２は、出力信号Ｓ３を論理反転した信号をオア回路６３に出力する。オア回路６３は、インバータ回路６２の出力信号と、外部制御信号ＣＴＬとを論理和演算した結果を持つ制御信号ＳＧ２をスイッチＳＷに出力する。詳述すると、外部制御信号ＣＴＬがＨレベルである場合には、出力信号Ｓ３の信号レベルに関わらずにＨレベルの制御信号ＳＧ２がオア回路６３から出力され、基準電圧Ｖｒ２が基準電圧Ｖｒとして出力される。一方、外部制御信号ＣＴＬがＤＣ−ＤＣコンバータ１の動作停止を指令するＬレベルであって、且つ出力信号Ｓ３がＨレベルである場合には、オア回路６３からＬレベルの制御信号ＳＧ２が出力され、基準電圧Ｖｒ１が基準電圧Ｖｒとして出力される。すなわち、外部制御信号ＣＴＬがＬレベルであって、負荷２が「重負荷」である場合には、基準電圧Ｖｒ１が基準電圧Ｖｒとして出力される。
一方、上記電流源６４の第２端子は、高電位電源電圧ＶＣＣが供給される電源線に接続されている。
電流源６５は、トランジスタＴ３に流れるバイアス電流Ｉｂに応じた電流Ｉｂ１を基準電圧生成回路６６に供給する。例えば、電流源６５は、バイアス電流Ｉｂに比例した電流Ｉｂ１を基準電圧生成回路６６に供給する。電流源６５の第１端子は基準電圧生成回路６６に接続され、電流源６５の第２端子には高電位電源電圧ＶＣＣが供給される。電流源６５としては、例えばカレントミラー回路を用いることができる。
基準電圧生成回路６６は、電流Ｉｂ１に基づいて基準電圧ＶＢａを生成する。例えば、基準電圧ＶＢａは、バンドギャップリファレンス電圧にて生成される。この基準電圧ＶＢａは、バイアス電圧生成回路６７に供給される。
バイアス電圧生成回路６７は、基準電圧ＶＢａに基づいて所定電圧値の上記バイアス電圧ＶＢを生成する。このバイアス電圧ＶＢは、図１に示したドライバ回路３７の高電位側電源端子やダイオードＤ１等に供給される。
このような電圧生成回路６０では、Ｈレベルの外部制御信号ＣＴＬに応答してトランジスタＴ３がオンすると、トランジスタＴ３のエミッタ電圧と抵抗Ｒ４とによって定まるバイアス電流Ｉｂが流れる。また、Ｈレベルの制御信号ＳＧ１に応答してトランジスタＴ４がオンした場合にも、トランジスタＴ４のエミッタ電圧と抵抗Ｒ４とによって定まるバイアス電流Ｉｂが流れる。このようにバイアス電流Ｉｂが流れると、そのバイアス電流Ｉｂに比例した電流Ｉｂ１が電流源６５から基準電圧生成回路６６に供給される。これにより、基準電圧生成回路６６で基準電圧ＶＢａが生成され、バイアス電圧生成回路６７でバイアス電圧ＶＢが生成される。
一方、Ｌレベルの外部制御信号ＣＴＬが電圧生成回路６０に入力されると、トランジスタＴ３がオフする。また、ヒステリシスコンパレータ６１からＬレベルの制御信号ＳＧ１が出力されると、トランジスタＴ４がオフする。このようにトランジスタＴ３，Ｔ４の双方がオフされると、上記バイアス電流Ｉｂが流れない。すると、電流源６５から基準電圧生成回路６６に電流Ｉｂ１が供給されないため、基準電圧生成回路６６において基準電圧ＶＢａの生成が停止される。このため、バイアス電圧生成回路６７においてもバイアス電圧ＶＢの生成が停止される。
本実施形態において、ＤＣ−ＤＣコンバータ１は電源及び電源装置の一例、トランジスタＴ１は第１スイッチ回路の一例、トランジスタＴ２は第２スイッチ回路の一例、コイルＬ１は誘導素子の一例、論理Ｌレベルの外部制御信号ＣＴＬは停止信号の一例である。オペアンプ４１は増幅回路の一例、コンパレータ４２は第１比較回路の一例、コンパレータ４３は第２比較回路の一例、基準電圧Ｖｒｅｆ１は第１基準電圧の一例、基準電圧Ｖｒｅｆ２は第２基準電圧の一例、出力信号Ｓ３は第１比較回路の出力信号の一例、出力信号Ｓ４は第２比較回路の出力信号の一例である。誤差増幅回路３１、ＰＷＭ比較器３２及び発振器３３はスイッチング制御部の一例、ドライバ回路３６は第１ドライバ回路の一例、ドライバ回路３７は第２ドライバ回路の一例、アンド回路３４は第１無効回路の一例、アンド回路３５は第２無効回路の一例である。ＰＷＭ信号Ｓ２はパルス信号の一例、制御信号ＤＨは第１制御信号の一例、制御信号ＤＬは第２制御信号の一例、基準電圧Ｖｒ２は第３基準電圧の一例、基準電圧Ｖｒ１は第５基準電圧の一例、下限基準電圧Ｖ１は第４基準電圧の一例である。
次に、上記ＤＣ−ＤＣコンバータ１の動作について図６〜図８に従って説明する。なお、図６〜図８において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
まず、負荷２が「軽負荷」である場合のＤＣ−ＤＣコンバータ１の動作について説明する。
図６に示した時刻ｔ１において、Ｈレベルの外部制御信号ＣＴＬがＤＣ−ＤＣコンバータ１に入力されている場合には、図５に示したトランジスタＴ３のオン動作に伴って該トランジスタＴ３にバイアス電流Ｉｂが流れるため、バイアス電圧生成回路６７でバイアス電圧ＶＢが生成される。そして、このバイアス電圧ＶＢがドライバ回路３６，３７に供給される。このため、ドライバ回路３６，３７から出力されるＨレベル又はＬレベルの制御信号ＤＨ，ＤＬによってトランジスタＴ１，Ｔ２がオンオフ制御される。また、Ｈレベルの外部制御信号ＣＴＬに応答して、オア回路６３からＬレベルの制御信号ＳＧ２が出力され、その制御信号ＳＧ２によって基準電圧Ｖｒ２が基準電圧Ｖｒとして誤差増幅回路３１に供給される。また、時刻ｔ１では、帰還電圧ＶＦＢが下限基準電圧Ｖ１よりも高いため、ヒステリシスコンパレータ６１からＨレベルの制御信号ＳＧ１がトランジスタＴ４のベース端子及びアンド回路３４，３５に供給される。
このとき、図１に示した負荷電流検出回路４０及び設定回路４５では、オペアンプ４１の増幅電圧Ｖａｍｐに応じて、コンパレータ４２からＬレベルの出力信号Ｓ３がオア回路４６に出力され、コンパレータ４３からＨレベルの出力信号Ｓ４がオア回路４７に出力される。また、本例では、負荷２が「軽負荷」であることを示す増幅電圧Ｖａｍｐに基づいて、周期信号ＣＫを４分周した分周信号ＣＫｂがカウント信号ＣＮＴとしてカウンタ回路５０から出力されると仮定する。このカウント信号ＣＮＴはアンド回路４８に供給される。アンド回路４８は、Ｈレベルの出力信号Ｓ４に応答して、カウント信号ＣＮＴを出力信号Ｓ７としてオア回路４６に出力する。但し、オア回路４６，４７にはＨレベルの外部制御信号ＣＴＬが入力されているため、オア回路４６，４７からはＨレベル固定の出力信号Ｓ５，Ｓ６がアンド回路３４，３５にそれぞれ供給される。このため、アンド回路３４は、Ｈレベルの出力信号Ｓ５及びＨレベルの制御信号ＳＧ１に応答して、ＰＷＭ比較器３２からのＰＷＭ信号Ｓ２を出力信号ＳＨとして出力する。また、アンド回路３５は、Ｈレベルの出力信号Ｓ６及びＨレベルの制御信号ＳＧ１に応答して、ＰＷＭ信号Ｓ２を出力信号ＳＬとして出力する。
以上のように、外部制御信号ＣＴＬがＨレベルである場合には、出力電圧Ｖｏの目標電圧に応じて設定された基準電圧Ｖｒ２が誤差増幅回路３１の非反転入力端子に供給され、アンド回路３４，３５からＰＷＭ信号Ｓ２が出力信号ＳＨ，ＳＬとして出力される。このため、この場合には、コンバータ部１０、帰還電圧生成回路２１及び制御部３０によって、出力電圧Ｖｏを予め定めた目標電圧に近づけるように（帰還電圧ＶＦＢを基準電圧Ｖｒ２に近づけるように）トランジスタＴ１，Ｔ２がオンオフ制御される、つまり通常のスイッチング制御が行われる。すなわち、外部制御信号ＣＴＬがＨレベルである通常動作時においては、出力電圧Ｖｏと基準電圧Ｖｒ２との比較結果に基づいてトランジスタＴ１，Ｔ２がオンオフ制御される。換言すると、通常動作時においては、トランジスタＴ１，Ｔ２のスイッチング動作が負荷電流検出回路４０及び設定回路４５の動作の影響を受けない。
なお、通常のスイッチング制御では、周期信号ＣＫに基づく一定周期でトランジスタＴ１がオンされトランジスタＴ２がオフされる。このトランジスタＴ１のオン動作に基づいて、出力電圧Ｖｏが上昇する。このとき、出力電圧Ｖｏが目標電圧よりも高くなると（つまり、帰還電圧ＶＦＢが基準電圧Ｖｒ２よりも高くなると）、誤差信号Ｓ１が低下してトランジスタＴ１のオン時間が短くなる。反対に、出力電圧Ｖｏが目標電圧よりも低くなると（つまり、帰還電圧ＶＦＢが基準電圧Ｖｒ２よりも低くなると）、誤差信号Ｓ１が上昇してトランジスタＴ１のオン時間が長くなる。このような動作により、出力電圧Ｖｏが基準電圧Ｖｒ２及び抵抗Ｒ１，Ｒ２に基づく目標電圧（一定値）に維持される。
続いて、時刻ｔ２において、ＤＣ−ＤＣコンバータ１の動作停止を指令するＬレベルの外部制御信号ＣＴＬがＤＣ−ＤＣコンバータ１に入力されると、図５に示したトランジスタＴ３がオフされる。但し、このとき、帰還電圧ＶＦＢが下限基準電圧Ｖ１よりも高いため、ヒステリシスコンパレータ６１からＨレベルの制御信号ＳＧ１が出力され、その制御信号ＳＧ１に応答してトランジスタＴ４がオンされる。このトランジスタＴ４のオン動作に伴って該トランジスタＴ４にバイアス電流Ｉｂが流れるため、バイアス電圧生成回路６７でバイアス電圧ＶＢが生成される。すなわち、トランジスタＴ４のオン動作によって、外部制御信号ＣＴＬがＬレベルに遷移した後もバイアス電圧ＶＢの生成が継続される。そして、このバイアス電圧ＶＢがドライバ回路３６，３７に供給される。このため、ドライバ回路３６，３７は、Ｈレベル及びＬレベルの制御信号ＤＨ，ＤＬを出力可能な状態に維持される。なお、上記Ｈレベルの制御信号ＳＧ１は、アンド回路３４，３５にも供給される。
このとき、図１に示した負荷電流検出回路４０では、オペアンプ４１から基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２よりも低い増幅電圧Ｖａｍｐが出力されている。このため、上述したように、コンパレータ４２，４３からそれぞれＬレベルの出力信号Ｓ３及びＨレベルの出力信号Ｓ４が出力されている。すなわち、負荷電流検出回路４０では、時刻ｔ２において負荷２に流れる負荷電流Ｉｏが小さく、負荷２が「軽負荷」であると判定されている。また、設定回路４５では、アンド回路４８からカウント信号ＣＮＴ（ここでは、周期信号ＣＫを４分周した分周信号）と同等の信号レベルを持つ出力信号Ｓ７が出力されている。そして、上記Ｌレベルの外部制御信号ＣＴＬ及びＬレベルの出力信号Ｓ３に応答して、オア回路４６からカウント信号ＣＮＴと同等の信号レベルを持つ出力信号Ｓ５が出力される。また、上記Ｌレベルの外部制御信号ＣＴＬに応答して、オア回路４７からＨレベルの出力信号Ｓ６が出力される。
アンド回路３４は、出力信号Ｓ５がＨレベルである場合には、Ｈレベルの制御信号ＳＧ１に応答して、ＰＷＭ比較器３２からのＰＷＭ信号Ｓ２と同等の信号レベルを持つ出力信号ＳＨを出力する。また、アンド回路３４は、出力信号Ｓ５がＬレベルである場合には、ＰＷＭ信号Ｓ２の信号レベルに関わらず、Ｌレベル固定の出力信号ＳＨを出力する。ここで、本例では、時刻ｔ２の直後に出力信号Ｓ５が周期信号ＣＫの４同期分だけＬレベルになる。このため、アンド回路３５は、時刻ｔ２でＨレベルの出力信号ＳＨを出力した直後に、Ｌレベル固定の出力信号ＳＨを周期信号ＣＫの４周期分だけ出力する。このようにＬレベル固定の出力信号ＳＨが出力される期間では、メイン側のトランジスタＴ１にＬレベル固定の制御信号ＤＨが供給されるため、そのトランジスタＴ１がオフ状態に維持される。すなわち、カウント信号ＣＮＴがＬレベルとなる期間では、トランジスタＴ１のスイッチング制御が停止される。
その一方で、アンド回路３５は、Ｈレベルの出力信号Ｓ６及びＨレベルの制御信号ＳＧ１に応答して、ＰＷＭ信号Ｓ２と同等の信号レベルを持つ出力信号ＳＬを出力する。このため、外部制御信号ＣＴＬがＬレベルに遷移した後も、Ｈレベル及びＬレベルに切り替わる制御信号ＤＬに応答して、同期側のトランジスタＴ２のスイッチング制御が継続される。すなわち、外部制御信号ＣＴＬがＬレベルに遷移した後も、同期側のトランジスタＴ２については上記通常のスイッチング制御が継続される。
このようにトランジスタＴ１がオフ状態に維持され、トランジスタＴ２のみがスイッチング制御されると、コンデンサＣ１に充電されていた電荷がトランジスタＴ２のオン期間にグランドに放電される。さらに、出力端子Ｔｏに接続された負荷２によって、コンデンサＣ１に充電されていた電荷が放電される。これにより、出力電圧Ｖｏ及び帰還電圧ＶＦＢが徐々に低下する。
その後、時刻ｔ２から周期信号ＣＫの４周期分の時間が経過すると（時刻ｔ３参照）、出力信号Ｓ５（カウント信号ＣＮＴ）がＬレベルからＨレベルに遷移する。すると、ＰＷＭ信号Ｓ２が出力信号ＳＨとして出力され、トランジスタＴ１について通常のスイッチング制御が再開される。これにより、カウント信号ＣＮＴがＨレベルの期間では、トランジスタＴ１，Ｔ２が相補的にオンオフ制御され、出力電圧Ｖｏが基準電圧Ｖｒ（基準電圧Ｖｒ２）に近づくように制御される。したがって、カウント信号ＣＮＴがＨレベルの期間では、カウント信号ＣＮＴがＬレベルの期間に比べて、出力電圧Ｖｏ及び帰還電圧ＶＦＢの低下速度が緩やかになる。なお、この期間では、負荷２によって、コンデンサＣ１に充電されている電荷が放電される。
以上説明したように、外部制御信号ＣＴＬがＬレベルになると、負荷電流検出回路４０及び設定回路４５による放電制御が開始される。このとき、負荷２が「軽負荷」のときには、トランジスタＴ１のスイッチング制御がカウント信号ＣＮＴの周期に応じて間欠的に行われるとともに、トランジスタＴ２のスイッチング制御が継続的に行われる。すなわち、負荷２が「軽負荷」のときには、トランジスタＴ１を、オンオフ動作させる期間とオフ状態とする期間とを含む動作をさせるとともに、トランジスタＴ２をオンオフ動作させる。換言すると、負荷２が「軽負荷」のときには、トランジスタＴ１のスイッチング制御の回数（オンオフ動作の回数）が、トランジスタＴ２のスイッチング制御の回数（オンオフ動作の回数）よりも少ない回数となるように、制御している。そして、トランジスタＴ１のスイッチング制御が停止されている期間にトランジスタＴ２をスイッチングさせることで、オンしたトランジスタＴ２及び負荷２によって出力電圧Ｖｏを徐々に低下させている。このようにトランジスタＴ１のスイッチング制御を完全に停止させるのではなく、トランジスタＴ１のスイッチング制御を間欠的に行うことで、出力電圧Ｖｏを所望の電圧値（例えば、下限基準電圧Ｖ１）まで低下させるまでの時間（つまり、放電時間）を制御しやすくなる。
そして、徐々に低下した帰還電圧ＶＦＢが下限基準電圧Ｖ１よりも低くなると（時刻ｔ４参照）、ヒステリシスコンパレータ６１からＬレベルの制御信号ＳＧ１が出力される。このＬレベルの制御信号ＳＧ１に応答して、アンド回路３４，３５は、ＰＷＭ信号Ｓ２及び出力信号Ｓ５，Ｓ６の信号レベルに関わらず、Ｌレベル固定の出力信号ＳＨ，ＳＬを出力する。すなわち、Ｌレベルの制御信号ＳＧ１によって、ＰＷＭ信号Ｓ２と、設定回路４５から出力される出力信号Ｓ５，Ｓ６とが無効化される。すなわち、負荷電流検出回路４０及び設定回路４５等による放電制御が停止される。
また、上記Ｌレベルの制御信号ＳＧ１に応答して、トランジスタＴ４がオフされる。すると、トランジスタＴ３，Ｔ４の双方がオフされるため、バイアス電流Ｉｂが流れなくなる。このため、基準電圧生成回路６６における基準電圧ＶＢａの生成、及びバイアス電圧生成回路６７におけるバイアス電圧ＶＢの生成が停止される。このようなバイアス電圧ＶＢの生成停止に伴って、ドライバ回路３６，３７等の動作が停止されるとともに、負荷電流検出回路４０及び設定回路４５の動作が停止される。すなわち、帰還電圧ＶＦＢが下限基準電圧Ｖ１よりも低くなると、ＤＣ−ＤＣコンバータ１全体の動作が停止される。その後、負荷２によって、コンデンサＣ１に充電されていた電荷が放電され、出力電圧Ｖｏ及び帰還電圧ＶＦＢが０Ｖまで徐々に低下する。
次に、負荷２が「通常負荷」である場合のＤＣ−ＤＣコンバータ１の動作について説明する。
図７に示す時刻ｔ５において、外部制御信号ＣＴＬがＨレベルからＬレベルに遷移される。すると、Ｌレベルの外部制御信号ＣＴＬに応答して図５に示したトランジスタＴ３がオフされる。但し、このとき、帰還電圧ＶＦＢが下限基準電圧Ｖ１よりも高いため、ヒステリシスコンパレータ６１からＨレベルの制御信号ＳＧ１が出力され、そのＨレベルの制御信号ＳＧ１に応答してトランジスタＴ４がオンされる。このトランジスタＴ４のオン動作により、バイアス電圧生成回路６７でバイアス電圧ＶＢが生成される。なお、上記Ｈレベルの制御信号ＳＧ１は、アンド回路３４，３５にも供給される。
このとき、図１に示した負荷電流検出回路４０では、基準電圧Ｖｒｅｆ２よりも高く、基準電圧Ｖｒｅｆ１よりも低い増幅電圧Ｖａｍｐがオペアンプ４１から出力されている。このため、コンパレータ４２，４３からそれぞれＬレベルの出力信号Ｓ３及びＬレベルの出力信号Ｓ４が出力されている。すなわち、負荷電流検出回路４０では、時刻ｔ５において負荷２が「通常負荷」であると判定されている。
上記Ｌレベルの出力信号Ｓ４に応答して、アンド回路４８は、カウント信号ＣＮＴの信号レベルに関わらず、Ｌレベル固定の出力信号Ｓ７を出力する。すなわち、負荷２が「通常負荷」と判定された場合には、アンド回路４８は、カウント信号ＣＮＴを無効化する。オア回路４６は、Ｌレベルの出力信号Ｓ３，Ｓ７及びＬレベルの外部制御信号ＣＴＬに応答して、Ｌレベルの出力信号Ｓ５をアンド回路３４に出力する。このため、アンド回路３４は、ＰＷＭ信号Ｓ２の信号レベルに関わらず、Ｌレベル固定の出力信号ＳＨを出力する。また、オア回路４７は、Ｌレベルの出力信号Ｓ４及びＬレベルの外部制御信号ＣＴＬに応答して、Ｌレベルの出力信号Ｓ６をアンド回路３５に出力する。このため、アンド回路３５は、ＰＷＭ信号Ｓ２の信号レベルに関わらず、Ｌレベル固定の出力信号ＳＬを出力する。このようにＬレベル固定の出力信号ＳＨ，ＳＬが出力されると、トランジスタＴ１，Ｔ２にＬレベル固定の制御信号ＤＨ，ＤＬがそれぞれ供給されるため、それらトランジスタＴ１，Ｔ２がオフ状態に維持される。すなわち、両トランジスタＴ１，Ｔ２のスイッチング制御が停止される。
以上説明したように、負荷２が「通常負荷」のときに外部制御信号ＣＴＬがＬレベルになると、トランジスタＴ１，Ｔ２のスイッチング制御が停止される。すなわち、負荷２が「通常負荷」のときには、トランジスタＴ１，Ｔ２の双方をオフ状態にする。そして、この場合には、負荷２によって、コンデンサＣ１に充電されていた電荷が放電される。これにより、出力電圧Ｖｏ及び帰還電圧ＶＦＢが徐々に低下する。その後、帰還電圧ＶＦＢが下限基準電圧Ｖ１よりも低くなると（時刻ｔ６参照）、上述したように負荷電流検出回路４０及び設定回路４５等による放電制御が停止されるとともに、ＤＣ−ＤＣコンバータ１全体の動作が停止される。
次に、負荷２が「重負荷」である場合のＤＣ−ＤＣコンバータ１の動作について説明する。
図８に示す時刻ｔ７において、外部制御信号ＣＴＬがＨレベルからＬレベルに遷移される。すると、Ｌレベルの外部制御信号ＣＴＬに応答して図５に示したトランジスタＴ３がオフされる。但し、このとき、帰還電圧ＶＦＢが下限基準電圧Ｖ１よりも高いため、ヒステリシスコンパレータ６１から出力されるＨレベルの制御信号ＳＧ１に応答してトランジスタＴ４がオンされる。このトランジスタＴ４のオン動作により、バイアス電圧生成回路６７でバイアス電圧ＶＢが生成される。なお、上記Ｈレベルの制御信号ＳＧ１は、アンド回路３４，３５にも供給される。
このとき、図１に示した負荷電流検出回路４０では、基準電圧Ｖｒｅｆ２よりも高く、基準電圧Ｖｒｅｆ１よりも高い増幅電圧Ｖａｍｐがオペアンプ４１から出力されている。このため、コンパレータ４２，４３からそれぞれＨレベルの出力信号Ｓ３及びＬレベルの出力信号Ｓ４が出力されている。すなわち、負荷電流検出回路４０では、時刻ｔ７において負荷２が「重負荷」であると判定されている。
オア回路４６は、Ｈレベルの出力信号Ｓ３に応答して、Ｈレベル固定の出力信号Ｓ５をアンド回路３４に出力する。このため、アンド回路３４は、Ｈレベルの出力信号Ｓ５及びＨレベルの制御信号ＳＧ１に応答して、ＰＷＭ信号Ｓ２と同等の信号レベルを持つ出力信号ＳＨを出力する。このため、外部制御信号ＣＴＬがＬレベルに遷移した後も、Ｈレベル及びＬレベルに切り替わる制御信号ＤＨに応答して、メイン側のトランジスタＴ１のスイッチング制御が継続される。但し、図５に示したインバータ回路６２にＨレベルの出力信号Ｓ３が入力され、オア回路６３にＬレベルの外部制御信号ＣＴＬが入力されるため、Ｌレベルの制御信号ＳＧ２がスイッチＳＷに供給される。これにより、基準電圧Ｖｒ２よりも低い基準電圧Ｖｒ１が基準電圧Ｖｒとして図１に示した誤差増幅回路３１に供給される。このため、帰還電圧ＶＦＢと基準電圧Ｖｒ（基準電圧Ｖｒ１）との比較結果に基づいてＰＷＭ信号Ｓ２が生成され、そのＰＷＭ信号Ｓ２に応じて生成される制御信号ＤＨに応答してメイン側のトランジスタＴ１がスイッチング制御される。
その一方で、オア回路４７は、Ｌレベルの出力信号Ｓ４及びＬレベルの外部制御信号ＣＴＬに応答して、Ｌレベルの出力信号Ｓ６をアンド回路３５に出力する。このため、アンド回路３５は、ＰＷＭ信号Ｓ２の信号レベルに関わらず、Ｌレベル固定の出力信号ＳＬを出力する。このようにＬレベル固定の出力信号ＳＬが出力されると、トランジスタＴ２にＬレベル固定の制御信号ＤＬが供給されるため、そのトランジスタＴ２がオフ状態に維持される。すなわち、トランジスタＴ２のスイッチング制御が停止される。
以上説明したように、負荷２が「重負荷」のときに外部制御信号ＣＴＬがＬレベルになると、トランジスタＴ２のスイッチング制御が停止されてトランジスタＴ２がオフ状態に維持され、トランジスタＴ１のスイッチング制御が継続される。すなわち、負荷２が「重負荷」のときには、出力電圧Ｖｏに基づいてトランジスタＴ１をオンオフ動作させるとともに、トランジスタＴ２をオフ状態にする。そして、帰還電圧ＶＦＢが基準電圧Ｖｒ１に近づくようにトランジスタＴ１がオンオフ制御される。このように、外部制御信号ＣＴＬがＬレベルになった後の放電期間においてトランジスタＴ１をオン状態にすることで、コンデンサＣ１に充電されていた電荷が急速に放電されることが抑制される。詳述すると、負荷２が「重負荷」である場合には、その負荷２のみによってコンデンサＣ１の放電が行われると、コンデンサＣ１に充電されていた電荷が急速に放電されてしまう。これによって、前述したような出力電圧Ｖｏの急変が生じてしまう。これに対し、上記放電期間においてメイン側のトランジスタＴ１をオンする期間を設けることで、その期間の放電量を抑制するようにした。これにより、コンデンサＣ１に充電されていた電荷が急速に放電されることを抑制することができ、出力電圧Ｖｏが急変（急減）することを抑制することができる。すなわち、ソフトストップ技術を利用した場合のように、出力電圧Ｖｏを徐々に低下させることができる（図８に示した帰還電圧ＶＦＢ参照）。なお、負荷２が更に重い場合、すなわちオペアンプ４１の増幅電圧Ｖａｍｐが更に高い場合には、放電期間における出力電圧Ｖｏ及び帰還電圧ＶＦＢの低下速度は速くなる（一点鎖線参照）。但し、その場合であっても、放電期間にトランジスタＴ１のオン期間を設けることによって、出力電圧Ｖｏの急減を抑制でき、出力電圧Ｖｏを徐々に低下させることができる。
その後、帰還電圧ＶＦＢが下限基準電圧Ｖ１よりも低くなると（時刻ｔ８参照）、上述したように負荷電流検出回路４０及び設定回路４５等による放電制御が停止されるとともに、ＤＣ−ＤＣコンバータ１全体の動作が停止される。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）外部制御信号ＣＴＬがＬレベルになったときに負荷２が「重負荷」である場合に、トランジスタＴ２をオフ状態に維持しつつ、トランジスタＴ１のスイッチング制御を継続するようにした。さらに、帰還電圧ＶＦＢが基準電圧Ｖｒ１に近づくようにトランジスタＴ１をオンオフ制御するようにした。これにより、外部制御信号ＣＴＬがＬレベルに遷移した後に、コンデンサＣ１に充電されていた電荷が急速に放電されることを抑制することができ、出力電圧Ｖｏが急変（急減）することを抑制することができる。すなわち、ソフトストップ技術を利用した場合のように、出力電圧Ｖｏを徐々に低下させることができる。さらに、ソフトストップ技術のように外付けの大容量のコンデンサを設ける必要がなく、そのコンデンサを接続するための専用端子も必要ないため、ＤＣ−ＤＣコンバータ１全体の回路面積の増大を抑制することができる。
（２）外部制御信号ＣＴＬがＬレベルになったときに負荷２が「軽負荷」である場合に、トランジスタＴ１のスイッチング制御を間欠的に行うとともに、トランジスタＴ２のスイッチング制御を継続するようにした。これによれば、トランジスタＴ１のスイッチング制御が停止されトランジスタＴ１がオフ状態に維持されている期間にトランジスタＴ２をオンさせることで、オンしたトランジスタＴ２及び負荷２によって出力電圧Ｖｏを徐々に低下させることができる。また、トランジスタＴ１のスイッチング制御が行われている期間では、上述のようにトランジスタＴ１のスイッチング制御が停止している期間に比べて、出力電圧Ｖｏの低下速度が遅くなる。このようにトランジスタＴ１のスイッチング制御を完全に停止させるのではなく、トランジスタＴ１のスイッチング制御を間欠的に行うことで、出力電圧Ｖｏを所望の電圧値（例えば、下限基準電圧Ｖ１）まで低下させるまでの時間（つまり、放電時間）を制御しやすくなる。
（３）負荷２の大きさに応じた分周比で周期信号ＣＫを分周した分周信号をカウント信号ＣＮＴとして生成し、そのカウント信号ＣＮＴに応じてトランジスタＴ１のスイッチング制御を間欠的に行うようにした。例えば本例では、負荷２が小さくなるほど大きい分周比で周期信号ＣＫを分周した分周信号をカウント信号ＣＮＴとして生成するようにした。ここで、負荷２が小さいほど負荷２による放電量が少なくなるため放電時間が長くなり、負荷２が大きいほど負荷２による放電量が多くなるため放電時間が短くなる。このため、トランジスタＴ１のスイッチング制御の停止期間が固定である場合には、負荷２が小さいほど放電時間が長くなり、放電時間が負荷２の大きさに依存することになる。これに対し、本例では、負荷２が小さくなるほど分周比を大きく設定し、トランジスタＴ１のスイッチング制御の停止期間（つまり、放電量が多くなる期間）が長くなるようにした。これにより、負荷２の大きさに依存しない放電時間を設定しやすくなる。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態の負荷電流検出回路４０では、センス抵抗Ｒｓの両端の電位差を検出することで負荷電流Ｉｏの大きさを検出するようにしたが、これに限らず、負荷２の大きさを検出することができれば特に検出方法及び検出対象は限定されない。
・上記実施形態では、外部制御信号ＣＴＬがＬレベルに遷移した後の期間において、負荷電流Ｉｏの大きさを継続的に検出するようにした。これに限らず、例えば外部制御信号ＣＴＬがＬレベルになった時点での増幅電圧Ｖａｍｐをサンプルホールドし、そのサンプルホールドした増幅電圧Ｖａｍｐに基づいて放電制御を行うようにしてもよい。すなわち、外部制御信号ＣＴＬがＬレベルになった時点での負荷２の大きさに基づいて放電制御を行うようにしてもよい。
・上記実施形態におけるカウンタ回路５０の内部構成は特に限定されない。例えば、Ｔ−ＦＦ回路を１〜３つ設けるようにしてもよいし、Ｔ−ＦＦ回路を５つ以上設けるようにしてもよい。この場合には、Ｔ−ＦＦ回路の数に合わせてデジタル信号Ｄ１０のビット数も増減させることが好ましい。また、周期信号ＣＫを負荷２の大きさに応じた分周比で分周するようにしたが、例えば周期信号ＣＫを固定の分周比で分周するようにしてもよい。あるいは、周期信号ＣＫを所定の分周比で分周するようにしたが、例えばＰＷＭ信号Ｓ２を所定の分周比で分周するようにしてもよい。
・上記実施形態では、第１スイッチ回路の一例としてＮチャネルＭＯＳトランジスタＴ１を開示したが、第１スイッチ回路としてＰチャネルＭＯＳトランジスタを用いてもよい。また、第１スイッチ回路としてバイポーラトランジスタを用いてもよい。あるいは、第１スイッチ回路として複数のトランジスタを含むスイッチ回路を用いてもよい。
・上記実施形態では、第２スイッチ回路の一例としてＮチャネルＭＯＳトランジスタＴ２を開示したが、第２スイッチ回路としてＰチャネルＭＯＳトランジスタを用いてもよい。また、第２スイッチ回路としてバイポーラトランジスタを用いてもよい。あるいは、第２スイッチ回路として複数のトランジスタを含むスイッチ回路を用いてもよい。
・上記実施形態における制御部３０の内部構成は特に限定されない。例えば、上記実施形態では、ＰＷＭ制御方式のＤＣ−ＤＣコンバータ１に具体化したが、ＰＦＭ（Pulse Frequency Modulation）制御方式のＤＣ−ＤＣコンバータやＰＳＭ（Pulse Skipping Modulation）制御方式のＤＣ−ＤＣコンバータに具体化してもよい。また、上記実施形態では、電圧制御モードのＤＣ−ＤＣコンバータ１に具体化したが、電流制御モードのＤＣ−ＤＣコンバータに具体化してもよい。あるいは、上記実施形態では、誤差増幅回路３１を用いたＤＣ−ＤＣコンバータ１に具体化したが、エラーコンパレータを用いたコンパレータ方式等のヒステリシス制御方式のＤＣ−ＤＣコンバータに具体化してもよい。
・上記実施形態におけるトランジスタＴ１，Ｔ２を制御回路２０に含めるようにしてもよい。また、コンバータ部１０を制御回路２０に含めるようにしてもよい。
・上記実施形態では、入力電圧Ｖｉを降圧した出力電圧Ｖｏを生成する降圧型のＤＣ−ＤＣコンバータに具体化したが、入力電圧Ｖｉを昇圧した出力電圧Ｖｏを生成する昇圧型のＤＣ−ＤＣコンバータに具体化してもよい。
・上記各実施形態では、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２にて分圧した分圧電圧を帰還電圧ＶＦＢとしたが、これに限らず、例えば出力電圧Ｖｏそのものを帰還電圧ＶＦＢとしてもよい。
・上記実施形態における基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒ１，Ｖｒ２を制御回路２０の外部で生成するようにしてもよい。
・図９に、上記ＤＣ−ＤＣコンバータ１を備える電子機器１００の一例を示す。電子機器１００は、本体部１１０（内部回路）と、電源部１３０とを有する。
本体部１１０は、プログラムを実行するＣＰＵ１１１と、そのＣＰＵ１１１で実行されるプログラム又はＣＰＵ１１１が処理するデータを記憶するメモリ１１２とを有する。また、本体部１１０は、インタフェース（Ｉ／Ｆ）１１３を介してＣＰＵ１１１に接続されるキーボード１１４Ａ及びポインティングデバイス１１４Ｂを有する。ポインティングデバイス１１４Ｂは、例えばマウス、トラックボール、タッチパネルや静電センサを有するフラットデバイス等である。
また、本体部１１０は、インタフェース１１５を介してＣＰＵ１１１に接続されるディスプレイ１１６を有する。ディスプレイ１１６は、例えば液晶ディスプレイ（Liquid Crystal Display：ＬＣＤ）やＥＬ（エレクトロルミネッセンス）パネル等である。
また、本体部１１０は、インタフェース１１７を介してＣＰＵ１１１に接続される通信部１１８を有する。通信部１１８は、例えばＬＡＮ（ローカルエリアネットワーク）ボード等である。
また、本体部１１０は、インタフェース１１９を介してＣＰＵ１１１に接続される外部記憶装置１２０を有する。外部記憶装置１２０は、例えばハードディスクである。
また、本体部１１０は、インタフェース１２１を介してＣＰＵ１１１に接続される着脱可能記録媒体アクセス装置１２２を有する。ここで、着脱可能な記録媒体としては、例えばＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disk）、フラッシュメモリカード等が挙げられる。
この本体部１１０には、電源部１３０から電力が供給される。電源部１３０は、スイッチＳＷ１を介して、ＤＣ−ＤＣコンバータ１と交流アダプタ１３１に接続されている。これらＤＣ−ＤＣコンバータ１及び交流アダプタ１３１のいずれか一方から電力が本体部１１０に供給される。ＤＣ−ＤＣコンバータ１は、図９の例では、例えば電池１３２からの電圧（入力電圧Ｖｉ）を出力電圧Ｖｏに変換し、その出力電圧Ｖｏを本体部１１０に供給する。
このような電子機器としては、ノート型のパーソナルコンピュータ、携帯電話等の通信機器、携帯情報端末（ＰＤＡ）等の情報処理装置、デジタルカメラやビデオカメラ等の映像機器、テレビジョン装置等の受信機などが挙げられる。
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、前記誘導素子に蓄積されたエネルギーを、出力端子に接続された負荷に放出する際にオンする第２スイッチ回路とをオンオフ制御することにより、入力電圧から出力電圧を生成する電源の制御回路であって、
前記負荷に流れる負荷電流を検出する検出回路と、
前記負荷電流に応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定する設定回路と、を有し、
前記設定回路は、前記電源の動作停止を指令する外部からの停止信号が入力されたときに、前記負荷電流が第１の範囲内である場合に、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の上限値である第１の基準値よりも大きい場合に、前記出力電圧に基づいて前記第１スイッチ回路をオンオフ動作させるとともに、前記第２スイッチ回路をオフ状態にすることを特徴とする電源の制御回路。
（付記２）
前記設定回路は、前記停止信号が入力されたときに、前記負荷電流が前記第１の範囲の下限値である第２の基準値よりも小さい場合に、前記出力電圧に基づいて、前記第１スイッチ回路のオンオフ制御を間欠的に行うとともに、前記第２スイッチ回路をオンオフ動作させることを特徴とする付記１に記載の電源の制御回路。
（付記３）
誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、前記誘導素子に蓄積されたエネルギーを、出力端子に接続された負荷に放出する際にオンする第２スイッチ回路とをオンオフ制御することにより、入力電圧から出力電圧を生成する電源の制御回路であって、
前記負荷に流れる負荷電流を検出する検出回路と、
前記負荷電流に応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定する設定回路と、を有し、
前記設定回路は、前記電源の動作停止を指令する外部からの停止信号が入力されたときに、前記負荷電流が第１の範囲内である場合に、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の下限値である第２の基準値よりも小さい場合に、前記出力電圧に基づいて前記第１スイッチ回路を、オンオフ動作させる期間とオフ状態とする期間とを含む動作をさせるとともに、前記第２スイッチ回路をオンオフ動作させることを特徴とする電源の制御回路。
（付記４）
前記検出回路は、前記出力端子と前記負荷との間に挿入接続されたセンス抵抗の両端の電位差を増幅した増幅電圧を生成する増幅回路を有することを特徴とする付記２又は３に記載の電源の制御回路。
（付記５）
前記検出回路は、前記第１の範囲の上限値を設定する第１基準電圧と前記増幅電圧とを比較する第１比較回路と、前記第１の範囲の下限値を設定する第２基準電圧と前記増幅電圧とを比較する第２比較回路と、を有し、
前記設定回路は、前記第１比較回路の出力信号と前記第２比較回路の出力信号とに応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定することを特徴とする付記４に記載の電源の制御回路。
（付記６）
前記設定回路は、前記第１スイッチ回路のスイッチング周波数と同一の周波数を有する周期信号を、前記負荷電流に応じた分周比で分周したカウント信号を生成するカウンタ回路を有し、前記カウント信号に応じて、前記第１スイッチ回路を、前記オンオフ動作させる期間とオフ状態とする期間とを含む動作をさせることを特徴とする付記２〜５のいずれか１つに記載の電源の制御回路。
（付記７）
前記出力電圧に応じた帰還電圧と、前記出力電圧の目標電圧に応じて設定された第３基準電圧との比較結果に基づいてパルス信号を生成するスイッチング制御部と、
前記パルス信号に応じて、前記第１スイッチ回路をオンオフ制御する第１制御信号を生成する第１ドライバ回路と、
前記パルス信号に応じて、前記第２スイッチ回路をオンオフ制御する第２制御信号を生成する第２ドライバ回路と、
前記第１ドライバ回路及び前記第２ドライバ回路の電源端子に供給されるバイアス電圧を生成する電圧生成回路と、を有し、
前記電圧生成回路は、前記停止信号を入力したときに、前記帰還電圧が第４基準電圧よりも低くなった場合に前記バイアス電圧の生成を停止することを特徴とする付記１〜６のいずれか１つに記載の電源の制御回路。
（付記８）
前記スイッチング制御部は、前記負荷電流が前記第１の範囲よりも大きい場合に、前記帰還電圧と前記第３基準電圧よりも低い第５基準電圧との比較結果に基づいて前記パルス信号を生成することを特徴とする付記７に記載の電源の制御回路。
（付記９）
前記スイッチング制御部と前記第１ドライバ回路との間に設けられ、前記停止信号が入力されてから前記バイアス電圧の生成が停止されるまでの期間に、前記負荷電流に応じて前記パルス信号を無効にする第１無効回路と、
前記スイッチング制御部と前記第２ドライバ回路との間に設けられ、前記停止信号が入力されてから前記バイアス電圧の生成が停止されるまでの期間に、前記負荷電流に応じて前記パルス信号を無効にする第２無効回路と、
を有することを特徴とする付記７又は８に記載の電源の制御回路。
（付記１０）
誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、前記誘導素子に蓄積されたエネルギーを、出力端子に接続された負荷に放出する際にオンする第２スイッチ回路と、前記第１スイッチ回路及び前記第２スイッチ回路をオンオフ制御する制御回路と、を有する電源装置であって、
前記制御回路は、
前記負荷に流れる負荷電流を検出する検出回路と、
前記負荷電流に応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定する設定回路と、を有し、
前記設定回路は、前記電源装置の動作停止を指令する外部からの停止信号が入力されたときに、前記負荷電流が第１の範囲内である場合に、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の上限値である第１の基準値よりも大きい場合に、前記出力端子に生成される出力電圧に基づいて前記第１スイッチ回路をオンオフ動作させるとともに、前記第２スイッチ回路をオフ状態にすることを特徴とする電源装置。
（付記１１）
誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、前記誘導素子に蓄積されたエネルギーを、出力端子に接続された負荷に放出する際にオンする第２スイッチ回路と、前記第１スイッチ回路及び前記第２スイッチ回路をオンオフ制御する制御回路と、を有する電源と、前記電源の出力電圧が供給される内部回路と、を有する電子機器であって、
前記制御回路は、
前記負荷に流れる負荷電流を検出する検出回路と、
前記負荷電流に応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定する設定回路と、を有し、
前記設定回路は、前記電源の動作停止を指令する外部からの停止信号が入力されたときに、前記負荷電流が第１の範囲内である場合に、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の上限値である第１の基準値よりも大きい場合に、前記出力電圧に基づいて前記第１スイッチ回路をオンオフ動作させるとともに、前記第２スイッチ回路をオフ状態にすることを特徴とする電子機器。
（付記１２）
誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、前記誘導素子に蓄積されたエネルギーを、出力端子に接続された負荷に放出する際にオンする第２スイッチ回路とをオンオフ制御することにより、入力電圧から出力電圧を生成する電源の制御方法であって、
前記電源の動作停止を指令する外部からの停止信号が入力されたときに前記負荷に流れる負荷電流を検出し、該負荷電流が第１の範囲内である場合には、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の上限値である第１の基準値よりも大きい場合に、前記出力電圧に基づいて前記第１スイッチ回路をオンオフ動作させるとともに、前記第２スイッチ回路をオフ状態にすることを特徴とする電源の制御方法。
（付記１３）
入力端子に入力される入力電圧から出力端子に出力電圧を生成する電源装置であって、
誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、
前記誘導素子に蓄積されたエネルギーを、前記出力端子に接続された負荷に放出する際にオンする第２スイッチ回路と、
前記第１スイッチ回路及び前記第２スイッチ回路をオンオフ制御する制御回路と、
を有し、
前記制御回路は、
前記負荷に流れる負荷電流を検出する検出回路と、
前記負荷電流に応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定する設定回路と、
を有し、
前記設定回路は、前記電源装置の動作停止を指令する外部からの停止信号が入力されたときに、前記負荷電流が第１の範囲内である場合に、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の上限値である第１の基準値よりも大きい場合に、前記出力端子に生成される出力電圧に基づいて前記第１スイッチ回路をオンオフ動作させるとともに、前記第２スイッチ回路をオフ状態にすることを特徴とする電源装置。
（付記１４）
前記設定回路は、前記停止信号が入力されたときに、前記負荷電流が前記第１の範囲の下限値である第２の基準値よりも小さい場合に、前記出力電圧に基づいて前記第１スイッチ回路のオンオフ動作の回数が前記第２スイッチ回路のオンオフ動作の回数よりも少なくなるように制御することを特徴とする付記１３に記載の電源装置。
１ ＤＣ−ＤＣコンバータ（電源、電源装置）
２ 負荷
１０ コンバータ部
２０ 制御回路
２１ 帰還電圧生成回路
３０ 制御部
３１ 誤差増幅回路（スイッチング制御部）
３２ ＰＷＭ比較器（スイッチング制御部）
３３ 発振器（スイッチング制御部）
３４ アンド回路（第１無効回路）
３５ アンド回路（第２無効回路）
３６ ドライバ回路（第１ドライバ回路）
３７ ドライバ回路（第２ドライバ回路）
４０ 負荷電流検出回路（検出回路）
４１ オペアンプ（増幅回路）
４２ コンパレータ（第１比較回路）
４３ コンパレータ（第２比較回路）
４５ 設定回路
５０ カウンタ回路
６０ 電圧生成回路
１００ 電子機器
１１０ 本体部（内部回路）
Ｔ１ トランジスタ（第１スイッチ回路）
Ｔ２ トランジスタ（第２スイッチ回路）
Ｔｉ 入力端子
Ｔｏ 出力端子
Ｌ１ コイル（誘導素子）

Claims (10)

  1. 誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、前記誘導素子に蓄積されたエネルギーを、出力端子に接続された負荷に放出する際にオンする第２スイッチ回路とをオンオフ制御することにより、入力電圧から出力電圧を生成する電源の制御回路であって、
    前記負荷に流れる負荷電流を検出する検出回路と、
    前記負荷電流に応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定する設定回路と、を有し、
    前記設定回路は、前記電源の動作停止を指令する外部からの停止信号が入力されたときに、前記負荷電流が第１の範囲内である場合に、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の上限値である第１の基準値よりも大きい場合に、前記出力電圧に基づいて前記第１スイッチ回路をオンオフ動作させるとともに、前記第２スイッチ回路をオフ状態にすることを特徴とする電源の制御回路。
  2. 前記設定回路は、前記停止信号が入力されたときに、前記負荷電流が前記第１の範囲の下限値である第２の基準値よりも小さい場合に、前記出力電圧に基づいて、前記第１スイッチ回路のオンオフ制御を間欠的に行うとともに、前記第２スイッチ回路をオンオフ動作させることを特徴とする請求項１に記載の電源の制御回路。
  3. 誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、前記誘導素子に蓄積されたエネルギーを、出力端子に接続された負荷に放出する際にオンする第２スイッチ回路とをオンオフ制御することにより、入力電圧から出力電圧を生成する電源の制御回路であって、
    前記負荷に流れる負荷電流を検出する検出回路と、
    前記負荷電流に応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定する設定回路と、を有し、
    前記設定回路は、前記電源の動作停止を指令する外部からの停止信号が入力されたときに、前記負荷電流が第１の範囲内である場合に、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の下限値である第２の基準値よりも小さい場合に、前記出力電圧に基づいて前記第１スイッチ回路を、オンオフ動作させる期間とオフ状態とする期間とを含む動作をさせるとともに、前記第２スイッチ回路をオンオフ動作させることを特徴とする電源の制御回路。
  4. 前記検出回路は、前記出力端子と前記負荷との間に挿入接続されたセンス抵抗の両端の電位差を増幅した増幅電圧を生成する増幅回路を有することを特徴とする請求項２又は３に記載の電源の制御回路。
  5. 前記検出回路は、前記第１の範囲の上限値を設定する第１基準電圧と前記増幅電圧とを比較する第１比較回路と、前記第１の範囲の下限値を設定する第２基準電圧と前記増幅電圧とを比較する第２比較回路と、を有し、
    前記設定回路は、前記第１比較回路の出力信号と前記第２比較回路の出力信号とに応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定することを特徴とする請求項４に記載の電源の制御回路。
  6. 前記設定回路は、前記第１スイッチ回路のスイッチング周波数と同一の周波数を有する周期信号を、前記負荷電流に応じた分周比で分周したカウント信号を生成するカウンタ回路を有し、前記カウント信号に応じて、前記第１スイッチ回路を、前記オンオフ動作させる期間とオフ状態とする期間とを含む動作をさせることを特徴とする請求項２〜５のいずれか１つに記載の電源の制御回路。
  7. 前記出力電圧に応じた帰還電圧と、前記出力電圧の目標電圧に応じて設定された第３基準電圧との比較結果に基づいてパルス信号を生成するスイッチング制御部と、
    前記パルス信号に応じて、前記第１スイッチ回路をオンオフ制御する第１制御信号を生成する第１ドライバ回路と、
    前記パルス信号に応じて、前記第２スイッチ回路をオンオフ制御する第２制御信号を生成する第２ドライバ回路と、
    前記第１ドライバ回路及び前記第２ドライバ回路の電源端子に供給されるバイアス電圧を生成する電圧生成回路と、を有し、
    前記電圧生成回路は、前記停止信号を入力したときに、前記帰還電圧が第４基準電圧よりも低くなった場合に前記バイアス電圧の生成を停止することを特徴とする請求項１〜６のいずれか１つに記載の電源の制御回路。
  8. 誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、前記誘導素子に蓄積されたエネルギーを、出力端子に接続された負荷に放出する際にオンする第２スイッチ回路と、前記第１スイッチ回路及び前記第２スイッチ回路をオンオフ制御する制御回路と、を有する電源装置であって、
    前記制御回路は、
    前記負荷に流れる負荷電流を検出する検出回路と、
    前記負荷電流に応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定する設定回路と、を有し、
    前記設定回路は、前記電源装置の動作停止を指令する外部からの停止信号が入力されたときに、前記負荷電流が第１の範囲内である場合に、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の上限値である第１の基準値よりも大きい場合に、前記出力端子に生成される出力電圧に基づいて前記第１スイッチ回路をオンオフ動作させるとともに、前記第２スイッチ回路をオフ状態にすることを特徴とする電源装置。
  9. 誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、前記誘導素子に蓄積されたエネルギーを、出力端子に接続された負荷に放出する際にオンする第２スイッチ回路と、前記第１スイッチ回路及び前記第２スイッチ回路をオンオフ制御する制御回路と、を有する電源と、前記電源の出力電圧が供給される内部回路と、を有する電子機器であって、
    前記制御回路は、
    前記負荷に流れる負荷電流を検出する検出回路と、
    前記負荷電流に応じて、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作を設定する設定回路と、を有し、
    前記設定回路は、前記電源の動作停止を指令する外部からの停止信号が入力されたときに、前記負荷電流が第１の範囲内である場合に、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の上限値である第１の基準値よりも大きい場合に、前記出力電圧に基づいて前記第１スイッチ回路をオンオフ動作させるとともに、前記第２スイッチ回路をオフ状態にすることを特徴とする電子機器。
  10. 誘導素子にエネルギーを蓄積する際にオンする第１スイッチ回路と、前記誘導素子に蓄積されたエネルギーを、出力端子に接続された負荷に放出する際にオンする第２スイッチ回路とをオンオフ制御することにより、入力電圧から出力電圧を生成する電源の制御方法であって、
    前記電源の動作停止を指令する外部からの停止信号が入力されたときに前記負荷に流れる負荷電流を検出し、該負荷電流が第１の範囲内である場合には、前記第１スイッチ回路及び前記第２スイッチ回路の双方をオフ状態にし、前記負荷電流が前記第１の範囲の上限値である第１の基準値よりも大きい場合に、前記出力電圧に基づいて前記第１スイッチ回路をオンオフ動作させるとともに、前記第２スイッチ回路をオフ状態にすることを特徴とする電源の制御方法。
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