JP5872810B2 - Nitride semiconductor device and manufacturing method thereof - Google Patents

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本発明は、窒化物半導体層に接するフィールドプレートを有する窒化物半導体装置及びその製造方法に関する。   The present invention relates to a nitride semiconductor device having a field plate in contact with a nitride semiconductor layer and a method for manufacturing the same.

ＡｌＧａＮ／ＧａＮヘテロ接合を有する横型電界効果トランジスタ（ＦＥＴ）などにおいて、オフ動作時に高電圧がソース電極とドレイン電極間に印加された場合、ゲート電極のドレイン電極側の端部（以下において、「ドレイン側端部」という。）に強い電界が発生する。この電界に依存してドレイン電極からゲート電極に電流が流れるため、オフ動作時における漏れ電流量を抑制するために、ゲート電極のドレイン側端部における電界を緩和することが求められている。   In a lateral field effect transistor (FET) having an AlGaN / GaN heterojunction, when a high voltage is applied between a source electrode and a drain electrode during an off operation, the end of the gate electrode on the drain electrode side (hereinafter referred to as “drain” A strong electric field is generated at the “side end”. Since current flows from the drain electrode to the gate electrode depending on this electric field, it is required to reduce the electric field at the drain side end of the gate electrode in order to suppress the amount of leakage current during the off operation.

例えば、ゲート電極とドレイン電極間で層間絶縁膜上にフィールドプレートを形成する方法が提案されている（例えば、特許文献１参照。）。   For example, a method of forming a field plate on an interlayer insulating film between a gate electrode and a drain electrode has been proposed (see, for example, Patent Document 1).

特開２００８−２７７６０４号公報JP 2008-277604 A

窒化物半導体層上に電極を形成する場合、窒化物半導体層上に形成された絶縁膜である保護膜をエッチングして開口部を形成する。そして、この開口部において電極が窒化物半導体層に接するように保護膜上に電極を形成する。保護膜の開口部を形成する際には、窒化物半導体層が受けるダメージを回避するために、「ウェットエッチング」プロセス又は「ドライエッチング＋ウェットエッチング」プロセスが採用されている。   In the case of forming an electrode on the nitride semiconductor layer, an opening is formed by etching a protective film that is an insulating film formed on the nitride semiconductor layer. Then, the electrode is formed on the protective film so that the electrode is in contact with the nitride semiconductor layer in the opening. In forming the opening of the protective film, a “wet etching” process or a “dry etching + wet etching” process is employed in order to avoid damage to the nitride semiconductor layer.

このとき、ウェットエッチングのプロセス精度や層間絶縁膜とフォトレジスト膜との密着性に依存して、層間絶縁膜の開口部の形状が変化する。この形状の変化が漏れ電流特性に影響する。このため、窒化物半導体装置の安定した特性を得るために、層間絶縁膜の開口部の形状を高い精度で形成することが求められている。   At this time, the shape of the opening of the interlayer insulating film changes depending on the process accuracy of wet etching and the adhesion between the interlayer insulating film and the photoresist film. This change in shape affects the leakage current characteristics. Therefore, in order to obtain stable characteristics of the nitride semiconductor device, it is required to form the opening of the interlayer insulating film with high accuracy.

上記要求に応えるために、本発明は、窒化物半導体層上の層間絶縁膜の開口部が、電界の集中が緩和される形状に安定して精度良く形成された窒化物半導体装置及びその製造方法を提供することを目的とする。   In order to meet the above requirements, the present invention provides a nitride semiconductor device in which an opening of an interlayer insulating film on a nitride semiconductor layer is stably and accurately formed in a shape in which the concentration of an electric field is eased, and a method for manufacturing the same. The purpose is to provide.

本発明の一態様によれば、主面上に第１及び第２の主電極を有する窒化物半導体装置の製造方法であって、窒化物半導体層上に第１の絶縁膜を形成するステップと、第１の絶縁膜上に第２の絶縁膜を形成するステップと、第２の絶縁膜の一部が第１の絶縁膜上に残るように異方性エッチングによって第２の絶縁膜を膜厚方向の途中まで除去する工程及び前記第２の絶縁膜の残余の部分と前記第１の絶縁膜を等方性エッチングによって除去する工程により、前記窒化物半導体層の表面の一部を露出させて、窒化物半導体層の表面と第１の絶縁膜の側面とのなす角が窒化物半導体層の表面と第２の絶縁膜の側面を延長した線とのなす角よりも小さいように開口部を形成するステップと、第１及び第２の主電極間で第２の絶縁膜上にフィールドプレートを形成し、開口部を介して窒化物半導体層とフィールドプレートとを接続させるステップとを含む窒化物半導体装置の製造方法が提供される。 According to one aspect of the present invention, there is provided a method for manufacturing a nitride semiconductor device having first and second main electrodes on a main surface, the step of forming a first insulating film on a nitride semiconductor layer; Forming a second insulating film on the first insulating film, and forming the second insulating film by anisotropic etching so that a part of the second insulating film remains on the first insulating film. A part of the surface of the nitride semiconductor layer is exposed by a step of removing partway along the thickness direction and a step of removing the remaining portion of the second insulating film and the first insulating film by isotropic etching. The opening is so formed that the angle formed between the surface of the nitride semiconductor layer and the side surface of the first insulating film is smaller than the angle formed between the surface of the nitride semiconductor layer and a line extending from the side surface of the second insulating film. And forming a field pre-form on the second insulating film between the first and second main electrodes. DOO to form, method of manufacturing a nitride semiconductor device including the step of connecting the nitride semiconductor layer and the field plate through the opening is provided.

本発明によれば、窒化物半導体層上の層間絶縁膜の開口部が、電界の集中が緩和される形状に安定して精度良く形成された窒化物半導体装置及びその製造方法を提供できる。   ADVANTAGE OF THE INVENTION According to this invention, the opening part of the interlayer insulation film on a nitride semiconductor layer can provide the nitride semiconductor device stably formed with the shape where the concentration of an electric field is eased, and its manufacturing method, and its manufacturing method.

本発明の実施形態に係る窒化物半導体装置の構造を示す模式的な断面図である。1 is a schematic cross-sectional view showing a structure of a nitride semiconductor device according to an embodiment of the present invention. 窒化物半導体装置のデバイスシミュレーションモデルの構造を示す模式図である。It is a schematic diagram which shows the structure of the device simulation model of a nitride semiconductor device. 窒化物半導体装置のゲートリーク電流特性を示すグラフであり、図３（ａ）はデバイスシミュレーション結果、図３（ｂ）は作製したデバイスの測定結果である。FIG. 3A is a graph showing gate leakage current characteristics of a nitride semiconductor device, FIG. 3A is a device simulation result, and FIG. 3B is a measurement result of the manufactured device. ゲート電極端部の電界分布を示す模式図であり、図４（ａ）はデバイスモデルＡの電界分布、図４（ｂ）はデバイスモデルＢの電界分布、図４（ｃ）は窒化物半導体層内部のチャネル方向の電界分布である。FIG. 4A is a schematic diagram showing an electric field distribution at an end of the gate electrode, FIG. 4A is an electric field distribution of the device model A, FIG. 4B is an electric field distribution of the device model B, and FIG. 4C is a nitride semiconductor layer. It is an electric field distribution in the internal channel direction. 本発明の実施形態に係る窒化物半導体装置の製造方法を説明するための工程断面図である（その１）。It is process sectional drawing for demonstrating the manufacturing method of the nitride semiconductor device which concerns on embodiment of this invention (the 1). 本発明の実施形態に係る窒化物半導体装置の製造方法を説明するための工程断面図である（その２）。It is process sectional drawing for demonstrating the manufacturing method of the nitride semiconductor device which concerns on embodiment of this invention (the 2). 本発明の実施形態に係る窒化物半導体装置の製造方法を説明するための工程断面図である（その３）。It is process sectional drawing for demonstrating the manufacturing method of the nitride semiconductor device which concerns on embodiment of this invention (the 3). 本発明の実施形態に係る窒化物半導体装置の製造方法を説明するための工程断面図である（その４）。It is process sectional drawing for demonstrating the manufacturing method of the nitride semiconductor device which concerns on embodiment of this invention (the 4). 本発明の実施形態に係る窒化物半導体装置の製造方法を説明するための工程断面図である（その５）。It is process sectional drawing for demonstrating the manufacturing method of the nitride semiconductor device which concerns on embodiment of this invention (the 5). 本発明の実施形態に係る窒化物半導体装置の製造方法を説明するための工程断面図である（その６）。It is process sectional drawing for demonstrating the manufacturing method of the nitride semiconductor device which concerns on embodiment of this invention (the 6). 比較例の窒化物半導体装置の製造方法を説明するための工程断面図であり、図１１（ａ）はドライエッチング後の層間絶縁膜の形状、図１１（ｂ）はウェットエッチング後の層間絶縁膜の形状を示す。FIG. 11A is a process cross-sectional view for explaining a manufacturing method of a nitride semiconductor device of a comparative example, FIG. 11A is a shape of an interlayer insulating film after dry etching, and FIG. 11B is an interlayer insulating film after wet etching. The shape of is shown. 本発明の実施形態の第１の変形例に係る窒化物半導体装置の構造を示す模式的な断面図である。FIG. 6 is a schematic cross-sectional view showing the structure of a nitride semiconductor device according to a first modification of the embodiment of the present invention. 本発明の実施形態の第２の変形例に係る窒化物半導体装置の構造を示す模式的な断面図である。FIG. 6 is a schematic cross-sectional view showing the structure of a nitride semiconductor device according to a second modification of the embodiment of the present invention.

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。   Next, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the lengths of the respective parts, and the like are different from the actual ones. Therefore, specific dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。   The following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention includes the shape, structure, arrangement, etc. of components. It is not specified to the following. The embodiment of the present invention can be variously modified within the scope of the claims.

本発明の実施形態に係る窒化物半導体装置１は、図１に示すように、窒化物半導体層３０と、窒化物半導体層３０上に配置された第１の絶縁膜４１と、第１の絶縁膜４１上に配置された第２の絶縁膜４２と、窒化物半導体層３０上に互いに離間して配置された第１の主電極５１及び第２の主電極５２と、第１の主電極５１と第２の主電極５２間で第２の絶縁膜４２上に配置されたフィールドプレート６０とを備える。   As shown in FIG. 1, the nitride semiconductor device 1 according to the embodiment of the present invention includes a nitride semiconductor layer 30, a first insulating film 41 disposed on the nitride semiconductor layer 30, and a first insulation. The second insulating film 42 disposed on the film 41, the first main electrode 51 and the second main electrode 52 disposed on the nitride semiconductor layer 30 and spaced apart from each other, and the first main electrode 51 And a field plate 60 disposed on the second insulating film 42 between the second main electrode 52.

図１は、窒化物半導体装置１が高電子移動度トランジスタ（ＨＥＭＴ）である場合を例示的に示している。即ち、基板１０上にバッファ層２０が配置され、バッファ層２０上に窒化物半導体層３０が配置されている。そして、第１の主電極５１と第２の主電極５２間の窒化物半導体層３０上に制御電極５３が配置されている。制御電極５３と連結してフィールドプレート６０が制御電極５３と第２の主電極５２間に配置されている。   FIG. 1 exemplarily shows a case where the nitride semiconductor device 1 is a high electron mobility transistor (HEMT). That is, the buffer layer 20 is disposed on the substrate 10, and the nitride semiconductor layer 30 is disposed on the buffer layer 20. A control electrode 53 is disposed on the nitride semiconductor layer 30 between the first main electrode 51 and the second main electrode 52. A field plate 60 connected to the control electrode 53 is disposed between the control electrode 53 and the second main electrode 52.

フィールドプレート６０は、第１の絶縁膜４１と第２の絶縁膜４２とが積層された層間絶縁膜４０に設けられた開口部４００を介して窒化物半導体層３０に接続する。具体的には、フィールドプレート６０が端部に連結した制御電極５３が、開口部４００を埋め込むようにして窒化物半導体層３０上に配置されている。なお、第１の主電極５１及び第２の主電極５２も、層間絶縁膜４０に形成された開口部において、窒化物半導体層３０と接している。   The field plate 60 is connected to the nitride semiconductor layer 30 through the opening 400 provided in the interlayer insulating film 40 in which the first insulating film 41 and the second insulating film 42 are stacked. Specifically, the control electrode 53 having the field plate 60 connected to the end is disposed on the nitride semiconductor layer 30 so as to fill the opening 400. The first main electrode 51 and the second main electrode 52 are also in contact with the nitride semiconductor layer 30 in the opening formed in the interlayer insulating film 40.

図１に示すように、開口部４００はテーパ形状に形成されている。より詳細には、開口部４００は、窒化物半導体層３０の表面３００と第１の絶縁膜４１の側面４１０とのなす第１の傾斜角θ１が、窒化物半導体層３０の表面３００と第２の絶縁膜４２の側面４２０を延長した線Ｌとのなす第２の傾斜角θ２よりも小さいように形成されている。したがって、窒化物半導体層３０の表面３００と垂直な切断面において、第１の絶縁膜４１の開口部及び第２の絶縁膜４２の開口部は、上底が下底より広い台形形状をなしている。   As shown in FIG. 1, the opening 400 is formed in a tapered shape. More specifically, the opening 400 has a first inclination angle θ1 formed by the surface 300 of the nitride semiconductor layer 30 and the side surface 410 of the first insulating film 41 so that the surface 300 of the nitride semiconductor layer 30 The insulating film 42 is formed so as to be smaller than the second inclination angle θ2 formed by the line L extending the side surface 420 of the insulating film 42. Therefore, the opening of the first insulating film 41 and the opening of the second insulating film 42 have a trapezoidal shape in which the upper base is wider than the lower base on the cut surface perpendicular to the surface 300 of the nitride semiconductor layer 30. Yes.

第１の主電極５１がソース電極、第２の主電極５２がドレイン電極、制御電極５３がゲート電極として使用される場合に、フィールドプレート６０により、ゲート電極のドレイン側端部の空乏層の曲率が制御されて、ゲート電極のドレイン側端部に集中する電界の集中が緩和される。このため、窒化物半導体装置１では、窒化物半導体装置１のオフ動作時にドレイン電極からゲート電極に流れる漏れ電流（以下において、「ゲートリーク電流」という。）が抑制される。   When the first main electrode 51 is used as the source electrode, the second main electrode 52 is used as the drain electrode, and the control electrode 53 is used as the gate electrode, the field plate 60 causes the curvature of the depletion layer at the drain side end of the gate electrode. Is controlled, and the concentration of the electric field concentrated on the drain side end of the gate electrode is alleviated. For this reason, in the nitride semiconductor device 1, a leakage current (hereinafter referred to as “gate leakage current”) flowing from the drain electrode to the gate electrode when the nitride semiconductor device 1 is turned off is suppressed.

更に、窒化物半導体層３０と接するフィールドプレート６０の底面に接続する側面に図１に示すように傾斜をつけることにより、電界を緩和することができる。２次元デバイスシミュレーションによって、フィールドプレート６０の底部に傾斜をつけることによる電界緩和を検証した例を以下に説明する。   Furthermore, the electric field can be relaxed by inclining the side surface connected to the bottom surface of the field plate 60 in contact with the nitride semiconductor layer 30 as shown in FIG. An example in which electric field relaxation by inclining the bottom of the field plate 60 is verified by two-dimensional device simulation will be described below.

２次元デバイスシミュレーションに用いたデバイスモデルの構造を図２に示す。窒化物半導体層３０Ｍとして、ノンドープのＧａＮ層３１Ｍ上に、Ａｌ組成０．２６で膜厚が２５ｎｍのＡｌＧａＮ層３２Ｍを配置した積層体を用いた。窒化物半導体層３０Ｍ上に、ソース電極５１Ｍ、ドレイン電極５２Ｍ、ゲート電極５３Ｍが配置されている。ゲート電極長は２μｍ、ゲート電極５３Ｍとドレイン電極５２Ｍ間は１２μｍとした。窒化物半導体層３０Ｍ上の層間絶縁膜４０Ｍは、膜厚が５００ｎｍの酸化シリコン（ＳｉＯｘ）膜である。図２に示したように、ゲート電極５３Ｍに接続されたフィールドプレート６０Ｍをドレイン電極側に配置し、開口部４００Ｍにおいて層間絶縁膜４０Ｍの側面に傾斜を設けた。なお、実際のデバイス作製可能範囲を考慮して、傾斜角θが異なる２種類のデバイスモデルＡ、Ｂを設定した。デバイスモデルＡの傾斜角θは、デバイスモデルＢの傾斜角θよりも大きいとする。   The structure of the device model used for the two-dimensional device simulation is shown in FIG. As the nitride semiconductor layer 30M, a stacked body in which an AlGaN layer 32M having an Al composition of 0.26 and a film thickness of 25 nm is disposed on a non-doped GaN layer 31M is used. A source electrode 51M, a drain electrode 52M, and a gate electrode 53M are arranged on the nitride semiconductor layer 30M. The gate electrode length was 2 μm, and the distance between the gate electrode 53M and the drain electrode 52M was 12 μm. The interlayer insulating film 40M on the nitride semiconductor layer 30M is a silicon oxide (SiOx) film having a thickness of 500 nm. As shown in FIG. 2, the field plate 60M connected to the gate electrode 53M is disposed on the drain electrode side, and the side surface of the interlayer insulating film 40M is inclined in the opening 400M. Note that two types of device models A and B having different inclination angles θ were set in consideration of the actual device manufacturing range. It is assumed that the inclination angle θ of the device model A is larger than the inclination angle θ of the device model B.

図３（ａ）、図３（ｂ）にオフ動作時のゲートリーク電流特性を示す。横軸はドレイン−ソース間電圧Ｖｄｓであり、縦軸はゲートリーク電流Ｉｇである。ゲート−ソース間電圧Ｖｇｓは−６Ｖである。図３（ａ）はシミュレーション結果であり、図３（ｂ）は実際に作製したデバイスの測定結果である。図３（ａ）、図３（ｂ）において、特性ＡがデバイスモデルＡの特性であり、特性ＢがデバイスモデルＢの特性である。図３（ａ）に示すように、傾斜角θの小さいデバイスモデルＢの方が、デバイスモデルＡよりもゲートリーク電流Ｉｇが抑制されている。図３（ｂ）に示すように、実際のデバイスでも同様の傾向が見られる。   FIG. 3A and FIG. 3B show gate leakage current characteristics during the off operation. The horizontal axis is the drain-source voltage Vds, and the vertical axis is the gate leakage current Ig. The gate-source voltage Vgs is −6V. FIG. 3A shows the simulation result, and FIG. 3B shows the measurement result of the actually manufactured device. 3A and 3B, the characteristic A is the characteristic of the device model A, and the characteristic B is the characteristic of the device model B. As shown in FIG. 3A, the gate leakage current Ig is suppressed in the device model B having a smaller inclination angle θ than in the device model A. As shown in FIG. 3B, the same tendency can be seen in an actual device.

図４（ａ）〜図４（ｂ）に、ドレイン電圧２００Ｖにおけるゲート電極５３Ｍ端部の電界分布を示す。図４（ａ）はデバイスモデルＡの電界分布、図４（ｂ）はデバイスモデルＢの電界分布である。また、図４（ｃ）に、ＡｌＧａＮ層３２Ｍの表面から深さ５μｍにおけるチャネル方向の電界分布を示す。特性ＡがデバイスモデルＡの特性であり、特性ＢがデバイスモデルＢの特性である。図４（ａ）〜図４（ｃ）の横軸は窒化物半導体層３０Ｍ上の層間絶縁膜４０Ｍの端部からの距離ｄであり、図４（ｃ）の縦軸は電界の大きさである。図４（ａ）〜図４（ｃ）に示すように、デバイスモデルＢの方がデバイスモデルＡよりもゲート電極５３Ｍ端部における電界が緩和されている。   4A to 4B show electric field distributions at the end of the gate electrode 53M at a drain voltage of 200V. 4A shows the electric field distribution of the device model A, and FIG. 4B shows the electric field distribution of the device model B. FIG. 4C shows the electric field distribution in the channel direction at a depth of 5 μm from the surface of the AlGaN layer 32M. A characteristic A is a characteristic of the device model A, and a characteristic B is a characteristic of the device model B. 4A to 4C, the horizontal axis represents the distance d from the end of the interlayer insulating film 40M on the nitride semiconductor layer 30M, and the vertical axis in FIG. 4C represents the magnitude of the electric field. is there. As shown in FIGS. 4A to 4C, the electric field at the end of the gate electrode 53M is more relaxed in the device model B than in the device model A.

上記のように、電界の集中を緩和してゲートリーク電流を抑制するためには、層間絶縁膜４０Ｍに形成される開口部４００Ｍの底面端部に傾斜角θを設けることが有効であり、更に、傾斜角θが小さいほど電界緩和の効果が大きいことが確認された。しかしながら、傾斜角θを小さくした場合、開口部４００Ｍの面積が非常に大きくなるという問題がある。   As described above, in order to reduce the concentration of the electric field and suppress the gate leakage current, it is effective to provide the inclination angle θ at the bottom end of the opening 400M formed in the interlayer insulating film 40M. It was confirmed that the electric field relaxation effect is larger as the inclination angle θ is smaller. However, when the inclination angle θ is reduced, there is a problem that the area of the opening 400M becomes very large.

特に、層間絶縁膜の膜厚が厚くなるほど、層間絶縁膜の上面における開口部の面積が増大し、窒化物半導体装置の面積が増大する問題がある。一方、以下の理由によって、層間絶縁膜の膜厚を厚くすることが望まれている。   In particular, as the thickness of the interlayer insulating film increases, the area of the opening on the upper surface of the interlayer insulating film increases and the area of the nitride semiconductor device increases. On the other hand, it is desired to increase the thickness of the interlayer insulating film for the following reasons.

半導体製造工程でのプロセスマージンを取るために、層間絶縁膜上面における開口部の面積よりも広い面積で各電極が形成される。このため、各電極と窒化物半導体層とが層間絶縁膜を挟んで対向する領域（以下において、「フランジ部」という。）が形成される。このフランジ部はフィールドプレートとしての機能を有する。このとき、ドレイン電極と電気的に接続するフィールドプレートが、電流コラプス現象を悪化させることが知られている。このため、ドレイン電極におけるフランジ部のフィールドプレートとしての機能を低下させるために、層間絶縁膜の膜厚を厚くする必要がある。しかしながら、電流コラプス現象を悪化させないために層間絶縁膜の膜厚を厚くした場合には、電界緩和のために層間絶縁膜の側面の傾斜角を小さくすると、窒化物半導体装置の面積が大きくなってしまう。   In order to obtain a process margin in the semiconductor manufacturing process, each electrode is formed in an area larger than the area of the opening on the upper surface of the interlayer insulating film. Therefore, a region (hereinafter referred to as “flange portion”) is formed in which each electrode and the nitride semiconductor layer face each other with the interlayer insulating film interposed therebetween. This flange portion functions as a field plate. At this time, it is known that the field plate electrically connected to the drain electrode worsens the current collapse phenomenon. For this reason, in order to reduce the function of the flange portion of the drain electrode as a field plate, it is necessary to increase the thickness of the interlayer insulating film. However, when the thickness of the interlayer insulating film is increased in order not to deteriorate the current collapse phenomenon, the area of the nitride semiconductor device is increased if the inclination angle of the side surface of the interlayer insulating film is reduced for electric field relaxation. End up.

これに対し、図１に示した窒化物半導体装置１では、窒化物半導体層３０上に配置される層間絶縁膜４０を第１の絶縁膜４１と第２の絶縁膜４２との２層構造とし、且つ、窒化物半導体層３０の表面３００と第２の絶縁膜４２の側面４２０を延長した線Ｌとのなす第２の傾斜角θ２が、窒化物半導体層３０の表面３００と第１の絶縁膜４１の側面４１０とのなす第１の傾斜角θ１よりも大きいように開口部４００が形成されている。   In contrast, in the nitride semiconductor device 1 shown in FIG. 1, the interlayer insulating film 40 disposed on the nitride semiconductor layer 30 has a two-layer structure of a first insulating film 41 and a second insulating film 42. In addition, the second inclination angle θ2 formed by the surface 300 of the nitride semiconductor layer 30 and the line L extending the side surface 420 of the second insulating film 42 is equal to the surface 300 of the nitride semiconductor layer 30 and the first insulation. The opening 400 is formed so as to be larger than the first inclination angle θ1 formed with the side surface 410 of the film 41.

このため、窒化物半導体装置１では、第１の傾斜角θ１をできるだけ小さくすることで電界の集中を緩和する効果を大きくし、且つ、第２の傾斜角θ２を第１の傾斜角θ１よりも大きくすることで、開口部４００の面積の増大を抑制できる。電界集中を緩和するために、第１の傾斜角θ１は、例えば４５°以下であることが好ましく、より好ましくは１０°〜１５°である。第２の傾斜角θ２は、窒化物半導体装置１の面積増大を抑制するためには急峻であることが好ましい。例えば、開口部４００の所望の面積、層間絶縁膜４０の所望の膜厚などに応じて、第２の傾斜角θ２は決定される。   For this reason, in the nitride semiconductor device 1, the effect of reducing the concentration of the electric field is increased by reducing the first inclination angle θ1 as much as possible, and the second inclination angle θ2 is made larger than the first inclination angle θ1. By increasing the size, an increase in the area of the opening 400 can be suppressed. In order to alleviate electric field concentration, the first inclination angle θ1 is preferably 45 ° or less, and more preferably 10 ° to 15 °, for example. The second inclination angle θ2 is preferably steep in order to suppress an increase in the area of the nitride semiconductor device 1. For example, the second inclination angle θ2 is determined according to a desired area of the opening 400, a desired film thickness of the interlayer insulating film 40, and the like.

以上に説明したように、本発明の実施形態に係る窒化物半導体装置１では、電界の緩和に有効な、側面が緩やかな傾斜を有する開口部４００を介して、フィールドプレート６０が窒化物半導体層３０に接している。更に、開口部４００の側面の傾斜を、緩やかな第１の傾斜角θ１を有する第１の絶縁膜４１の側面と、第１の傾斜角θ１よりも大きな第２の傾斜角θ２を有する第２の絶縁膜４２の側面とによって構成する。これにより、窒化物半導体装置１によれば、開口部４００の面積を増大させることなく、電界が緩和されて、ゲートリーク電流が抑制される。   As described above, in the nitride semiconductor device 1 according to the embodiment of the present invention, the field plate 60 is formed on the nitride semiconductor layer through the opening 400 having a gentle slope on the side surface, which is effective for relaxing the electric field. It is in contact with 30. Further, the side surface of the opening 400 is inclined with respect to the side surface of the first insulating film 41 having the gentle first inclination angle θ1 and the second inclination angle θ2 larger than the first inclination angle θ1. And the side surface of the insulating film 42. Thereby, according to nitride semiconductor device 1, the electric field is relaxed and the gate leakage current is suppressed without increasing the area of opening 400.

なお、ＨＥＭＴである窒化物半導体装置１の窒化物半導体層３０は、図１に示したように、キャリア供給層３２、及びキャリア供給層３２とヘテロ接合を形成するキャリア走行層３１を積層した構造である。   As shown in FIG. 1, the nitride semiconductor layer 30 of the nitride semiconductor device 1 that is a HEMT has a structure in which a carrier supply layer 32 and a carrier traveling layer 31 that forms a heterojunction with the carrier supply layer 32 are stacked. It is.

バッファ層２０上に配置されたキャリア走行層３１は、例えば不純物が添加されていないノンドープＧａＮを、有機金属気相成長（ＭＯＣＶＤ）法等によりエピタキシャル成長させて形成する。ノンドープとは、不純物が意図的に添加されていないことを意味する。   The carrier traveling layer 31 disposed on the buffer layer 20 is formed, for example, by epitaxially growing non-doped GaN to which no impurity is added by a metal organic chemical vapor deposition (MOCVD) method or the like. Non-doped means that no impurity is intentionally added.

キャリア走行層３１上に配置されたキャリア供給層３２は、キャリア走行層３１よりもバンドギャップが大きく、且つキャリア走行層３１より格子定数の小さい窒化物半導体からなる。キャリア供給層３２としてノンドープのＡｌxＧａ1-xＮが採用可能である。 The carrier supply layer 32 disposed on the carrier traveling layer 31 is made of a nitride semiconductor having a band gap larger than that of the carrier traveling layer 31 and having a lattice constant smaller than that of the carrier traveling layer 31. Non-doped Al x Ga 1-x N can be used as the carrier supply layer 32.

キャリア供給層３２は、ＭＯＣＶＤ法等によるエピタキシャル成長によってキャリア走行層３１上に形成される。キャリア供給層３２とキャリア走行層３１は格子定数が異なるため、格子歪みによるピエゾ分極が生じる。このピエゾ分極とキャリア供給層３２の結晶が有する自発分極により、ヘテロ接合付近のキャリア走行層３１に高密度のキャリアが生じ、電流通路（チャネル）としての二次元キャリアガス層３３が形成される。   The carrier supply layer 32 is formed on the carrier traveling layer 31 by epitaxial growth using MOCVD or the like. Since the carrier supply layer 32 and the carrier traveling layer 31 have different lattice constants, piezoelectric polarization due to lattice distortion occurs. Due to the piezoelectric polarization and the spontaneous polarization of the crystal of the carrier supply layer 32, high-density carriers are generated in the carrier traveling layer 31 near the heterojunction, and a two-dimensional carrier gas layer 33 is formed as a current path (channel).

以下に、図５〜図１０を用いて、本発明の実施形態に係る窒化物半導体装置１の製造方法を説明する。ここでは、図１に示した窒化物半導体装置１について例示的に製造方法を述べる。なお、以下に述べる窒化物半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。   Below, the manufacturing method of the nitride semiconductor device 1 which concerns on embodiment of this invention is demonstrated using FIGS. Here, a manufacturing method of nitride semiconductor device 1 shown in FIG. 1 will be described as an example. The nitride semiconductor device manufacturing method described below is merely an example, and it is needless to say that the present invention can be realized by various other manufacturing methods including this modification.

（イ）図５に示すように、基板１０上にバッファ層２０を形成する。更に、バッファ層２０上に、キャリア走行層３１及びキャリア供給層３２をこの順にエピタキシャル成長させ、窒化物半導体層３０を形成する。   (A) As shown in FIG. 5, the buffer layer 20 is formed on the substrate 10. Further, the carrier running layer 31 and the carrier supply layer 32 are epitaxially grown in this order on the buffer layer 20 to form the nitride semiconductor layer 30.

（ロ）次いで、図６に示すように、キャリア供給層３２上に第１の絶縁膜４１を形成する。更に、第１の絶縁膜４１上全面に第２の絶縁膜４２を形成する。なお、少なくとも後述の開口部４００形成時の等方性エッチングにおけるエッチングレートが、第２の絶縁膜４２が第１の絶縁膜４１よりも大きいように、第１の絶縁膜４１及び第２の絶縁膜４２の材料が選択される。   (B) Next, as shown in FIG. 6, a first insulating film 41 is formed on the carrier supply layer 32. Further, a second insulating film 42 is formed on the entire surface of the first insulating film 41. Note that the first insulating film 41 and the second insulating film 41 have at least an etching rate in isotropic etching at the time of forming an opening 400 described later so that the second insulating film 42 is larger than the first insulating film 41. The material of the membrane 42 is selected.

（ハ）フォトリソグラフィ技術などを用いて、図７に示すように、第１の絶縁膜４１及び第２の絶縁膜４２の所定の位置に開口部５１０、５２０を形成する。例えば、第１の主電極５１と第２の主電極５２がそれぞれ配置される位置の第１の絶縁膜４１及び第２の絶縁膜４２を、フォトレジスト膜をマスクにしてエッチング除去する。   (C) Openings 510 and 520 are formed at predetermined positions of the first insulating film 41 and the second insulating film 42 as shown in FIG. For example, the first insulating film 41 and the second insulating film 42 at the positions where the first main electrode 51 and the second main electrode 52 are respectively disposed are etched away using the photoresist film as a mask.

（ニ）開口部５１０、５２０を埋め込むように、第２の絶縁膜４２上に金属膜を形成する。その後、この金属膜をフォトリソグラフィ技術などを用いてパターニングする。これにより、図８に示すように、開口部５１０を埋め込んで配置された第１の主電極５１、及び開口部５２０を埋め込んで配置された第２の主電極５２が形成される。   (D) A metal film is formed on the second insulating film 42 so as to fill the openings 510 and 520. Thereafter, the metal film is patterned using a photolithography technique or the like. As a result, as shown in FIG. 8, the first main electrode 51 arranged with the opening 510 buried therein and the second main electrode 52 arranged with the opening 520 buried therein are formed.

（ホ）フォトレジスト膜９０をエッチングマスクにして、ドライエッチングなどの異方性エッチングによって、制御電極５３が配置される位置の第２の絶縁膜４２を膜厚方向にエッチング除去する。このとき、図９に示すように、第２の絶縁膜４２の一部が第１の絶縁膜４１上に残るように、第２の絶縁膜４２をエッチングすることが好ましい。これは、この後の工程でウェットエッチングを用いて第１の絶縁膜４１をエッチング除去する際に、第２の絶縁膜４２が残っていない状態で第１の絶縁膜４１をエッチングすると、第１の絶縁膜４１の側面４１０の表面に段差が生じ、傾斜面が一様な傾斜にならないおそれがあるためである。このため、異方性エッチングでは、第２の絶縁膜４２を膜厚方向の途中まで除去することが好ましい。例えば、１００ｎｍ〜２００ｎｍ程度の膜厚で第２の絶縁膜４２を残す。   (E) Using the photoresist film 90 as an etching mask, the second insulating film 42 where the control electrode 53 is disposed is etched away in the film thickness direction by anisotropic etching such as dry etching. At this time, it is preferable to etch the second insulating film 42 so that a part of the second insulating film 42 remains on the first insulating film 41 as shown in FIG. This is because when the first insulating film 41 is etched in a state where the second insulating film 42 is not left when the first insulating film 41 is removed by wet etching in the subsequent process, the first insulating film 41 is not removed. This is because a step is generated on the surface 410 of the insulating film 41 and the inclined surface may not be uniformly inclined. For this reason, in the anisotropic etching, it is preferable to remove the second insulating film 42 partway in the film thickness direction. For example, the second insulating film 42 is left with a film thickness of about 100 nm to 200 nm.

（ヘ）フォトレジスト膜９０をエッチングマスクにして、ウェットエッチングなどの等方性エッチングによって、窒化物半導体層３０の表面の一部が露出するまで第２の絶縁膜４２の残余の部分及び第１の絶縁膜４１を除去する。第２の絶縁膜４２よりも第１の絶縁膜４１の方が等方性エッチングのエッチングレートが小さい。したがって、第２の絶縁膜４２に対するエッチングレートよりも第１の絶縁膜４１に対するエッチングレートが小さい等方性エッチングによって、第２の絶縁膜４２及び第１の絶縁膜４１が除去される。その結果、図１０に示すように、窒化物半導体層３０の表面３００と第１の絶縁膜４１の側面４１０とのなす第１の傾斜角θ１が、窒化物半導体層３０の表面３００と第２の絶縁膜４２の側面４２０を延長した線Ｌとのなす第２の傾斜角θ２よりも小さいように、開口部４００が形成される。   (F) Using the photoresist film 90 as an etching mask, the remaining portion of the second insulating film 42 and the first portion are exposed by isotropic etching such as wet etching until a part of the surface of the nitride semiconductor layer 30 is exposed. The insulating film 41 is removed. The first insulating film 41 has a lower etching rate for isotropic etching than the second insulating film 42. Therefore, the second insulating film 42 and the first insulating film 41 are removed by isotropic etching in which the etching rate for the first insulating film 41 is lower than the etching rate for the second insulating film 42. As a result, as shown in FIG. 10, the first inclination angle θ1 formed by the surface 300 of the nitride semiconductor layer 30 and the side surface 410 of the first insulating film 41 is such that the surface 300 of the nitride semiconductor layer 30 and the second surface The opening 400 is formed so as to be smaller than the second inclination angle θ2 formed with the line L extending the side surface 420 of the insulating film.

（ト）フォトレジスト膜９０を除去した後、開口部４００を埋め込むように第２の絶縁膜４２上に金属膜を形成し、この金属膜をパターニングする。これにより、開口部４００において窒化物半導体層３０と接するように、制御電極５３と共にフィールドプレート６０が形成される。なお、リフトオフ法を用いて、制御電極５３及びフィールドプレート６０を形成してもよい。以上により、図１に示した窒化物半導体装置１が完成する。   (G) After removing the photoresist film 90, a metal film is formed on the second insulating film 42 so as to fill the opening 400, and this metal film is patterned. Thereby, the field plate 60 is formed together with the control electrode 53 so as to be in contact with the nitride semiconductor layer 30 in the opening 400. The control electrode 53 and the field plate 60 may be formed using a lift-off method. Thus, nitride semiconductor device 1 shown in FIG. 1 is completed.

等方性エッチングにおけるエッチングレートが第１の絶縁膜４１の方が第２の絶縁膜４２より小さいという条件以外は、第１の絶縁膜４１と第２の絶縁膜４２に対する特別な条件はない。このため、層間絶縁膜として一般的に用いられる酸化シリコン（ＳｉＯｘ）膜、窒化シリコン（ＳｉＮ）膜、テトラエトキシシラン（ＴＥＯＳ）膜、ボロン・リン添加ガラス（ＢＰＳＧ）膜、リン添加ガラス（ＰＳＧ）膜などを第１の絶縁膜４１、第２の絶縁膜４２に採用可能である。   There is no special condition for the first insulating film 41 and the second insulating film 42 except that the etching rate in the isotropic etching is smaller in the first insulating film 41 than in the second insulating film 42. Therefore, a silicon oxide (SiOx) film, a silicon nitride (SiN) film, a tetraethoxysilane (TEOS) film, a boron / phosphorus-doped glass (BPSG) film, and a phosphorous-doped glass (PSG) that are generally used as an interlayer insulating film A film or the like can be used for the first insulating film 41 and the second insulating film 42.

例えば、第１の絶縁膜４１にＢＰＳＧ膜を使用し、第２の絶縁膜にＳｉＯｘ膜又はＴＥＯＳ膜を使用する。或いは、第１の絶縁膜４１にＴＥＯＳ膜を使用し、第２の絶縁膜にＳｉＯｘ膜を使用する。   For example, a BPSG film is used for the first insulating film 41, and a SiOx film or a TEOS film is used for the second insulating film. Alternatively, a TEOS film is used for the first insulating film 41 and a SiOx film is used for the second insulating film.

また、第１の絶縁膜４１と第２の絶縁膜４２に同一の材料を用いてもよい。この場合には、第２の絶縁膜４２よりも第１の絶縁膜４１の方がエッチングレートが小さくなるように、第１の絶縁膜４１を改質すればよい。例えば、第１の絶縁膜４１を形成した後、熱処理などによって第１の絶縁膜４１のエッチングレートを小さくする。その後、この第１の絶縁膜４１上に第１の絶縁膜４１と同一材料の膜を第２の絶縁膜４２として形成する。   Further, the same material may be used for the first insulating film 41 and the second insulating film 42. In this case, the first insulating film 41 may be modified so that the etching rate of the first insulating film 41 is lower than that of the second insulating film 42. For example, after the first insulating film 41 is formed, the etching rate of the first insulating film 41 is reduced by heat treatment or the like. Thereafter, a film made of the same material as the first insulating film 41 is formed on the first insulating film 41 as the second insulating film 42.

第１の絶縁膜４１の膜厚は、第１の傾斜角θ１が所望の角度で確実に形成される膜厚であればよく、プロセス精度に依存するが、例えば１００ｎｍ〜２００ｎｍ程度である。ただし、ドライエッチング時に窒化物半導体層３０の表面３００が露出しないように、一定のマージンをもって第１の絶縁膜４１の膜厚は決定される。第２の絶縁膜４２の膜厚は、第１の絶縁膜４１と第２の絶縁膜４２のトータルの膜厚が所望の層間膜厚になるように設定される。例えば、第２の絶縁膜４２の膜厚は２５０ｎｍ〜１０００ｎｍ程度である。   The film thickness of the first insulating film 41 may be a film thickness that allows the first tilt angle θ1 to be reliably formed at a desired angle, and is, for example, about 100 nm to 200 nm, depending on process accuracy. However, the thickness of the first insulating film 41 is determined with a certain margin so that the surface 300 of the nitride semiconductor layer 30 is not exposed during dry etching. The film thickness of the second insulating film 42 is set so that the total film thickness of the first insulating film 41 and the second insulating film 42 becomes a desired interlayer film thickness. For example, the thickness of the second insulating film 42 is about 250 nm to 1000 nm.

各電極に要求される膜厚、第１の絶縁膜４１と第２の絶縁膜４２とのエッチングレートの差などに応じて、第１の絶縁膜４１と第２の絶縁膜４２の膜厚は決定される。   Depending on the film thickness required for each electrode, the difference in etching rate between the first insulating film 41 and the second insulating film 42, the film thickness of the first insulating film 41 and the second insulating film 42 is as follows. It is determined.

なお、第１の絶縁膜４１又は第２の絶縁膜４２にＢＰＳＧ膜を使用した場合には、窒化物半導体層３０から比較的近い位置にＢＰＳＧ膜が存在することになる。このため、ＢＰＳＧ膜によって外部からの浮遊イオンなどの影響を防止でき、動作時における窒化物半導体装置１中の電位の安定を確保できる。   When a BPSG film is used for the first insulating film 41 or the second insulating film 42, the BPSG film is present at a position relatively close to the nitride semiconductor layer 30. Therefore, the BPSG film can prevent the influence of external floating ions and the like, and can ensure the stability of the potential in nitride semiconductor device 1 during operation.

基板１０には、シリコン（Ｓｉ）基板、シリコンカーバイト（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板等の半導体基板や、サファイア基板、セラミック基板等の絶縁体基板を採用可能である。例えば、基板１０に大口径化が容易なシリコン基板を採用することにより、窒化物半導体装置１の製造コストを低減できる。   The substrate 10 may be a semiconductor substrate such as a silicon (Si) substrate, a silicon carbide (SiC) substrate, or a gallium nitride (GaN) substrate, or an insulator substrate such as a sapphire substrate or a ceramic substrate. For example, the manufacturing cost of the nitride semiconductor device 1 can be reduced by adopting a silicon substrate that can be easily increased in diameter as the substrate 10.

バッファ層２０は、ＭＯＣＶＤ法等のエピタキシャル成長法で形成できる。図１では、バッファ層２０を１つの層として図示しているが、バッファ層２０を複数の層で形成してもよい。例えば、バッファ層２０を窒化アルミニウム（ＡｌＮ）からなる第１のサブレイヤー（第１の副層）とＧａＮからなる第２のサブレイヤー（第２の副層）とを交互に積層した多層構造バッファとしてもよい。なお、バッファ層２０はＨＥＭＴの動作に直接には関係しないため、バッファ層２０を省いてもよい。バッファ層２０の構造、配置は、基板１０の材料等に応じて決定される。   The buffer layer 20 can be formed by an epitaxial growth method such as MOCVD. Although the buffer layer 20 is illustrated as one layer in FIG. 1, the buffer layer 20 may be formed of a plurality of layers. For example, the buffer layer 20 is a multilayer buffer in which first sublayers (first sublayers) made of aluminum nitride (AlN) and second sublayers (second sublayers) made of GaN are alternately stacked. It is good. Since the buffer layer 20 is not directly related to the operation of the HEMT, the buffer layer 20 may be omitted. The structure and arrangement of the buffer layer 20 are determined according to the material of the substrate 10 and the like.

第１の主電極５１及び第２の主電極５２は、窒化物半導体層３０と低抵抗接触（オーミック接触）可能な金属により形成される。例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）などが第１の主電極５１及び第２の主電極５２に採用可能である。或いはＴｉとＡｌの積層体として、第１の主電極５１及び第２の主電極５２は形成される。制御電極５３、フィールドプレート６０には、例えばニッケル金（ＮｉＡｕ）などが採用可能である。   The first main electrode 51 and the second main electrode 52 are formed of a metal capable of low resistance contact (ohmic contact) with the nitride semiconductor layer 30. For example, aluminum (Al), titanium (Ti), or the like can be used for the first main electrode 51 and the second main electrode 52. Alternatively, the first main electrode 51 and the second main electrode 52 are formed as a laminate of Ti and Al. For the control electrode 53 and the field plate 60, for example, nickel gold (NiAu) or the like can be used.

以上に説明したように、本発明の実施形態に係る窒化物半導体装置１の製造方法によれば、制御電極５３のドレイン側端部における電界の緩和に有効な、端部が緩やかな傾斜の底部を有するフィールドプレート６０を安定して精度良く形成できる。特に、異方性エッチング後の開口部４００に第１の絶縁膜４１と第２の絶縁膜４２とが存在する状態で等方性エッチングを行うことにより、第１の絶縁膜４１と第２の絶縁膜４２とのエッチングレート差に依存した形状の開口部４００を安定して得ることができる。   As described above, according to the method for manufacturing nitride semiconductor device 1 according to the embodiment of the present invention, the bottom portion of the control electrode 53 that is effective for relaxing the electric field at the drain side end portion and has a gently inclined end portion. Can be formed stably and accurately. In particular, by performing isotropic etching in a state where the first insulating film 41 and the second insulating film 42 exist in the opening 400 after anisotropic etching, the first insulating film 41 and the second insulating film 41 are formed. The opening 400 having a shape depending on the etching rate difference with the insulating film 42 can be stably obtained.

ウェットエッチングなどの等方性エッチングのみで開口部４００を形成する場合と比べて、上記のように異方性エッチングと等方性エッチングを組み合わせることにより、開口部４００を精度良く形成できる。即ち、開口部４００の開口寸法の広がりを抑制でき、開口部４００の微細設計、微細加工が容易である。   Compared with the case where the opening 400 is formed only by isotropic etching such as wet etching, the opening 400 can be formed with high accuracy by combining anisotropic etching and isotropic etching as described above. That is, the spread of the opening dimension of the opening 400 can be suppressed, and the fine design and fine processing of the opening 400 are easy.

更に、窒化物半導体層３０上の層間絶縁膜が１層である場合には、開口部４００の傾斜を緩やかにすることが困難である。例えば、図１１（ａ）に示すようにフォトレジスト膜９０をマスクにした異方性エッチングによって層間絶縁膜４０を途中まで膜厚方向にエッチング除去し、その後、図１１（ｂ）に示すように等方性エッチングによって窒化物半導体層３０の表面が露出するまで層間絶縁膜４０をエッチング除去した場合には、開口部４００の側面の傾斜を緩やかにすることはできない。仮に開口部４００の側面の傾斜を緩やかにしようとすれば、開口部４００の面積が増大し、窒化物半導体装置１が大型化してしまう。   Furthermore, when the interlayer insulating film on the nitride semiconductor layer 30 is a single layer, it is difficult to make the inclination of the opening 400 gentle. For example, as shown in FIG. 11A, the interlayer insulating film 40 is etched and removed halfway by anisotropic etching using the photoresist film 90 as a mask, and then as shown in FIG. 11B. When the interlayer insulating film 40 is etched away until the surface of the nitride semiconductor layer 30 is exposed by isotropic etching, the side surface of the opening 400 cannot be gently inclined. If the inclination of the side surface of the opening 400 is made gentle, the area of the opening 400 increases and the nitride semiconductor device 1 becomes large.

したがって、本発明の実施形態に係る窒化物半導体装置１の製造方法のように、エッチングレートが異なる第１の絶縁膜４１と第２の絶縁膜４２を積層することによって、開口部４００の面積を増大させることなく、開口部４００の底部での側面の傾斜を緩やかにすることができるのである。これにより、電界集中が緩和され、ゲートリーク電流が抑制された窒化物半導体装置１を製造することができる。電流コラプス現象を悪化させないためなどの理由によって層間絶縁膜４０の膜厚が厚い場合において、窒化物半導体装置１の構造は特に有効である。   Therefore, by stacking the first insulating film 41 and the second insulating film 42 having different etching rates as in the method of manufacturing the nitride semiconductor device 1 according to the embodiment of the present invention, the area of the opening 400 is reduced. The slope of the side surface at the bottom of the opening 400 can be made gentle without increasing it. Thereby, the nitride semiconductor device 1 in which the electric field concentration is relaxed and the gate leakage current is suppressed can be manufactured. The structure of the nitride semiconductor device 1 is particularly effective when the film thickness of the interlayer insulating film 40 is large for reasons such as not deteriorating the current collapse phenomenon.

また、上記に説明した製造方法によれば、汎用の設備、技術によって窒化物半導体装置１の製造が可能であり、特別な装置や高度なプロセス技術を必要としない。   Further, according to the manufacturing method described above, the nitride semiconductor device 1 can be manufactured with general-purpose equipment and technology, and no special device or advanced process technology is required.

なお、制御電極５３が配置される開口部４００の底面において窒化物半導体層３０の上部の一部をエッチングし、窒化物半導体装置１をゲートリセス構造にしてもよい。これにより、ノーマリオフ特性を実現することができる。   Note that the nitride semiconductor device 1 may have a gate recess structure by etching a part of the upper portion of the nitride semiconductor layer 30 at the bottom surface of the opening 400 where the control electrode 53 is disposed. Thereby, normally-off characteristics can be realized.

＜第１の変形例＞
図１２に示すように、制御電極５３と第２の主電極５２間に、窒化物半導体層３０上にフィールドプレート６０Ｓを配置してもよい。フィールドプレート６０Ｓと第１の主電極５１は電気的に接続される。 <First Modification>
As shown in FIG. 12, a field plate 60 </ b> S may be disposed on the nitride semiconductor layer 30 between the control electrode 53 and the second main electrode 52. The field plate 60S and the first main electrode 51 are electrically connected.

フィールドプレート６０Ｓが制御電極５３（ゲート電極）と第２の主電極５２（ドレイン電極）の間に配置されることにより、ゲート電極のドレイン側端部における電界集中が更に緩和される。このとき、図１２に示したように、フィールドプレート６０Ｓが埋め込まれる層間絶縁膜４０の開口部において、図１に示した開口部４００と同様に、第１の絶縁膜４１と第２の絶縁膜４２の側面に傾斜がつけられ、且つ、第１の絶縁膜４１の斜面の第１の傾斜角θ１よりも第２の絶縁膜４２の斜面の第２の傾斜角θ２の方が大きい。このため、図１２に示した窒化物半導体装置１においても、窒化物半導体装置１の面積を増大させることなく、電界が緩和されて、ゲートリーク電流が抑制される。   By arranging the field plate 60S between the control electrode 53 (gate electrode) and the second main electrode 52 (drain electrode), electric field concentration at the drain side end of the gate electrode is further alleviated. At this time, as shown in FIG. 12, the first insulating film 41 and the second insulating film are formed in the opening of the interlayer insulating film 40 in which the field plate 60S is embedded, similarly to the opening 400 shown in FIG. 42 is inclined, and the second inclination angle θ2 of the inclined surface of the second insulating film 42 is larger than the first inclination angle θ1 of the inclined surface of the first insulating film 41. Therefore, in the nitride semiconductor device 1 shown in FIG. 12 as well, the electric field is relaxed and the gate leakage current is suppressed without increasing the area of the nitride semiconductor device 1.

更に、図１２に示す窒化物半導体装置１では、制御電極５３の第２の主電極５２に対向する側面が、フィールドプレート６０Ｓによってシールドされている。このため、フィールドプレート６０Ｓと第１の主電極５１（ソース電極）とを電気的に接続することにより、窒化物半導体装置１のミラー容量を低減することができる。つまり、フィールドプレート６０Ｓがゲート電極とドレイン電極間に配置されていることにより、ゲート電極とドレイン電極間の容量が低減される。これにより、窒化物半導体装置１の高速動作が可能になる。   Furthermore, in the nitride semiconductor device 1 shown in FIG. 12, the side surface of the control electrode 53 that faces the second main electrode 52 is shielded by the field plate 60S. Therefore, the mirror capacitance of the nitride semiconductor device 1 can be reduced by electrically connecting the field plate 60S and the first main electrode 51 (source electrode). That is, the capacitance between the gate electrode and the drain electrode is reduced by arranging the field plate 60S between the gate electrode and the drain electrode. As a result, the nitride semiconductor device 1 can be operated at high speed.

＜第２の変形例＞
図１３に、ショットキーバリアダイオード（ＳＢＤ）として窒化物半導体装置１を形成した例を示す。図１３に示した窒化物半導体装置１では、ＨＥＭＴの場合と同様に、例えばＧａＮ膜からなるキャリア走行層３１とＡｌＧａＮ膜からなるキャリア供給層３２とによって、窒化物半導体層３０が構成されている。そして、窒化物半導体層３０上に第１の主電極であるアノード電極７１と第２の主電極であるカソード電極７２が互いに離間して配置されている。 <Second Modification>
FIG. 13 shows an example in which the nitride semiconductor device 1 is formed as a Schottky barrier diode (SBD). In the nitride semiconductor device 1 shown in FIG. 13, the nitride semiconductor layer 30 is composed of, for example, a carrier running layer 31 made of a GaN film and a carrier supply layer 32 made of an AlGaN film, as in the case of HEMT. . On the nitride semiconductor layer 30, an anode electrode 71 that is a first main electrode and a cathode electrode 72 that is a second main electrode are arranged apart from each other.

アノード電極７１とキャリア供給層３２との間にショットキー接合が形成され、カソード電極７２とキャリア供給層３２との間にオーミック接合が形成される。これにより、二次元キャリアガス層３３を介して、アノード電極７１とカソード電極７２間に電流が流れる。   A Schottky junction is formed between the anode electrode 71 and the carrier supply layer 32, and an ohmic junction is formed between the cathode electrode 72 and the carrier supply layer 32. Thereby, a current flows between the anode electrode 71 and the cathode electrode 72 through the two-dimensional carrier gas layer 33.

図１３に示す窒化物半導体装置１では、アノード電極７１のカソード電極７２側の端部（以下において、「カソード側端部」という。）と連結してフィールドプレート６０が層間絶縁膜４０上に配置されている。フィールドプレート６０により、アノード電極７１のカソード側端部の空乏層の曲率が制御されて、アノード電極７１のカソード側端部に集中する電界の集中が緩和される。このため、図１３に示した窒化物半導体装置１では、オフ動作時のリーク電流が抑制される。   In the nitride semiconductor device 1 shown in FIG. 13, the field plate 60 is disposed on the interlayer insulating film 40 so as to be connected to the end portion of the anode electrode 71 on the cathode electrode 72 side (hereinafter referred to as “cathode side end portion”). Has been. The field plate 60 controls the curvature of the depletion layer at the cathode side end of the anode electrode 71, and the concentration of the electric field concentrated at the cathode side end of the anode electrode 71 is alleviated. Therefore, in the nitride semiconductor device 1 shown in FIG. 13, the leakage current during the off operation is suppressed.

このとき、図１３に示すように、フィールドプレート６０と連結するアノード電極７１が窒化物半導体層３０と接する開口部４００では、図１に示した開口部４００と同様に、第１の絶縁膜４１及び第２の絶縁膜４２の側面に傾斜がつけられている。即ち、窒化物半導体層３０の表面３００と第１の絶縁膜４１の側面４１０とのなす第１の傾斜角θ１が、窒化物半導体層３０の表面３００と第２の絶縁膜４２の側面４２０を延長した線Ｌとのなす第２の傾斜角θ２よりも小さいように、開口部４００が形成されている。   At this time, as shown in FIG. 13, in the opening 400 where the anode electrode 71 connected to the field plate 60 is in contact with the nitride semiconductor layer 30, the first insulating film 41 is formed in the same manner as the opening 400 shown in FIG. The side surfaces of the second insulating film 42 are inclined. That is, the first inclination angle θ1 formed between the surface 300 of the nitride semiconductor layer 30 and the side surface 410 of the first insulating film 41 determines the surface 300 of the nitride semiconductor layer 30 and the side surface 420 of the second insulating film 42. The opening 400 is formed so as to be smaller than the second inclination angle θ2 formed by the extended line L.

このため、図１３に示した窒化物半導体装置１においても、窒化物半導体装置１の面積を増大させることなく、電界が緩和されて、ゲートリーク電流が抑制される。   Therefore, in the nitride semiconductor device 1 shown in FIG. 13 as well, the electric field is relaxed and the gate leakage current is suppressed without increasing the area of the nitride semiconductor device 1.

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As mentioned above, although this invention was described by embodiment, it should not be understood that the description and drawing which form a part of this indication limit this invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

例えば、フィールドプレート６０を第１の主電極５１又は制御電極５３以外の、一定値に固定された電圧を供給する固定電極に接続してもよい。つまり、フィールドプレート６０を交流的にＧＮＤにみえる一定電位に設定することにより、制御電極５３の端部における電界の集中を緩和する効果が得られる。フィールドプレート６０をＧＮＤに接続してもよい。   For example, the field plate 60 may be connected to a fixed electrode that supplies a voltage fixed to a constant value other than the first main electrode 51 or the control electrode 53. That is, by setting the field plate 60 to a constant potential that can be seen as GND in an alternating manner, an effect of relaxing the electric field concentration at the end of the control electrode 53 can be obtained. The field plate 60 may be connected to GND.

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。   As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

１…窒化物半導体装置
１０…基板
２０…バッファ層
３０…窒化物半導体層
３１…キャリア走行層
３２…キャリア供給層
３３…二次元キャリアガス層
４０…層間絶縁膜
４１…第１の絶縁膜
４２…第２の絶縁膜
５１…第１の主電極
５２…第２の主電極
５３…制御電極
６０…フィールドプレート
６０Ｓ…フィールドプレート
９０…フォトレジスト膜
４００…開口部
４１０…側面
４２０…側面 DESCRIPTION OF SYMBOLS 1 ... Nitride semiconductor device 10 ... Substrate 20 ... Buffer layer 30 ... Nitride semiconductor layer 31 ... Carrier running layer 32 ... Carrier supply layer 33 ... Two-dimensional carrier gas layer 40 ... Interlayer insulating film 41 ... First insulating film 42 ... 2nd insulating film 51 ... 1st main electrode 52 ... 2nd main electrode 53 ... Control electrode 60 ... Field plate 60S ... Field plate 90 ... Photoresist film 400 ... Opening part 410 ... Side surface 420 ... Side surface

Claims (3)

主面上に第１及び第２の主電極を有する窒化物半導体装置の製造方法であって、
窒化物半導体層上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に第２の絶縁膜を形成するステップと、
前記第２の絶縁膜の一部が前記第１の絶縁膜上に残るように異方性エッチングによって前記第２の絶縁膜を膜厚方向の途中まで除去する工程及び前記第２の絶縁膜の残余の部分と前記第１の絶縁膜を等方性エッチングによって除去する工程により、前記窒化物半導体層の表面の一部を露出させて、前記窒化物半導体層の表面と前記第１の絶縁膜の側面とのなす第１の傾斜角が前記窒化物半導体層の表面と前記第２の絶縁膜の側面を延長した線とのなす第２の傾斜角よりも小さいように開口部を形成するステップと、
前記第１及び第２の主電極間で前記第２の絶縁膜上にフィールドプレートを形成し、前記開口部を介して前記窒化物半導体層と前記フィールドプレートとを接続させるステップと
を含むことを特徴とする窒化物半導体装置の製造方法。 A method of manufacturing a nitride semiconductor device having first and second main electrodes on a main surface,
Forming a first insulating film on the nitride semiconductor layer;
Forming a second insulating film on the first insulating film;
Removing the second insulating film partway in the film thickness direction by anisotropic etching so that a part of the second insulating film remains on the first insulating film; and By removing the remaining portion and the first insulating film by isotropic etching, a part of the surface of the nitride semiconductor layer is exposed, and the surface of the nitride semiconductor layer and the first insulating film are exposed. Forming an opening so that a first inclination angle formed with a side surface of the first semiconductor layer is smaller than a second inclination angle formed between a surface of the nitride semiconductor layer and a line extending from the side surface of the second insulating film. When,
Forming a field plate on the second insulating film between the first and second main electrodes, and connecting the nitride semiconductor layer and the field plate through the opening. A method for manufacturing a nitride semiconductor device. 前記等方性エッチングにおけるエッチングレートが前記第１の絶縁膜の方が前記第２の絶縁膜より小さい条件で、前記第２の絶縁膜の残余の部分と前記第１の絶縁膜を除去することを特徴とする請求項１に記載の窒化物半導体装置の製造方法。The remaining portion of the second insulating film and the first insulating film are removed under the condition that the etching rate in the isotropic etching is smaller in the first insulating film than in the second insulating film. The method of manufacturing a nitride semiconductor device according to claim 1. 前記異方性エッチングによって、前記第２の絶縁膜の前記一部を１００ｎｍ〜２００ｎｍの膜厚で前記第１の絶縁膜上に残すことを特徴とする請求項１又は２に記載の窒化物半導体装置の製造方法。3. The nitride semiconductor according to claim 1, wherein the part of the second insulating film is left on the first insulating film with a film thickness of 100 nm to 200 nm by the anisotropic etching. Device manufacturing method.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013258251A (en) * 2012-06-12 2013-12-26 Sumitomo Electric Ind Ltd Schottky barrier diode and method for manufacturing the same
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9847411B2 (en) * 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
JP6240460B2 (en) * 2013-10-02 2017-11-29 トランスフォーム・ジャパン株式会社 Field effect type compound semiconductor device and manufacturing method thereof
JP6194769B2 (en) * 2013-11-12 2017-09-13 富士通株式会社 Semiconductor device and manufacturing method of semiconductor device
CN106601791A (en) * 2015-10-15 2017-04-26 北京大学 Metal oxide semiconductor HEMT (High Electron Mobility Transistor) and manufacture method thereof
CN106601809A (en) * 2015-10-15 2017-04-26 北京大学 Gallium-nitride field effect transistor and manufacturing method therefor
CN106935643A (en) * 2015-12-31 2017-07-07 北京大学 HEMT and memory chip
CN107230713A (en) * 2016-03-25 2017-10-03 北京大学 Semiconductor devices and manufacture method
JP2018157141A (en) * 2017-03-21 2018-10-04 株式会社東芝 Semiconductor device and method of manufacturing the same
US10403718B2 (en) * 2017-12-28 2019-09-03 Nxp Usa, Inc. Semiconductor devices with regrown contacts and methods of fabrication
CN108417628A (en) * 2018-03-06 2018-08-17 中国电子科技集团公司第十三研究所 A kind of GaN HEMT devices and preparation method
CN118039683A (en) 2019-07-19 2024-05-14 联华电子股份有限公司 High electron mobility transistor and manufacturing method thereof
JP7294570B2 (en) * 2019-09-10 2023-06-20 住友電工デバイス・イノベーション株式会社 Manufacturing method of high electron mobility transistor
CN117976706A (en) 2019-09-17 2024-05-03 联华电子股份有限公司 High electron mobility transistor
TWI812805B (en) 2019-11-05 2023-08-21 聯華電子股份有限公司 High-electron mobility transistor and fabrication method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3842852B2 (en) * 1995-11-27 2006-11-08 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
JP4179539B2 (en) * 2003-01-15 2008-11-12 富士通株式会社 Compound semiconductor device and manufacturing method thereof
JP2005011920A (en) * 2003-06-18 2005-01-13 Hitachi Displays Ltd Display and its manufacturing method
US7071498B2 (en) * 2003-12-17 2006-07-04 Nitronex Corporation Gallium nitride material devices including an electrode-defining layer and methods of forming the same
JP4823671B2 (en) * 2005-12-13 2011-11-24 日本電信電話株式会社 Heterostructure field effect transistor using nitride semiconductor
JP2008034522A (en) * 2006-07-27 2008-02-14 Oki Electric Ind Co Ltd Field-effect transistor
JP5597921B2 (en) * 2008-12-22 2014-10-01 サンケン電気株式会社 Semiconductor device
JP5564815B2 (en) * 2009-03-31 2014-08-06 サンケン電気株式会社 Semiconductor device and manufacturing method of semiconductor device
US8390000B2 (en) * 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
JP5625336B2 (en) * 2009-11-30 2014-11-19 サンケン電気株式会社 Semiconductor device

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